JPH10150128A - 半導体装置およびその製法 - Google Patents

半導体装置およびその製法

Info

Publication number
JPH10150128A
JPH10150128A JP8304991A JP30499196A JPH10150128A JP H10150128 A JPH10150128 A JP H10150128A JP 8304991 A JP8304991 A JP 8304991A JP 30499196 A JP30499196 A JP 30499196A JP H10150128 A JPH10150128 A JP H10150128A
Authority
JP
Japan
Prior art keywords
epoxy resin
semiconductor element
circuit board
resin composition
printed circuit
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP8304991A
Other languages
English (en)
Inventor
Makoto Kuwamura
誠 桑村
Tatsushi Ito
達志 伊藤
Masanori Mizutani
昌紀 水谷
Takashi Fukushima
喬 福島
Shinichiro Shudo
伸一朗 首藤
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Nitto Denko Corp
Original Assignee
Nitto Denko Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Nitto Denko Corp filed Critical Nitto Denko Corp
Priority to JP8304991A priority Critical patent/JPH10150128A/ja
Publication of JPH10150128A publication Critical patent/JPH10150128A/ja
Pending legal-status Critical Current

Links

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10Bump connectors; Manufacturing methods related thereto
    • H01L2224/15Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161Disposition
    • H01L2224/16151Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321Disposition
    • H01L2224/32151Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/32221Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32225Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321Disposition
    • H01L2224/32151Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/32221Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32245Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732Location after the connecting process
    • H01L2224/73201Location after the connecting process on the same surface
    • H01L2224/73203Bump and layer connectors
    • H01L2224/73204Bump and layer connectors the bump connector being embedded into the layer connector
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732Location after the connecting process
    • H01L2224/73251Location after the connecting process on different surfaces
    • H01L2224/73253Bump and layer connectors
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151Die mounting substrate
    • H01L2924/153Connection portion
    • H01L2924/1531Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface
    • H01L2924/15311Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface being a ball array, e.g. BGA

Landscapes

  • Structures Or Materials For Encapsulating Or Coating Semiconductor Devices Or Solid State Devices (AREA)
  • Wire Bonding (AREA)
  • Encapsulation Of And Coatings For Semiconductor Or Solid State Devices (AREA)

Abstract

(57)【要約】 (修正有) 【課題】フリップチップ/サーフェスマウント構造等に
おける樹脂封止部分へのカーボン等顔料に起因する凝集
物の形成を防ぐ。 【解決手段】配線回路基板(ドーターボード)1面に、
複数の接続用電極部2を介して半導体素子3が搭載され
ている。上記配線回路基板1とその上に搭載されている
半導体素子3との間の空隙が、エポキシ樹脂組成物によ
り形成されてなる封止樹脂層10によって封止されてい
る。この組成物は、エポキシ樹脂と、フェノール樹脂
と、顔料と、粒径1μm以下のシリカ粉末の含有割合
が、シリカ粉末全体に対して10〜70重量%の範囲に
設定されたシリカ粉末成分を含有する常温で固体のエポ
キシ樹脂組成物であり、そのシリカ粉末成分の含有割合
はエポキシ樹脂組成物全体の60〜90重量%の範囲に
設定されている。

Description

【発明の詳細な説明】
【0001】
【発明の属する技術分野】本発明は、サーフェスマウン
トアレイ構造等に代表される形態の半導体装置およびそ
の製法に関するものである。
【0002】
【従来の技術】最近の半導体デバイスの性能向上に伴う
要求として、半導体装置をマザーボードに実装する前
に、まず、半導体素子をフェースダウン構造で、配線回
路が形成されたドーターボードに実装し、ついで、この
ドーターボードの下面に設けられた接続バンプによって
マザーボードに実装する方式が注目されている。
【0003】このような方式により得られる半導体パッ
ケージは、サーフェスマウントアレイ構造に代表される
形態のパッケージであり、例えば、つぎのようにして作
製される。すなわち、図7に示すように、内部配線が設
けられ、片面に複数の球状バンプ8が設けられたドータ
ーボード1の他面に、球状電極部2を介して半導体素子
3を実装する(フリップチップ実装)。ついで、半導体
素子3とドーターボード1との空隙に、液状の封止用樹
脂組成物を注入してこの樹脂組成物を硬化させることに
より、図8に示すように、封止樹脂層4を形成する。さ
らに、図9に示すように、この半導体素子3搭載面に、
接着剤層6aおよび6bを介してアルミニウムに代表さ
れる金属製蓋体(キャップ)5を被せ固定することによ
り半導体装置が作製される。そして、このようにして得
られた半導体装置は、通常、図10に示すように、配線
回路が形成されたマザーボード7面に、ドーターボード
1の一面に形成された複数の球状バンプ8を介して搭載
することによりフリップチップ/サーフェスマウントア
レイ構造の半導体パッケージが得られる。
【0004】
【発明が解決しようとする課題】このような半導体パッ
ケージは、電気的な特性面から注目されているが、上記
パッケージの製造工程時に、つぎのような問題が発生す
る。すなわち、半導体素子3とドーターボード1との空
隙に液状の封止用樹脂組成物を注入する際、この封止用
樹脂組成物に含有されているカーボンブラックが凝集し
て凝集物が形成され、空隙内の樹脂封止が不完全となっ
たり、この凝集物が上記空隙に存在すると、電気不良が
発生する。
【0005】本発明は、このような事情に鑑みなされた
もので、フリップチップ/サーフェスマウントアレイ構
造等のような半導体装置において、樹脂封止部分に凝集
物が形成されず、電気的不良のない信頼性の高い半導体
装置およびその製法の提供をその目的とする。
【0006】
【課題を解決するための手段】上記の目的を達成するた
め、本発明は、配線回路基板面に、複数の接続用電極部
を介して半導体素子が搭載され、上記半導体素子に対応
する対応部分が凹部に形成された金属製蓋体が上記半導
体素子をその内部に包含した状態で上記配線回路基板に
搭載され、上記配線回路基板と半導体素子との間の空隙
が、下記のエポキシ樹脂組成物(A)により形成されて
なる封止樹脂層によって封止されている半導体装置を第
1の要旨とする。 (A)下記の(a)〜(d)成分を含有し、上記(c)
成分の含有割合がエポキシ樹脂組成物全体の60〜90
重量%の範囲に設定された常温で固体のエポキシ樹脂組
成物。 (a)エポキシ樹脂。 (b)フェノール樹脂。 (c)粒径1μm以下のシリカ粉末の含有割合が、シリ
カ粉末全体に対して10〜70重量%の範囲に設定され
たシリカ粉末。 (d)顔料。
【0007】そして、配線回路基板上に、複数の接続用
電極部を介して半導体素子を搭載する工程と、上記エポ
キシ樹脂組成物(A)からなる封止用ペレットを上記配
線回路基板の半導体素子搭載面に載置して加熱溶融する
ことにより、上記配線回路基板と半導体素子との間の空
隙に、上記溶融状態のエポキシ樹脂組成物を充填して硬
化させ上記空隙を樹脂封止する工程と、上記半導体素子
に対応する対応部分が凹部に形成された金属製蓋体を、
その凹部と上記配線回路基板に搭載した半導体素子とを
対峙させた状態で上記配線回路基板に重ね合わせ搭載す
る工程とを備えた半導体装置の製法を第2の要旨とす
る。
【0008】本発明は、複数の接続用電極部を介して配
線回路基板面に搭載された半導体素子と上記配線回路基
板との間の空隙が、上記特定のエポキシ樹脂組成物
(A)ににより形成されてなる封止樹脂層によって樹脂
封止された半導体装置である。このように、上記配線回
路基板と半導体素子との間の空隙が、上記特定のエポキ
シ樹脂組成物(A)によって樹脂封止されているため、
この樹脂封止部分に顔料に起因する凝集物が形成され
ず、結果、電気的不良等が発生しない信頼性の高い半導
体装置となる。しかも、ボイド発生等の問題もなく良好
な封止樹脂層が形成される。このような半導体装置は、
いわゆる、フリップチップ/サーフェスマウントアレイ
構造等に良好に適用される。
【0009】
【発明の実施の形態】つぎに、本発明の実施の形態を詳
しく説明する。
【0010】本発明の半導体装置の一例を図1に示す。
1は内部配線が設けられた配線回路基板(ドーターボー
ド)であって、この配線回路基板1の下面には球状バン
プ8が配設されている。そして、上記配線回路基板1の
上面には、複数の球状の接続用電極部(ジョイントボー
ル)2を介して半導体素子3が搭載されている。この配
線回路基板1の半導体素子3搭載面には、半導体素子3
に対応する対応部分が凹部16に形成された金属製蓋体
(キャップ)5が、接着剤層6a,6bを介して半導体
素子3を内部に包含した状態で配線回路基板1に接着固
定されている。そして、上記半導体素子3と配線回路基
板1との間の空隙は、特定のエポキシ樹脂組成物によっ
て形成された封止樹脂層10で樹脂封止されている。
【0011】なお、上記配線回路基板1と半導体素子3
とを電気的に接続する上記複数の接続用電極部2は、予
め配線回路基板1面に配設されていてもよいし、半導体
素子3面に配設されていてもよい。さらには、予め配線
回路基板1面および半導体素子3面の双方にそれぞれ配
設されていてもよい。
【0012】上記金属製蓋体5の材料としては、アルミ
ニウムおよびアルミニウム合金板、銅および銅合金板、
鉄等の金属板があげられる。一般に、軽量,高熱伝導
性,耐腐食性という観点からアルミニウム板が好適に用
いられる。
【0013】そして、上記金属製蓋体5と、半導体素子
3および配線回路基板1とを接着固定する接着剤層6
a,6bの形成材料としては、特に限定するものではな
く、従来公知の接着剤、例えば、エポキシ樹脂系接着
剤、ポリイミド樹脂系接着剤、フェノール樹脂系接着剤
等があげられる。通常、上記接着剤層6aは、予め上記
金属製蓋体5の半導体素子3に対応する凹部16底面に
設けられている。同様に、上記接着剤層6bは、予め金
属製蓋体5の周辺部に設けられている。
【0014】上記封止樹脂層10の形成材料(アンダー
フィル樹脂)であるエポキシ樹脂組成物は、エポキシ樹
脂(a成分)と、フェノール樹脂(b成分)と、特定の
シリカ粉末(c成分)と、顔料(d成分)を用いて得ら
れるものであり、常温で固体を示するものである。本発
明において、上記常温とは、具体的に、20〜50℃の
範囲をいう。
【0015】上記エポキシ樹脂(a成分)としては、常
温で固体であれば特に限定するものではなく従来公知の
ものが用いられ、さらには溶融時の濡れ性が良好な低粘
度のものを用いることが好ましい。特に好ましくは、濡
れ性が良くなるという観点から、具体的に、下記の一般
式(1),式(2),式(3)で表される構造のエポキ
シ樹脂があげられる。これらは単独でもしくは2種以上
併せて用いられる。
【0016】
【化1】
【0017】
【化2】
【0018】
【化3】
【0019】上記式(1)〜(3)で表される構造のエ
ポキシ樹脂において、特にエポキシ当量150〜230
g/eqで、融点60〜160℃のものを用いることが
好ましい。
【0020】上記エポキシ樹脂(a成分)とともに用い
られるフェノール樹脂(b成分)としては、特に限定す
るものではなく通常用いられているものがあげられる
が、特にノボラック型フェノール樹脂を用いることが好
ましく、そのなかでも低粘度のものを用いることが望ま
しい。そして、上記ノボラック型フェノール樹脂とし
て、水酸基当量が80〜120g/eqで、軟化点が8
0℃以下のものを用いることが好ましい。より好ましく
は、水酸基当量90〜110g/eqで、軟化点50〜
70℃である。特に好ましくは水酸基当量100〜11
0g/eqで、軟化点55〜65℃である。
【0021】上記エポキシ樹脂(a成分)とフェノール
樹脂(b成分)の配合割合は、エポキシ樹脂中のエポキ
シ基1当量に対してフェノール樹脂中の水酸基当量を
0.5〜1.6の範囲に設定することが好ましい。より
好ましくは0.8〜1.2の範囲に設定することであ
る。
【0022】上記a成分およびb成分とともに用いられ
る特定のシリカ粉末(c成分)としては、球状シリカ粉
末であっても破砕状シリカ粉末であってもよく、特に球
状シリカを用いることが好ましい。そして、上記特定の
シリカ粉末(c成分)としては、粒径1μm以下のシリ
カ粉末の含有割合が、シリカ粉末全体に対して10〜7
0重量%(以下「%」と略す)の範囲に設定される必要
がある。すなわち、粒径1μm以下のシリカ粉末が全体
の10%未満では、含有されているカーボンブラック等
顔料の凝集物が充分に分散されないために、濃度の高い
部分が形成され、電気特性の低下を招く結果となる。ま
た、粒径1μm以下のシリカ粉末が全体の70%を超え
ると、封止樹脂としての流動性が著しく低下するからで
ある。
【0023】さらに、上記粒径1μm以下のシリカ粉末
の含有割合の特定に加えて、上記特定のシリカ粉末(c
成分)として、平均粒径0.5〜12μmのものを用い
ることが好ましく、特に好ましくは1〜7μmである。
さらに、最大粒径が30μm以下のものを用いることが
好ましい。特に好ましくは最大粒径が10〜25μmで
ある。すなわち、シリカ粉末の最大粒径が、上記図1に
示す構成の半導体装置の、半導体素子3と配線回路基板
(ドーターボード)1との空隙間以上となると、シリカ
粉末が詰まり、それを含むエポキシ樹脂組成物が充填で
きなくなるケースが発生する。また、エポキシ樹脂組成
物を製造する場合、エポキシ樹脂,フェノール樹脂を溶
融させた状態でシリカ粉末を添加し分散させるが、シリ
カ粉末の粒径の大きいものほど、この後、常温,冷却ま
でに、シリカ粉末が沈降して成分が不均一となる傾向が
みられるからである。また、このような観点から、この
シリカ粉末(c成分)の最大粒径は、配線回路基板と、
この基板に搭載された半導体素子間の空隙(エポキシ樹
脂組成物を用いて樹脂封止される空隙)の距離の1/2
以下に設定することが好ましい。より好ましくは1/1
0〜1/5である。すなわち、シリカ粉末の最大粒径を
1/2以下に設定することにより、上記配線回路基板と
半導体素子間の空隙への溶融状態のエポキシ樹脂組成物
の充填時に、シリカ粉末の詰まりによる未充填,ボイド
等が生じず良好になされるようになるからである。
【0024】上記特定のシリカ粉末(c成分)の含有量
は、エポキシ樹脂組成物全体の60〜90%の範囲に設
定する必要がある。特に好ましくは64〜75%であ
る。すなわち、シリカ粉末(c成分)の含有量が60%
未満では、エポキシ樹脂組成物の線膨張係数が、半導体
素子3や配線回路基板(ドーターボード)1を大きく上
回り、その発生したストレス(応力)によって封止樹脂
層10の剥離が生じてしまう。また、90%を超える
と、エポキシ樹脂組成物の溶融粘度が、著しく上昇し、
半導体素子3と配線回路基板(ドーターボード)1との
空隙を通過・充填することが困難となるからである。
【0025】上記a〜c成分とともに用いられる顔料
(d成分)としては、カーボンブラック、フタロシアニ
ンブルー、フタロシアニングリーン、オラゾールブラッ
ク等があげられ、これらは単独でもしくは2種以上併せ
て用いられる。そして、上記顔料(d成分)の含有量
は、一般に、エポキシ樹脂組成物全体の0.05〜1.
0%の範囲内に設定される。より好ましくは0.2〜
0.6%である。
【0026】上記アンダーフィル樹脂層形成材料である
エポキシ樹脂組成物には、上記a〜d成分以外に、必要
に応じて、シリコーン化合物(側鎖エチレングライコー
ルタイプジメチルシロキサン等)等の低応力化剤、難燃
剤、ポリエチレンやカルナバ等のワックス、シランカッ
プリング剤(γ−グリシドキシプロピルトリメトキシシ
ラン等)等のカップリング剤等を適宜に配合してもよ
い。
【0027】上記難燃剤としては、ブロム化エポキシ樹
脂等があげられ、これに三酸化二アンチモン等の難燃助
剤等が用いられる。
【0028】本発明に用いられるエポキシ樹脂組成物
は、例えばつぎのようにして得られる。すなわち、上記
a成分およびb成分を混合溶融し、これに上記c成分お
よびd成分ならびに必要に応じて上記他の添加剤を配合
しミキサー等によりドライブレンドする。この後、反応
性調整のための触媒を加えて均一系とした後、パレット
上に受入れし、これを冷却後圧延した後、打ち抜くこと
により得られる。
【0029】上記反応性調整のために配合される触媒と
しては、特に限定するものではなく従来から硬化促進剤
として用いられるものがあげられる。例えば、トリフェ
ニルホスフィン、テトラフェニルホスフェート、テトラ
フェニルボレート、2−メチルイミダゾール等があげら
れる。
【0030】上記各成分の混合およびペレットの作製方
法については上記方法に限定するものではなく、例え
ば、上記混合においては、2軸ロール、3軸ロール等を
用いることも可能である。また、上記ペレットの作製方
法についても、注型法や粉砕した後打錠してペレット化
する等の作製方法を用いることができる。
【0031】上記ペレットの形状については、特に限定
するものではなく適宜所定の形状に設定される。例え
ば、一般的な半導体素子搭載基板である配線回路基板や
半導体素子の形態や、基板への載置の容易性等を考慮し
て、四角柱状に設定することが好ましい。
【0032】本発明の半導体装置は、例えばつぎのよう
にして製造される。すなわち、まず、図2に示すよう
に、内部配線が設けられ、下面に複数の球状バンプ8が
設けられた配線回路基板(ドーターボード)1の上面
に、複数の接続用電極部2を介して半導体素子3を載置
して加熱することにより半導体素子3を搭載する(フリ
ップチップ実装)。つぎに、図3に示すように、この半
導体素子3が搭載されたドーターボード1の素子搭載面
上に、四角柱状のエポキシ樹脂組成物(ペレット)13
を、半導体素子3に当接するよう載置する。ついで、全
体を加熱し上記ペレット13を溶融して溶融状態とする
ことにより、図4に示すように、毛管現象を利用して半
導体素子3とドーターボード1との空隙内に、溶融状態
のエポキシ樹脂組成物を充填し、硬化させることにより
樹脂封止層10を形成して上記空隙を樹脂封止する。樹
脂封止した後、図5に示すように、ドーターボード1の
素子搭載面に、先に述べた金属製蓋体5を、この金属製
蓋体5の凹部16と半導体素子3を対峙させた状態でド
ーターボード1に載置して、予め金属製蓋体5に設けら
れている接着剤層6a,6bを介して半導体素子3を覆
うようドーターボード1上に接着固定する。このように
して、図1に示すような半導体装置が製造される。
【0033】上記配線回路基板(ドーターボード)1と
半導体素子3を電気的に接続する複数の接続用電極部2
は、予め配線回路基板(ドーターボード)1面側に配設
されていてもよいし、あるいは、半導体素子3面側に配
設されていてもよい。
【0034】上記ペレット13を溶融状態とする際の加
熱温度としては、半導体素子3およびドーターボード1
の劣化、接続用電極部2や球状バンプ8の溶融温度およ
び劣化等を考慮して100〜250℃の範囲に、さらに
好適には130〜150℃に設定することが好ましい。
そして、加熱方法としては、赤外線リフロー炉,乾燥
機,温風機,熱板等があげられる。
【0035】上記のようにして製造された半導体装置に
おいて、半導体素子3の大きさは、通常、幅5〜20m
m×長さ5〜20mm×厚み0.1〜0.6mmに設定
される。より好適なのは幅8〜18mm×長さ8〜18
mm×厚み0.2〜0.5mmである。また、半導体素
子3を搭載するドーターボード1の大きさは、通常、幅
10〜70mm×長さ10〜70mm×厚み0.05〜
3.0mmに設定される。より好適なのは幅15〜50
mm×長さ15〜50mm×厚み0.1〜2.0mmで
ある。そして、溶融したエポキシ樹脂組成物(アンダー
フィル樹脂)が充填される、半導体素子3とドーターボ
ード1との間の空隙の距離は、通常、100〜500μ
mである。特に、上記両者間の距離は、30〜80μm
に設定することが好ましい。
【0036】上記エポキシ樹脂組成物(アンダーフィル
樹脂)を用いて封止することにより形成された封止樹脂
層10の特性としては、各使用温度での溶融粘度が0.
5〜50poise、ゲルタイムが150℃において
0.5〜30分、その硬化物としては、線膨脹係数が7
〜40ppmであることが好ましい。より好ましくは溶
融粘度が1〜10poise、ゲルタイムが150℃に
おいて1.0〜15分、線膨脹係数が12〜35ppm
である。すなわち、溶融粘度が上記範囲内に設定される
ことにより、半導体素子3とドーターボード1間の空隙
への充填が容易となる。また、ゲルタイムが上記範囲内
に設定されることにより、成形作業性、特に硬化時間の
短縮が可能となる。さらに、線膨脹係数が上記範囲内に
設定されることにより、半導体素子3およびドーターボ
ード1にもたらすそれぞれの熱による発生応力が低減さ
れる。なお、上記溶融粘度は、降下式フローテスターに
より測定し、上記ゲルタイムは、熱板上での硬化反応に
よる樹脂の増粘までの時間を測定した。また、線膨脹係
数は、熱機械分析(TMA)により測定した。
【0037】このようにして得られた半導体装置は、例
えば、図6に示すように、ドーターボード1の下面に形
成された複数の球状バンプ8を介して、マザーボード7
に搭載してサーフェスマウントアレイ構造をとるような
形態の構成部品として用いられる。
【0038】つぎに、本発明を実施例に基づいて説明す
る。
【0039】まず、実施例に先立って、下記に示す各成
分を準備した。
【0040】〔エポキシ樹脂a1〕下記の式(4)で表
される構造のビフェニル型エポキシ樹脂である。
【0041】
【化4】
【0042】〔エポキシ樹脂a2〕下記の式(5)で表
される構造のエポキシ樹脂である。
【0043】
【化5】
【0044】〔エポキシ樹脂a3〕下記の式(6)で表
される構造のビフェニル型エポキシ樹脂である。
【0045】
【化6】
【0046】〔硬化剤b1〕ノボラック型フェノール樹
脂(水酸基当量:104g/eq、軟化点59℃)であ
る。
【0047】〔シリカ粉末c1〜c5〕下記の表1に示
す球状シリカ粉末である。
【0048】
【表1】
【0049】〔触媒d1〕トリフェニルホスフィンであ
る。
【0050】〔触媒d2〕テトラフェニルホスフェート
およびテトラフェニルボレートの混合物(モル混合比1
/1)である。
【0051】〔難燃剤〕ブロム化エポキシフェノールノ
ボラックである。
【0052】〔難燃助剤〕三酸化二アンチモンである。
【0053】〔ワックス〕ポリエチレンである。
【0054】〔シリコーン化合物〕側鎖エチレングライ
コールタイプジメチルシロキサンである。
【0055】〔カップリング剤〕γ−グリシドキシプロ
ピルトリメトキシシランである。
【0056】〔顔料〕カーボンブラックである。
【0057】
【実施例1〜14、比較例1〜7】 〔エポキシ樹脂組成物の作製〕上記各成分を用い、下記
の表2〜表4に示す割合で各成分を用いた。すなわち、
上記エポキシ樹脂およびフェノール樹脂を混合溶融し、
これに上記球状シリカ粉末および顔料、さらに上記残り
の添加剤を配合し混合した。この後、反応性調整のため
の触媒を加えて均一系とした後、パレット上に受入れ
し、これを冷却後圧延して四角柱状(大きさ:1.0×
1.0×15mm)に打ち抜くことによりエポキシ樹脂
組成物を作製した。
【0058】
【表2】
【0059】
【表3】
【0060】
【表4】
【0061】このようにして得られた各実施例および比
較例の四角柱状のペレットを用い、下記のようにしてカ
ーボンブラックの凝集物形成の有無を確認した。また、
上記各四角柱状のペレットを用い、半導体装置に似せた
サンプル品を製造することにより侵入性の効果を評価し
た。その結果を後記の表5〜表7に併せて示した。
【0062】〔カーボンブラックの凝集物形成の有無〕
均一混合した封止樹脂の上下をセパレーターで挟み、平
板プレスにて、100〜200μmの厚みとなるまでプ
レスすることにより薄膜状の樹脂シートを作製した。そ
して、得られた薄膜状の樹脂シートを目視により観察し
てカーボンブラックの凝集物形成の有無を確認した。
【0063】〔侵入性〕まず、図11(a)および
(b)に示すように、4個のスペーサー20(厚み:4
0μm、80μm)を介して、2枚の長方形のガラス板
(厚み2.0mm)21,22を、相対する短辺がずれ
るよう組み合わせることより評価測定用のサンプルを作
製した。ついで、上記ガラス板21,22のうち下側の
ガラス板21面上に、上側のガラス板22の一短辺と当
接するよう四角柱状のペレット23を載置した。これ
を、熱板24上に載置して、ヒーターにより封止温度で
ある150℃まで加熱し、上記ペレット23を溶融させ
ることにより、上記スペーサー20により形成された、
2枚のガラス板21,22間の空隙(ギャップ)に溶融
したエポキシ樹脂組成物を侵入充填させた。10分経過
した後、このサンプルを熱板24から離して、エポキシ
樹脂組成物の、上側のガラス板22の一短辺から空隙内
への侵入距離を測定した。そして、何の問題なくエポキ
シ樹脂組成物が侵入し、しかも侵入距離が17mm以上
の場合を○、エポキシ樹脂組成物が良好に侵入しなかっ
たか、あるいは侵入距離が17mm未満の場合を×とし
て表示した。
【0064】
【表5】
【0065】
【表6】
【0066】
【表7】
【0067】上記表5〜表7から明らかなように、全て
の実施例品ではカーボンブラックの凝集物が全く発生し
なかった。さらに、侵入距離も、80μmのスペーサー
を用いた場合(空隙80μm)19mm以上と長く、ま
た40μmのスペーサーを用いた場合(空隙40μm)
でも17mm以上と長く侵入性に優れていることがわか
る。これに対して、比較例1〜3品ではカーボンブラッ
クの凝集物は発生しなかったが、侵入性に関してはいず
れも13mm以下と短く侵入性に劣っていることがわか
る。また、比較例4,5品では、カーボンブラックの凝
集物が発生しており、しかも、侵入性の評価実験ではカ
ーボンブラック凝集物の形成により、図12に示すよう
に、2枚のガラス板21,22間の空隙内において、エ
ポキシ樹脂組成物26の流れた後にすじ27が形成され
た。そして、比較例6品では、カーボンブラックの凝集
物は発生しなかったが、侵入が良好に行われなかった。
さらに、比較例7品では、カーボンブラックの凝集物が
発生し、かつ、侵入性に関しても浸入距離が短かった。
このことから、実施例品は溶融したエポキシ樹脂組成物
の空隙への充填が、カーボンブラックの凝集物も形成さ
れず良好に行われたことがわかる。
【0068】
【発明の効果】以上のように、本発明は、複数の接続用
電極部を介して配線回路基板面に搭載された半導体素子
と上記配線回路基板との空隙が、上記特定のエポキシ樹
脂組成物(A)からなる封止樹脂層によって樹脂封止さ
れた半導体装置である。このように、上記配線回路基板
と半導体素子との空隙が、上記特定のエポキシ樹脂組成
物(A)によって樹脂封止されているため、この樹脂封
止部分に顔料に起因する凝集物が形成されず、結果、電
気的不良等が発生しない信頼性の高い半導体装置とな
る。しかも、ボイド発生等の問題もなく良好な封止樹脂
層が形成される。このような半導体装置は、いわゆる、
フリップチップ/サーフェスマウントアレイ構造等に良
好に適用される。
【0069】そして、本発明の半導体装置は、配線回路
基板上に、複数の接続用電極部を介して半導体素子を搭
載した後、上記エポキシ樹脂組成物(A)を上記配線回
路基板の半導体素子搭載面に載置して加熱溶融すること
により、上記配線回路基板と半導体素子との間の空隙に
溶融状態のエポキシ樹脂組成物を充填して硬化させ上記
空隙を樹脂封止し、ついで、上記半導体素子に対応する
対応部分が凹部に形成された金属製蓋体を、その凹部と
上記配線回路基板に搭載した半導体素子とを対峙させた
状態で上記配線回路基板に重ね合わせ搭載することによ
り製造される。したがって、上記樹脂封止部分に顔料に
起因する凝集物も形成されず信頼性の高い半導体装置が
煩雑な工程を経由することなく容易に得られる。
【図面の簡単な説明】
【図1】本発明の半導体装置の一例を示す断面図であ
る。
【図2】本発明の半導体装置の製造工程を示す説明断面
図である。
【図3】本発明の半導体装置の製造工程を示す説明断面
図である。
【図4】本発明の半導体装置の製造工程を示す説明断面
図である。
【図5】本発明の半導体装置の製造工程を示す説明断面
図である。
【図6】本発明の半導体装置をマザーボードに搭載した
状態を示す断面図である。
【図7】従来の半導体装置の製造工程を示す説明断面図
である。
【図8】従来の半導体装置の製造工程を示す説明断面図
である。
【図9】従来の半導体装置の製造工程を示す説明断面図
である。
【図10】従来の半導体装置をマザーボードに搭載した
状態を示す断面図である。
【図11】(a)は侵入性評価測定用サンプル品として
用いられる構成部品を示す側面図であり、(b)はその
平面図である。
【図12】上記侵入性評価測定の結果、比較例4,5に
おいて生じた不良現象を示す説明平面図である。
【符号の説明】
1 配線回路基板(ドーターボード) 2 接続用電極部 3 半導体素子 5 金属製蓋体(キャップ) 6a,6b 接着剤層 10 封止樹脂層 16 凹部
───────────────────────────────────────────────────── フロントページの続き (72)発明者 福島 喬 大阪府茨木市下穂積1丁目1番2号 日東 電工株式会社内 (72)発明者 首藤 伸一朗 大阪府茨木市下穂積1丁目1番2号 日東 電工株式会社内

Claims (2)

    【特許請求の範囲】
  1. 【請求項1】 配線回路基板面に、複数の接続用電極部
    を介して半導体素子が搭載され、上記半導体素子に対応
    する対応部分が凹部に形成された金属製蓋体が上記半導
    体素子をその内部に包含した状態で上記配線回路基板に
    搭載され、上記配線回路基板と半導体素子との間の空隙
    が、下記のエポキシ樹脂組成物(A)により形成されて
    なる封止樹脂層によって封止されていることを特徴とす
    る半導体装置。 (A)下記の(a)〜(d)成分を含有し、上記(c)
    成分の含有割合がエポキシ樹脂組成物全体の60〜90
    重量%の範囲に設定された常温で固体のエポキシ樹脂組
    成物。 (a)エポキシ樹脂。 (b)フェノール樹脂。 (c)粒径1μm以下のシリカ粉末の含有割合が、シリ
    カ粉末全体に対して10〜70重量%の範囲に設定され
    たシリカ粉末。 (d)顔料。
  2. 【請求項2】 配線回路基板上に、複数の接続用電極部
    を介して半導体素子を搭載する工程と、下記のエポキシ
    樹脂組成物(A)からなる封止用ペレットを上記配線回
    路基板の半導体素子搭載面に載置して加熱溶融すること
    により、上記配線回路基板と半導体素子との間の空隙
    に、上記溶融状態のエポキシ樹脂組成物を充填して硬化
    させ上記空隙を樹脂封止する工程と、上記半導体素子に
    対応する対応部分が凹部に形成された金属製蓋体を、そ
    の凹部と上記配線回路基板に搭載した半導体素子とを対
    峙させた状態で上記配線回路基板に重ね合わせ搭載する
    工程とを備えたことを特徴とする半導体装置の製法。 (A)下記の(a)〜(d)成分を含有し、上記(c)
    成分の含有割合がエポキシ樹脂組成物全体の60〜90
    重量%の範囲に設定された常温で固体のエポキシ樹脂組
    成物。 (a)エポキシ樹脂。 (b)フェノール樹脂。 (c)粒径1μm以下のシリカ粉末の含有割合が、シリ
    カ粉末全体に対して10〜70重量%の範囲に設定され
    たシリカ粉末。 (d)顔料。
JP8304991A 1996-11-15 1996-11-15 半導体装置およびその製法 Pending JPH10150128A (ja)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP8304991A JPH10150128A (ja) 1996-11-15 1996-11-15 半導体装置およびその製法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP8304991A JPH10150128A (ja) 1996-11-15 1996-11-15 半導体装置およびその製法

Publications (1)

Publication Number Publication Date
JPH10150128A true JPH10150128A (ja) 1998-06-02

Family

ID=17939767

Family Applications (1)

Application Number Title Priority Date Filing Date
JP8304991A Pending JPH10150128A (ja) 1996-11-15 1996-11-15 半導体装置およびその製法

Country Status (1)

Country Link
JP (1) JPH10150128A (ja)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2006297828A (ja) * 2005-04-22 2006-11-02 Omron Corp 近接センサの製造方法および製造装置ならびに近接センサ
JP2010251527A (ja) * 2009-04-16 2010-11-04 Panasonic Corp 電子部品および電子部品の製造方法

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2006297828A (ja) * 2005-04-22 2006-11-02 Omron Corp 近接センサの製造方法および製造装置ならびに近接センサ
JP2010251527A (ja) * 2009-04-16 2010-11-04 Panasonic Corp 電子部品および電子部品の製造方法

Similar Documents

Publication Publication Date Title
JP3853979B2 (ja) 半導体装置の製法
US6627997B1 (en) Semiconductor module and method of mounting
US6940162B2 (en) Semiconductor module and mounting method for same
US6083774A (en) Method of fabricating a flip chip mold injected package
JP4206631B2 (ja) 熱硬化性液状封止樹脂組成物、半導体素子の組立方法及び半導体装置
JP3999840B2 (ja) 封止用樹脂シート
JP3121020B2 (ja) 半導体装置の製法およびそれに用いる封止用ペレット
JP3911088B2 (ja) 半導体装置
JPH11288979A (ja) 半導体装置の製造方法
JP3779091B2 (ja) 封止用樹脂組成物
JP3957244B2 (ja) 半導体装置の製法
JPH10150128A (ja) 半導体装置およびその製法
JP2001207031A (ja) 半導体封止用樹脂組成物及び半導体装置
JP2000269387A (ja) 半導体封止用樹脂及びこれを用いた半導体装置
JP2000332165A (ja) 半導体封止用樹脂組成物およびそれを用いた半導体装置
JPH11297904A (ja) 半導体装置
JP3422446B2 (ja) 半導体装置の製法
JPH10242211A (ja) 半導体装置の製法
JPH11233560A (ja) 半導体装置の製法
JP2005206664A (ja) 半導体封止用樹脂組成物
JP2000174044A (ja) 半導体素子の組立方法
JP2008189760A (ja) アンダーフィル剤、それを用いた半導体装置および半導体装置の製造方法
JP4150471B2 (ja) 半導体素子封止用シートの製法
JP3422243B2 (ja) 樹脂フィルム
JP4570384B2 (ja) 樹脂接着剤および電子部品収納用パッケージ

Legal Events

Date Code Title Description
R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

LAPS Cancellation because of no payment of annual fees