JPH10146061A - インバータおよび太陽光発電システム - Google Patents

Abstract

(57)【要約】 【課題】出力電流の歪を抑制して高調波の発生を低減し
たインバータおよびそれを用いた太陽光発電システムを
提供する。 【解決手段】インバータ回路１の入力電圧をゼロ電圧に
する第１，第２の並列共振ＤＣリンク回路５，６を備
え、第１の並列共振ＤＣリンク回路５は、ＰＷＭパルス
の立ち上がりから遅延時間の経過後に出力電圧をゼロ電
圧にし、第２の並列共振ＤＣリンク回路６は、ＰＷＭパ
ルスの立ち下がりから遅延時間の経過後に出力電圧をゼ
ロ電圧にし、前記遅延時間を、ＰＷＭパルスのパルス幅
に応じて可変するようにしており、これによって、ＰＷ
Ｍパルスのパルス幅が狭くなったときにも共振動作を間
に合わせて出力を得ることができるようにしている。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、直流電力を交流電
力に変換するインバータおよびそれを用いた太陽光発電
システムに関する。

【０００２】

【従来の技術】近年、太陽光発電による分散型電源と商
用電源とを連系し、分散型電源だけでは電力が賄えない
場合に、その電力を系統側から供給するようにした太陽
光発電システムが開発されている。

【０００３】このような太陽光発電システムでは、住宅
の屋根等に配設された太陽電池からの直流電力を商用電
源と同期のとれた交流電力に変換するために、パルス幅
を変化させて出力を制御するＰＷＭインバータが用いら
れており、このＰＷＭインバータでは、例えば、２０ｋ
Ｈｚといった高い周波数でスイッチングが行われるため
に、スイッチングノイズ（放射ノイズ）が発生し、別の
機器に障害を与える虞れがある。

【０００４】このようなスイッチングノイズやスイッチ
ング損失を低減させる方法として、入力電圧をゼロボル
トにした状態で、ＰＷＭインバータのスイッチングを行
う、いわゆる、ゼロ電圧スイッチングによるＰＷＭイン
バータが検討されている。

【０００５】

【発明が解決しようとする課題】図７は、このようなゼ
ロ電圧スイッチングＰＷＭインバータの構成図である。

【０００６】同図において、２は太陽電池などの直流電
源、５はゼロ電圧回路としての並列共振ＤＣリンク（Pa
rarell Resonant DC Link）回路、１はインバータ回
路、７，８₀はそれぞれのドライブ回路、１４はモータ
やヒータなどの負荷である。

【０００７】並列共振ＤＣリンク（ＰＲＤＣＬ）回路５
は、例えば、図８に示される構成を有し、各スイッチン
グ素子Ｓ₁〜Ｓ₄がドライブ回路８₀からのスイッチング
信号によってオンオフ制御されるものであり、この並列
共振ＤＣリンク回路５は、共振動作によって一時的にイ
ンバータ回路１の入力電圧を０Ｖにする、いわゆるゼロ
電圧回路である。

【０００８】インバータ回路１は、例えば、図９に示さ
れる構成を有し、各スイッチング素子Ｑ₁〜Ｑ₄がインバ
ータドライブ回路７からのスイッチングパルスによって
オンオフ制御されるものである。

【０００９】インバータドライブ回路７は、例えばＣＰ
Ｕと論理回路とを備えており、インバータ回路１の出力
電流をフィードバックし、それに基づく正弦波と基準三
角波とからインバータ回路１の各スイッチング素子Ｑ₁
〜Ｑ₄を制御するためのＰＷＭパルスを形成するととも
に、そのＰＷＭパルスを一定時間遅延させた遅延ＰＷＭ
パルスに基づくスイッチングパルスを前記各スイッチン
グ素子Ｑ₁〜Ｑ₄に出力するものである。

【００１０】ドライブ回路８₀は、例えばＣＰＵと論理
回路とを備えており、ドライブ回路７からのＰＷＭパル
スの立ち上がりおよび立ち下がりを基準タイミングとし
てそれぞれ一定時間遅延したタイミングでインバータ回
路１の入力電圧を０Ｖにするように、並列共振ＤＣリン
ク回路５の各スイッチング素子Ｓ₁〜Ｓ₄を制御するスイ
ッチング信号を出力し、これによって、インバータ回路
１のスイッチング時、すなわち、スイッチングパルスの
立ち上がりおよび立ち下がり時に、インバータ回路１の
入力電圧を０Ｖにするものである。

【００１１】図１０は、図７の動作説明に供するタイミ
ングチャートであり、同図（Ａ）は並列共振ＤＣリンク
回路５の入力電圧Ｖｉｎを、同図（Ｂ）はインバータ回
路１の入力電圧Ｖｄｃを、同図（Ｃ）はインバータ回路
１のスイッチング素子Ｑ₁，Ｑ₄またはＱ₂，Ｑ₃へのスイ
ッチングパルスとしての遅延されたＰＷＭパルスを、同
図（Ｄ）はインバータ回路１の出力電圧Ｖｏを、同図
（Ｅ）は、インバータ回路１の出力電流波形をそれぞれ
示している。なお、この図１０においては、正極性のみ
の半サイクルを示している。

【００１２】並列共振ＤＣリンク回路５は、同図（Ｂ）
に示されるように、インバータ回路１のスイッチングの
タイミング、すなわち、同図（Ｃ）に示されるスイッチ
ングパルスとしての遅延されたＰＷＭパルスの立ち上が
りおよび立ち下がりのタイミングでインバータ回路１の
入力電圧を０Ｖにしており、このように入力電圧をゼロ
ボルトにした状態でインバータ回路１のスイッチング、
いわゆるソフトスイッチングを行うことにより、スイッ
チングノイズやスイッチング損失を低減させるものであ
る。

【００１３】ところが、このような構成では、ＰＷＭパ
ルスのパルス幅の狭い期間、すなわち、出力電流が小さ
い期間では、並列共振ＤＣリンク回路５の共振が間に合
わなくなって、同図（Ｃ）の両端の遅延されたＰＷＭパ
ルスＰ₁，Ｐ₂のように、同図（Ｂ）の並列共振ＤＣリン
ク回路５のゼロ電圧区間に埋もれてしまって出力できな
くなり、同図（Ｄ）の仮想線で示される出力が得られな
いことになり、その結果として、図１０（Ｅ）の実線で
示されるように、出力電流がゼロクロス付近で歪み、高
調波の原因になるといった難点がある。なお、図１０
（Ｅ）の仮想線は、歪のない状態を示している。

【００１４】また、ＰＷＭパルスのパルス幅の狭い期間
は、出力側の負荷１４が軽くなった場合あるいは太陽電
池などの入力側の電力が小さくなった場合にも、図１１
に示されるように同様に生じて同図（Ｅ）に示されるよ
うに出力電流が歪むことになり、さらに、スイッチング
周波数を上げた場合にもＰＷＭパルスのパルス幅が狭い
期間が増えるので、上述と同様に出力が不可能になると
いう難点がある。

【００１５】本発明は、上述の点に鑑みて為されたもの
であって、出力電流の歪を抑制して高調波の発生を低減
するとともに、高周波スイッチングに対応できるように
したインバータおよびそれを用いた太陽光発電システム
を提供することを目的とする。

【００１６】

【課題を解決するための手段】本発明では、上述の目的
を達成するために、次のように構成している。

【００１７】すなわち、本発明のインバータは、原パル
スを遅延させた遅延パルスに基づいてスイッチング動作
して直流を交流に変換するインバータ回路と、前記原パ
ルスを基準タイミングとして該基準タイミングから遅延
時間経過後に前記インバータ回路の入力電圧をゼロ電圧
にするゼロ電圧回路とを備え、前記ゼロ電圧回路は、前
記遅延時間を、前記原パルスのパルス幅に基づいて可変
するものである。

【００１８】また、前記ゼロ電圧回路を複数備えるとと
もに、前記複数のゼロ電圧回路の出力を切換選択して前
記インバータ回路に与える切換回路を備え、各ゼロ電圧
回路は、前記原パルスの立ち上がりまたは立ち下がりの
いずれかを基準タイミングとして前記インバータ回路の
入力電圧をそれぞれゼロ電圧にするのが好ましい。

【００１９】さらに、原パルスのパルス幅が、予め定め
たパルス幅以下であるときに、前記ゼロ電圧にするタイ
ミングを可変するようにしてもよい。

【００２０】本発明の太陽光発電システムは、太陽電池
と、本発明のインバータとを備えている。

【００２１】本発明のインバータによれば、原パルスと
してのＰＷＭパルスを基準タイミングとして該基準タイ
ミングから遅延時間経過後にインバータ回路の入力電圧
をゼロ電圧にするゼロ電圧回路を備え、該ゼロ電圧回路
は、前記遅延時間を、ＰＷＭパルスのパルス幅に基づい
て可変するので、ＰＷＭパルスのパルス幅が狭くなった
ときには、インバータ回路の出力が得られるように、す
なわち、共振動作が間に合うようにゼロ電圧にするタイ
ミングをずらすことにより、従来のように共振動作が間
に合わなくなって出力が得られないといったことがなく
なり、インバータ回路の出力電流の歪を改善できるとと
もに、高周波スイッチングに対応できることになる。

【００２２】また、ゼロ電圧回路は、ＰＷＭパルスの立
ち上がりまたは立ち下がりのいずれかを基準タイミング
として出力電圧をそれぞれゼロ電圧にする複数のゼロ電
圧回路を備え、それらの出力電圧を切換選択してインバ
ータ回路に与えるようにしているので、単一のゼロ電圧
回路で共振動作を行う従来例に比べて、ＰＷＭパルスの
パルス幅が狭くなっても確実に共振動作を間に合わせる
ことができ、インバータ回路の出力を得ることができ
る。

【００２３】さらに、本発明の太陽光発電システムによ
れば、ＰＷＭパルスのパルス幅が狭くなっても出力を得
ることができる本発明のインバータを備えているので、
軽負荷時や入力低下時などの出力電流の歪が改善されて
高調波の発生が低減される。

【００２４】

【発明の実施の形態】以下、図面によって本発明の実施
の形態について、詳細に説明する。

【００２５】図１は、本発明の一つの実施の形態に係る
インバータの構成図であり、上述の図７に対応する部分
には、同一の参照符号を付す。

【００２６】この実施の形態のインバータは、スイッチ
ングノイズやスイッチング損失を低減させるために、入
力電圧をゼロ電圧にした状態で、インバータ回路１のス
イッチングを行う、いわゆる、ゼロ電圧スイッチングに
よるＰＷＭインバータである。

【００２７】このインバータは、インバータ回路１と、
そのドライブ回路７と、インバータ回路１と直流電源２
との間に設けられた切換回路としてのスイッチ回路３，
４と、このスイッチ回路３，４を介して接続された２つ
のゼロ電圧回路としての第１，第２の並列共振ＤＣリン
ク（Pararell Resonant DC Link）回路５，６と、それ
らのドライブ回路８，９と、インバータドライブ回路７
から与えられる原パルスとしてのＰＷＭパルスのパルス
幅を検出するパルス幅検出回路１０と、ＰＷＭパルスの
立ち上がりおよび立ち下がりを検出する立ち上がり、立
ち下がり検出回路１１と、両検出回路１０，１１の出力
およびＰＷＭパルスに基づいて、後述のように、各スイ
ッチ回路３，４を制御して第１，第２の並列共振ＤＣリ
ンク回路５，６の出力を切換選択してインバータ回路１
に与えるとともに、ドライブ回路８，９を制御して第
１，第２の並列共振ＤＣリンク回路５，６によるゼロ電
圧のタイミングを制御する制御回路１２とを備えてい
る。なお、１４は負荷である。

【００２８】第１，第２の並列共振ＤＣリンク回路５，
６は、例えば、上述の図８に示される構成を有し、各ス
イッチング素子Ｓ₁〜Ｓ₄がドライブ回路８，９からスイ
ッチング信号によってそれぞれ制御されるものであり、
この並列共振ＤＣリンク回路５，６は、共振動作によっ
て一時的にインバータ回路１の入力電圧を０Ｖにするも
のである。

【００２９】この実施の形態では、後述のように、第１
の並列共振ＤＣリンク回路５は、インバータ回路１のス
イッチングパルスの立ち上がりのタイミングでその出力
電圧を０Ｖにし、第２の並列共振ＤＣリンク回路６は、
インバータ回路１のスイッチングパルスの立ち下がりの
タイミングでその出力電圧を０Ｖにするものである。

【００３０】インバータ回路１は、例えば、上述の図９
に示される構成を有し、各スイッチング素子Ｑ₁〜Ｑ₄が
インバータドライブ回路７からのＰＷＭパルスを遅延さ
せた遅延ＰＷＭパルスをスイッチングパルスとしてオン
オフ制御されるものである。

【００３１】インバータドライブ回路７は、例えばＣＰ
Ｕと論理回路とを備えており、インバータ回路１の出力
電流をフィードバックし、それに基づく正弦波と基準三
角波とからインバータ回路１の各スイッチング素子Ｑ₁
〜Ｑ₄を制御するためのＰＷＭパルスを出力するととも
に、このＰＷＭパルスを遅延させた遅延ＰＷＭパルスに
基づくスイッチングパルスによって各スイッチング素子
Ｑ₁〜Ｑ₄を制御するものであり、かかる構成は、上述の
図７と同様である。

【００３２】ドライブ回路８，９は、例えばＣＰＵと論
理回路とを備えており、制御回路１２からの出力に基づ
いて、各スイッチング素子Ｓ₁〜Ｓ₄を制御するスイッチ
ング信号を出力し、後述のタイミングで各並列共振ＤＣ
リンク回路５，６の出力電圧を０Ｖにする。

【００３３】この実施の形態では、ＰＷＭパルスのパル
ス幅が狭くなって、共振動作が間に合わなくなってイン
バータ回路１の出力が得られなくなるのを改善するため
に、次のように構成している。

【００３４】すなわち、従来では、単一の並列共振ＤＣ
リンク回路５は、ＰＷＭパルスの立ち上がりおよび立ち
下がりをそれぞれ基準タイミングとしてその基準タイミ
ングから一定の遅延時間がそれぞれ経過したタイミング
で、その出力電圧を一時的にそれぞれ０Ｖとしており、
これによって、インバータ回路１の入力電圧を、該イン
バータ回路１のスイッチング時、すなわち、ＰＷＭパル
スを遅延したスイッチングパルスの立ち上がりおよび立
ち下がり時にそれぞれ０Ｖとしていた。

【００３５】これに対して、この実施の形態では、第１
の並列共振ＤＣリンク回路５は、ＰＷＭパルスの立ち上
がりを基準タイミングとして、この基準タイミングから
後述の遅延時間が経過したタイミングでその出力電圧を
０Ｖとし、また、第２の並列共振ＤＣリンク回路６は、
ＰＷＭパルスのパルスの立ち下がりを基準タイミングと
して、この基準タイミングから後述の遅延時間が経過し
たタイミングでその出力電圧を０Ｖとしている。すなわ
ち、第１の並列共振ＤＣリンク回路５および第２の並列
共振ＤＣリンク回路６を、インバータ回路１のスイッチ
ングパルスの立ち上がりおよび立ち上がりの各スイッチ
ング時にそれぞれ対応させてその出力電圧を０Ｖとして
いる。

【００３６】さらに、第１，第２の並列共振ＤＣリンク
回路５，６の前記遅延時間を、ＰＷＭパルスのパルス幅
に基づいて可変するものであり、この実施の形態では、
ＰＷＭパルスのパルス幅が、予め定めたパルス幅を越え
て十分に広い場合には、従来と同様に一定の遅延時間と
し、ＰＷＭパルスのパルス幅が予め定めたパルス幅以下
であって、共振動作が間に合わなくなって出力できなく
なる場合には、第１の並列共振ＤＣリンク回路５の遅延
時間は、前記一定の遅延時間よりも短くし、また、第２
の並列共振ＤＣリンク回路６の遅延時間は、前記一定の
遅延時間よりも長くするものである。

【００３７】すなわち、ＰＷＭパルスのパルス幅が狭く
なって、スイッチングパルスの立ち上がりおよび立ち下
がりにそれぞれ対応する共振動作のタイミングが接近し
たときには、立ち上がりの共振動作を早めにし、立ち下
がりの共振動作を遅めにし、これによって、ＰＷＭパル
スのパルス幅が狭くなっても確実に共振動作を行わせる
ものである。

【００３８】図２は、この実施の形態の動作説明に供す
るタイミングチャートであり、同図（Ａ）は第１または
第２の並列共振ＤＣリンク回路５，６の入力電圧、同図
（Ｂ）は原パルスとしてのＰＷＭパルス、同図（Ｃ）は
第１の並列共振ＤＣリンク回路５の出力電圧、同図
（Ｄ）は第２の並列共振ＤＣリンク回路６の出力電圧、
同図（Ｅ）はＰＷＭパルスを遅延させたスイッチングパ
ルス、同図（Ｆ）はインバータ回路１の出力電圧、同図
（Ｇ）は出力電流をそれぞれ示している。なお、この図
２においては、正極性のみの半サイクルの期間を示して
いる。

【００３９】第１の並列共振ＤＣリンク回路５は、例え
ば、第１のＰＷＭパルスＰ１の立ち上がりから該第１の
ＰＷＭパルスＰ１のパルス幅に応じた遅延時間Ｄ１だけ
遅れたタイミングで共振動作を開始して出力電圧を一時
的に０Ｖにするものであり、また、第２の並列共振ＤＣ
リンク回路６は、例えば、第１のＰＷＭパルスＰ１の立
ち下がりから該第１のＰＷＭパルスのパルス幅に応じた
遅延時間ｄ１だけ遅れたタイミングで共振動作を開始し
て出力電圧を一時的に０Ｖにするものである。

【００４０】第１の並列共振ＤＣリンク回路５の遅延時
間は、ＰＷＭパルスのパルス幅が予め定めたパルス幅以
下であるときには、短く、また、第２の並列共振ＤＣリ
ンク回路６の遅延時間は、ＰＷＭパルスのパルス幅が前
記予め定めたパルス幅以下であるときには、長くなるよ
うに制御されるものであり、ＰＷＭパルスのパルス幅が
前記予め定めたパルス幅を越えるときには、いずれの並
列共振ＤＣリンク回路５，６の遅延時間も、従来例と同
様に一定である。

【００４１】例えば、第１のＰＷＭパルスＰ１のパルス
幅は、前記予め定めたパルス幅以下であって、第２のＰ
ＷＭパルスＰ２のパルス幅よりも狭いので、第１のＰＷ
ＭパルスＰ１の立ち上がりから第１の並列共振ＤＣリン
ク回路５の共振動作が開始されてその出力電圧が０Ｖに
なるまでの遅延時間Ｄ１は、第２のＰＷＭパルスＰ２の
立ち上がりから第１の並列共振ＤＣリンク回路５の共振
動作が開始されてその出力電圧が０Ｖになるまでの遅延
時間Ｄ２よりも短くなっている。

【００４２】また、第１のＰＷＭパルスＰ１のパルス幅
は、前記予め定めたパルス幅以下であって、第２のＰＷ
ＭパルスＰ２のパルス幅よりも狭いので、第１のＰＷＭ
パルスＰ１の立ち下がりから第２の並列共振ＤＣリンク
回路６の共振動作が開始されてその出力電圧が０Ｖにな
るまでの遅延時間ｄ１は、第２のＰＷＭパルスＰ２の立
ち下がりから第２の並列共振ＤＣリンク回路６の共振動
作が開始されてその出力電圧が０Ｖになるまでの遅延時
間ｄ２よりも長くなっている。

【００４３】そして、切換回路としてのスイッチ回路
３，４は、第１，第２並列共振ＤＣリンク回路５，６の
共振動作が開始される直前に、共振動作を開始する側の
並列共振ＤＣリンク回路５，６の出力電圧を、インバー
タ回路１に与えるように制御回路１２によって切換制御
される。

【００４４】すなわち、図１に示されるように、第１の
並列共振ＤＣリンク回路５の共振動作が開始される直前
に、第１の並列共振ＤＣリンク回路５の前段の第１のス
イッチ回路３の可動接点３ａを第１の並列共振ＤＣリン
ク回路５の入力側３ｂにするとともに、第２のスイッチ
回路４の可動接点４ａを第２の並列共振ＤＣリンク回路
６の出力側４ｃにして第１の並列共振ＤＣリンク回路５
の出力電圧をインバータ回路１に与え、また、第２の並
列共振ＤＣリンク回路６の共振動作が開始される直前
に、第１の並列共振ＤＣリンク回路５の前段の第１のス
イッチ回路３の可動接点３ａを第１の並列共振ＤＣリン
ク回路５の出力側３ｃに切り換えるとともに、第２のス
イッチ回路４の可動接点４ａを第２の並列共振ＤＣリン
ク回路６の入力側４ｂに切り換えて第２の並列共振ＤＣ
リンク回路６の出力電圧をインバータ回路１に与えるも
のである。

【００４５】したがって、図２に示されるように、スイ
ッチングパルスの立ち上がりのスイッチング時には、第
１の並列共振ＤＣリンク回路５によってインバータ回路
１の入力電圧が０Ｖとされ、スイッチングパルスの立ち
下がりのスイッチング時には、第２の並列共振ＤＣリン
ク回路６によってインバータ回路１の入力電圧が０Ｖと
されるものである。

【００４６】このように第１の並列共振ＤＣリンク回路
５は、ＰＷＭパルスの立ち上がりを基準としてＰＷＭパ
ルスのパルス幅に応じた遅延時間だけ遅延させたタイミ
ングで出力電圧を０Ｖにし、第２の並列ＤＣリンク回路
６は、ＰＷＭパルスの立ち下がりを基準としてＰＷＭパ
ルスのパルス幅に応じた遅延時間だけ遅延させたタイミ
ングで出力電圧を０Ｖとするので、ＰＷＭパルスのパル
ス幅が狭くなっても、共振動作が間に合わなくなって出
力できなくなるといったことがなく、ＰＷＭパルスのパ
ルス幅が狭い期間においても出力を得ることが可能とな
り、出力電流の歪が改善されることになる。

【００４７】例えば、図２（Ｂ）のパルス幅が狭いＰＷ
ＭパルスＰ１，Ｐ３を遅延させた図２（Ｅ）のスイッチ
ングパルスＳＰ１，ＳＰ３の期間においても、図２
（Ｆ）に示されるように、インバータ回路１の出力を得
ることが可能となり、図２（Ｇ）のセクションＡで示さ
れる区間においても、出力電流が歪むことがない。

【００４８】図３は、以上の制御動作を行う制御回路１
２の動作説明に供するフローチャートである。

【００４９】先ず、ＰＷＭパルスのパルス幅を検出し
（ステップｎ１）、検出したパルス幅に基づいて、立ち
上がりおよび立ち下がりからの遅延時間をそれぞれ決定
し（ステップｎ２）、ＰＷＭパルスの立ち上がりからス
テップｎ２で決定した遅延時間が経過したか否かを判断
し（ステップｎ３）、経過したときには、スイッチ回路
３，４を制御して第１の並列共振ＤＣリンク回路５を切
換選択してインバータ回路１に接続するとともに、共振
動作を開始して出力電圧を０Ｖとし（ステップｎ４）、
これによって、ＰＷＭパルスを遅延したスイッチングパ
ルスの立ち上がりのタイミングでインバータ回路１の入
力電圧が０Ｖとされてスイッチングが行われる。

【００５０】次に、ＰＷＭパルスの立ち下がりからステ
ップｎ２で決定した遅延時間が経過したか否かを判断し
（ステップｎ５）、経過したときには、スイッチ回路
３，４を制御して第２の並列共振ＤＣリンク回路６を切
換選択してインバータ回路１に接続するとともに、共振
動作を開始して出力電圧を０Ｖとし（ステップｎ６）、
これによって、ＰＷＭパルスを遅延したスイッチングパ
ルスの立ち下がりのタイミングでインバータ回路１の入
力電圧が０Ｖとされてスイッチングが行われ、ステップ
ｎ１に戻る。

【００５１】このように第１，第２の並列共振ＤＣリン
ク回路５，６によって、ＰＷＭパルスの立ち上がりまた
は立ち下がりを基準としてＰＷＭパルスのパルス幅に応
じた遅延時間だけ遅延させたタイミングで出力電圧をそ
れぞれ０Ｖにするとともに、両並列共振ＤＣリンク回路
５，６の出力電圧を切換選択してインバータ回路１に与
えるので、ＰＷＭパルスのパルス幅が狭くなっても、共
振動作が間に合わなくなって出力できなくなるといった
ことがなく、ＰＷＭパルスのパルス幅が狭い期間におい
ても出力を得ることが可能となり、出力電流の歪が改善
されることになり、また、高周波スイッチングにも対応
できることになる。

【００５２】上述の実施の形態では、第１，第２の並列
共振ＤＣリンク回路５，６によって、ＰＷＭパルスの立
ち上がりまたは立ち下がりを基準タイミングとして遅延
時間を可変したけれけども、本発明の他の実施の形態と
して、一方の並列共振ＤＣリンク回路は、遅延時間を従
来と同様に一定とし、他方のみ遅延時間を可変してもよ
い。

【００５３】上述の実施の形態では、ＰＷＭパルスの立
ち上がりおよび立ち下がりに対応させて二つの並列共振
ＤＣリンク回路５，６を設けたけれども、本発明の他の
実施の形態として、従来と同様に単一の並列共振ＤＣリ
ンク回路を設け、ＰＷＭパルスの立ち上がりからＰＷＭ
パルスのパルス幅に応じた遅延時間が経過したタイミン
グおよびＰＷＭパルスの立ち下がりからＰＷＭパルスの
パルス幅に応じた遅延時間が経過したタイミングでその
出力電圧をそれぞれ０Ｖとしてもよく、この場合には、
上述の実施の形態の切換回路が不要となる。

【００５４】上述の実施の形態では、ＰＷＭパルスのパ
ルス幅が、予め定めたパルス幅を越えたときには、遅延
時間を一定としたけれども、本発明の他の実施の形態と
して、ＰＷＭパルスのパルス幅が、前記予め定めたパル
ス幅を越えたときにも、遅延時間をパルス幅に応じて可
変させてもよい。

【００５５】この実施の形態では、並列共振ＤＣリンク
回路を二つ設けてそれらを切換選択したけれども、本発
明の他の実施の形態として、並列共振ＤＣリンク回路を
三つ以上設け、ＰＷＭパルスのパルス幅に基づいて、そ
れらのいずれかを切換選択するように構成してもよい。

【００５６】次に、上述の実施の形態のインバータを用
いたシステムの構成例を示す。

【００５７】図４は、図１の実施の形態のインバータを
備えた独立型の太陽光発電システムの構成図である。

【００５８】このシステムは、電力会社の電力系統とは
完全に分離しており、負荷１４に必要な電力をすべて供
給するものであり、太陽電池１５からの直流を昇圧回路
１６で昇圧し、図１のインバータに入力し、上述のよう
にして交流に変換してモータやヒータなどの負荷１４に
供給するものである。

【００５９】この太陽光発電システムによれば、負荷１
４が軽くなったり、あるいは、太陽電池１５の発電電力
が小さくなったような場合にも、上述のようにして出力
電流の歪が改善されて高調波の発生を低減できることに
なる。

【００６０】図５は、図１の実施の形態のインバータを
備えた系統連系型の太陽光発電システムの構成であり、
図４に対応する部分には、同一の参照符号を付す。

【００６１】このシステムは、配電線などの商用の電力
系統１７に接続されたシステムであり、太陽光発電シス
テムからの電力が不足したときに、不足分を電力系統１
７から補うことができるものである。

【００６２】このシステムにおいても、インバータの出
力電流の歪が改善されて高調波の発生を低減できること
になる。

【００６３】図６は、入力を太陽電池１５に代えて商用
電源１８としたインバータシステムの構成図であり、図
４に対応する部分には、同一の参照符号を付す。

【００６４】このシステムは、商用電源１８からの交流
を整流・平滑回路１９で直流に変換し、図１のインバー
タに入力し、上述のようにして交流に変換してモータや
ヒータなどの負荷１４に供給するものである。

【００６５】このシステムにおいても、インバータの出
力電流の歪が改善されて高調波の発生を低減できること
になる。

【００６６】また、本発明の他の実施の形態として、冷
房能力、暖房能力を負荷に応じて変えることができるイ
ンバータエアコンシステムやその他のシステムに適用し
てもよい。

【００６７】

【発明の効果】以上のように本発明によれば、原パルス
としてのＰＷＭパルスを基準タイミングとして該基準タ
イミングから遅延時間経過後にインバータ回路の入力電
圧をゼロ電圧にするゼロ電圧回路は、前記遅延時間を、
ＰＷＭパルスのパルス幅に基づいて可変するので、ＰＷ
Ｍパルスのパルス幅が狭くなったときには、インバータ
回路の出力が得られるようにゼロ電圧にするタイミング
をずらすことにより、従来のように共振動作が間に合わ
なくなって出力が得られないといったことがなくなり、
インバータ回路の出力電流の歪を改善できるとともに、
高周波スイッチングに対応できることになる。

【００６８】また、ゼロ電圧回路は、ＰＷＭパルスの立
ち上がりまたは立ち下がりのいずれかを基準タイミング
として出力電圧をそれぞれゼロ電圧にする複数のゼロ電
圧回路を備え、それらの出力電圧を切換選択してインバ
ータ回路に与えるようにしているので、単一のゼロ電圧
回路に比べて、ＰＷＭパルスのパルス幅が狭くなっても
確実に共振動作を間に合わせることができ、インバータ
回路の出力を得ることができる。

【００６９】さらに、本発明の太陽光発電システムによ
れば、ＰＷＭパルスのパルス幅が狭くなっても出力を得
ることができる本発明のインバータを備えているので、
軽負荷時や入力低下時などの出力電流の歪が改善されて
高調波の発生が低減される。

【図面の簡単な説明】

【図１】本発明の一つの実施の形態に係るインバータの
構成図である。

【図２】図１の実施の形態の動作説明に供するタイミン
グチャートである。

【図３】図１の実施の形態の動作説明に供するフローチ
ャートである。

【図４】本発明のインバータを用いた太陽光発電システ
ムの構成図である。

【図５】他の実施の形態に係る太陽光発電システムの構
成図である。

【図６】本発明のインバータを用いたシステムの構成図
である。

【図７】ゼロ電圧スイッチングＰＷＭインバータの構成
図である。

【図８】図７の並列共振ＤＣリンク回路の回路図であ
る。

【図９】図７のインバータ回路の回路図である。

【図１０】図７のインバータの問題点を説明するための
タイミングチャートである。

【図１１】図７のインバータの問題点を説明するための
タイミングチャートである。

【符号の説明】

１ インバータ回路 ２ 直流電源 ５，６ 並列共振ＤＣリンク回路
（ゼロ電圧回路） １０ パルス幅検出回路 １１ 立ち上がり、立ち下がり検
出回路 １２ 制御回路 １５ 太陽電池 １６ 昇圧回路

Claims (5)

【特許請求の範囲】
1. 【請求項１】 原パルスを遅延させた遅延パルスに基づ
   いてスイッチング動作して直流を交流に変換するインバ
   ータ回路と、前記原パルスを基準タイミングとして該基
   準タイミングから遅延時間経過後に前記インバータ回路
   の入力電圧をゼロ電圧にするゼロ電圧回路とを備え、 前記ゼロ電圧回路は、前記遅延時間を、前記原パルスの
   パルス幅に基づいて可変することを特徴とするインバー
   タ。
2. 【請求項２】 前記ゼロ電圧回路を複数備えるととも
   に、前記複数のゼロ電圧回路の出力を切換選択して前記
   インバータ回路に与える切換回路を備え、 各ゼロ電圧回路は、前記原パルスの立ち上がりまたは立
   ち下がりのいずれかを基準タイミングとして前記インバ
   ータ回路の入力電圧をそれぞれゼロ電圧にするものであ
   る請求項１記載のインバータ。
3. 【請求項３】 原パルスのパルス幅が、予め定めたパル
   ス幅以下であるときに、前記ゼロ電圧にするタイミング
   を可変するものである請求項１または２記載のインバー
   タ。
4. 【請求項４】 前記原パルスは、ＰＷＭパルスであっ
   て、前記ゼロ電圧回路は、共振現象を利用して前記イン
   バータ回路への出力電圧をゼロ電圧にする並列共振ＤＣ
   リンク回路である請求項１ないし３のいずれかに記載の
   インバータ。
5. 【請求項５】 太陽電池と、該太陽電池からの直流電力
   を交流電力に変換する前記請求項１ないし４のいずれか
   に記載のインバータとを備えることを特徴とする太陽光
   発電システム。