JPH10143297A

JPH10143297A - 電子回路内の電力消費を減少させる方法及びシステム

Info

Publication number: JPH10143297A
Application number: JP9265942A
Authority: JP
Inventors: Albert J Loper; アルバート・ジェイ・ローパー; Malik Suumuya; スームヤ・マリック
Original assignee: International Business Machines Corp
Current assignee: International Business Machines Corp
Priority date: 1996-10-04
Filing date: 1997-09-30
Publication date: 1998-05-29
Anticipated expiration: 2017-09-30
Also published as: CN1180184A; JP3048979B2; CN1095559C; SG64432A1

Abstract

(57)【要約】【課題】電子回路が、従来の技術に比較してより少な
い電力を消費する方法、及びシステムを提供する。【解決手段】フェッチ回路が第１の電力モードで動作
している間、フェッチ回路のサイクル毎にＮ個（ここで
ＮはＮ＞１の整数である）までの命令をメモリからフェ
ッチする。フェッチ回路が第２の電力モードで動作して
いる間、フェッチ回路のサイクル毎にＭ個（ここでＭは
Ｎ＞Ｍ＞０の整数である）までの命令をメモリからフェ
ッチする。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明申請は、概して電子回
路に関し、より詳細には、電子回路内の電力消費を減少
させる方法及びシステムに関する。

【０００２】

【従来の技術】近年、携帯用ラップトップ・コンピュー
タは、一般に広く使用されるようになった。このような
ラップトップ・コンピュータは、可搬性を増すために、
多くの場合バッテリにより電力供給される。バッテリに
より電力供給されるラップトップ・コンピュータは、コ
ンピュータのバッテリが再充電されるかまたは交換され
る前に、長時間バッテリ電力により作動することが好ま
しい。したがってバッテリを再充電するかまたは交換す
る前に、電子回路が動作する時間を長くするために、ラ
ップトップ・コンピュータの電子回路内の電力消費を減
少させることが重要である。このためにある種の従来の
技術では、特定の種類の動作を検知することがなく所定
の時間が経過したときに、電子回路への電力供給を止め
たり、あるいはクロック信号を止めたりしていた。この
ような従来の「タイマ」技術の欠点は、電子回路が動作
していないときでも、タイマの時間切れを待つ間、電子
回路が余分な電力を不必要に消費することである。

【０００３】

【発明が解決しようとする課題】したがって、従来技術
に比較してより少ない電力を電子回路に消費させる方
法、及びシステムの必要性が生じた。

【０００４】

【課題を解決するための手段】フェッチ回路が第１の電
力モードで動作している間、フェッチ回路のサイクル毎
にＮ個（ここでＮはＮ＞１の整数である）までの命令を
メモリからフェッチする。フェッチ回路が第２の電力モ
ードで動作している間、フェッチ回路のサイクル毎にＭ
個（ここでＭはＮ＞Ｍ＞０の整数である）までの命令を
メモリからフェッチする。この電子回路には、従来の技
術に比較して余分な電力消費を減少させる技術的利点が
ある。

【０００５】

【発明の実施の形態】本発明の実施例とその利点は、図
１〜図７を参照するとよく理解できる。図１は本実施例
に従った、情報処理用プロセッサ１０のシステムのブロ
ック図である。この実施例においてプロセッサ１０は、
単一の集積回路のスーパスカラ・マイクロプロセッサで
ある。したがって以降に説明するように、プロセッサ１
０には各種のユニット、レジスタ、バッファ、メモリ、
及びその他の部分が含まれ、これらのすべてが集積回路
により形成される。更にこの実施例においてプロセッサ
１０は、縮小命令セット・コンピューティング（「ＲＩ
ＳＣ」）技術に従って動作する。図１に示すようにシス
テム・バス１１は、プロセッサ１０のバス・インターフ
ェース・ユニット（「ＢＩＵ」）１２に接続される。Ｂ
ＩＵ１２は、プロセッサ１０とシステム・バス１１との
間の情報転送を制御する。

【０００６】ＢＩＵはプロセッサ１０の命令キャッシュ
１４、及びデータ・キャッシュ１６に接続されている。
命令キャッシュ１４は、シーケンサ・ユニット１８に命
令を出力する。命令キャッシュ１４からの上記の命令に
従って、シーケンサ・ユニット１８は、プロセッサ１０
の他の実行回路に選択的に命令を出力する。

【０００７】この実施例ではプロセッサ１０の実行回路
は、シーケンサ・ユニット１８に加えて複数の実行ユニ
ット、即ち分岐ユニット２０、固定小数点ユニット
（「ＦＸＵ」）２２、複合固定小数点ユニット（「ＣＦ
ＸＵ」）２６、ロード／ストア・ユニット（「ＬＳ
Ｕ」）２８、及び浮動小数点ユニット（「ＦＰＵ」）３
０を含む。ＦＸＵ２２、ＣＦＸＵ２６、及びＬＳＵ２８
は、自身の送信元オペランド情報を汎用アーキテクチャ
・レジスタ（「ＧＰＲ」）、及び固定小数点リネーム・
バッファ３４から入手する。更にＦＸＵ２２は、キャリ
ー・ビット（「ＣＡ」）レジスタ４２から「キャリー・
ビット」を入手する。ＦＸＵ２２、ＣＦＸＵ２６、及び
ＬＳＵ２８は、自身の動作の結果（宛先オペランド情
報）を、固定小数点リネーム・バッファ３４内の選択さ
れたエントリでの保管のために出力する。更にＣＦＸＵ
２６は、送信元オペランド情報及び宛先オペランド情報
を、特殊目的レジスタ（「ＳＰＲ」）４０との間で入出
力する。

【０００８】ＦＰＵ３０は、自身の送信元オペランド情
報を浮動小数点アーキテクチャ・レジスタ（「ＦＰ
Ｒ」）３６、及び浮動小数点リネーム・バッファ３８か
ら入手する。ＦＰＵ３０は、自身の動作の結果（宛先オ
ペランド情報）を、浮動小数点リネーム・バッファ３８
内の選択されたエントリでの記憶のために出力する。

【０００９】ＬＳＵ２８は、ロード命令に応答してデー
タ・キャッシュ１６から情報を入手し、リネーム・バッ
ファ３４及び３８の選択されたバッファにこの情報をコ
ピーする。この情報がデータ・キャッシュ１６に記憶さ
れてない場合は、データ・キャッシュ１６は、システム
・バス１１に接続されたシステム・メモリ３９から、Ｂ
ＩＵ１２及びシステム・バス１１を介してこの情報を入
手する。更にデータ・キャッシュ１６は、ＢＩＵ１２及
びシステム・バス１１を介して、データ・キャッシュ１
６からの情報をシステム１１に接続されたシステム・メ
モリ３９に出力できる。ＬＳＵは、ストア命令に従って
ＧＰＲ３２及びＦＰＲ３６の選択されたレジスタから情
報を入手し、データ・キャッシュ１６にこの情報をコピ
ーする。

【００１０】シーケンサ・ユニット１８は、ＧＰＲ３２
及びＦＰＲ３６との間で情報を入出力する。分岐ユニッ
ト２０は、シーケンサ・ユニット１８から命令及びプロ
セッサ１０の現在の状態を示す情報を入手する。分岐ユ
ニット２０は、これらの命令及び信号に応答して、プロ
セッサ１０が実行する命令のシーケンスを記憶する適切
なメモリ・アドレスを示す信号を、シーケンサ・ユニッ
ト１８に出力する。シーケンサ・ユニット１８は、分岐
ユニット２０からのこの信号に応答して、命令の指示さ
れたシーケンスを命令キャッシュ１４から入手する。１
つまたは複数のシーケンスの命令が命令キャッシュ１４
に記憶されていない場合は、命令キャッシュ１４は、シ
ステム・バス１１に接続されたシステム・メモリ３９か
ら、ＢＩＵ１２及びシステム・バス１１を介してこれら
の命令を入手する。

【００１１】シーケンサ・ユニット１８は、命令キャッ
シュ１４から入手した命令に従って、実行ユニット２
０、２２、２６、２８、及び３０の選択されたユニット
に命令を選択的にディスパッチする。各実行ユニット
は、特定のクラスの命令中の１つ、または複数の命令を
実施する。例えばＦＸＵ２２は加算、減算、ＡＮＤ演
算、ＯＲ演算、及びＸＯＲ演算などの、ソース・オペラ
ンド上の第１のクラスの固定小数点数学演算を実施す
る。ＣＦＸＵ２６は固定小数点の乗算、及び除算など
の、ソース・オペランド上の第２のクラスに固定小数点
演算を実施する。ＦＰＵ３０は浮動小数点の乗算及び除
算などの、ソース・オペランド上の浮動小数点演算を実
施する。

【００１２】情報が、リネーム・バッファ３４の選択さ
れた１つに記憶されるとき、この情報は、選択されたリ
ネーム・バッファが割り振られる命令が指定する記憶場
所（例えばＧＰＲ３２またはＣＡレジスタ４２の１つ）
に関連付けられる。リネーム・バッファ３４の選択され
た１つに記憶される情報は、シーケンサ・ユニット１８
からの信号に応答して、ＧＰＲ３２（またはＣＡレジス
タ４２）の関連する１つにコピーされる。シーケンサ・
ユニット１８は、リネーム・バッファ３４の選択された
１つに記憶された情報の上記コピーを、この情報を生成
した命令の「完了」に応答して送信する。このようなコ
ピー送信は「ライトバック（ｗｒｉｔｅｂａｃｋ）」と
呼ばれる。

【００１３】情報が、リネーム・バッファ３８の選択さ
れた１つに記憶されたとき、この情報は、ＦＰＲ３６の
１つに関連付けられる。リネーム・バッファ３８の選択
された１つに記憶された情報は、シーケンサ・ユニット
１８からの信号に応答して、ＦＰＲ３６の関連する１つ
にコピーが送信される。シーケンサ・ユニット１８は、
リネーム・バッファ３８の選択された１つに記憶された
情報の上記コピーを、この情報を生成した命令の「完
了」に応答して送信する。

【００１４】プロセッサ１０は、実行ユニット２０、２
２、２６、２８、及び３０のいくつかにおいて、複数の
命令を同時に処理することによって高性能を達成する。
したがって各命令は、複数のステージから成る１シーケ
ンスとして処理され、各ステージは他の命令のステージ
と並列に実施できる。このような技術は「パイプライン
処理」と呼ばれる。この実施例では命令は、通常６ステ
ージ、即ちフェッチ、デコード、ディスパッチ、実行、
完了、及びライトバックとして処理される。

【００１５】フェッチ・ステージではシーケンサ・ユニ
ット１８は、命令のシーケンスを記憶している１つまた
は複数のメモリ・アドレスから、１つまたは複数の命令
を（命令キャッシュ１４から）選択的に入手する。これ
らの命令のシーケンスについては、分岐ユニット２０及
びシーケンサ・ユニット１８に関係付けて上記で詳しく
説明した。

【００１６】デコード・ステージでは、シーケンサ・ユ
ニット１８が２つまでのフェッチされた命令をデコード
する。

【００１７】ディスパッチ・ステージではシーケンサ・
ユニット１８は、ディスパッチされる命令の結果（宛先
オペランド情報）用のリネーム・バッファ・エントリを
予約した後、実行ユニット２０、２２、２６、２８、及
び３０の（デコード・ステージでのデコードに応答し
て）選択されたユニットに、２つまでのデコードされた
命令を選択的にディスパッチする。ディスパッチ・ステ
ージでは、オペランド情報が、ディスパッチされる命令
用に選択された実行ユニットに供給される。プロセッサ
１０は、命令がプログラムされたシーケンス順に命令を
ディスパッチする。

【００１８】実行ステージでは実行ユニットが、ディス
パッチされた命令を実行し、上記で説明したように、リ
ネーム・バッファ３４及びリネーム・バッファ３８中の
選択されたエントリでの記憶のために、命令実行の結果
（宛先オペランド情報）を出力する。このようにしてプ
ロセッサ１０は、命令がプログラムされた順に関係なく
命令を実行できる。

【００１９】完了ステージでは、シーケンサ・ユニット
１８が命令の「完了」を示す。プロセッサ１０は、命令
がプログラムされた順に命令を「完了」させる。

【００２０】ライトバック・ステージでは、シーケンサ
・ユニット１８は、リネーム・バッファ３４及び３８か
らの情報のコピーをそれぞれＧＰＲ３２及びＦＰＲ３６
に送る。シーケンサ・ユニット１８は、選択されたリネ
ーム・バッファに記憶されていた情報のコピーを送る。
同様に特定の命令のライトバック・ステージでは、プロ
セッサ１０はこの特定の命令に従って、自身のアーキテ
クチャ上の状態を更新する。プロセッサ１０は、それぞ
れの命令のライトバック・ステージを、命令がプログラ
ムされた順で処理する。プロセッサ１０は、各命令の完
了ステージとライトバック・ステージとを、指定された
状況で都合よく結合する。

【００２１】この実施例においては各命令は、命令処理
の各ステージを完了させるために１マシン・サイクルを
必要とする。しかしある種の命令（例えばＣＦＸＵ２６
によって実行される複合固定小数点命令）は、２マシン
・サイクル以上を必要とすることもある。したがって特
定の１つの命令の実行と、これに先立ついくつかの命令
の完了に必要な時間の変動に反応する完了ステージとの
間に、不定の遅延が発生する可能性がある。

【００２２】プロセッサ１０は、５つの電力モードにし
たがって動作する。これらの５つの電力消費モードの内
の４つは、「節電」モード動作である。マシン状態レジ
スタ（「ＭＳＲ」）、及びハードウェア実装レジスタ中
の制御ビットの状態に応答して、これらの５つの電力消
費モードが、選択的にイネーブルにされたり、ディスエ
ーブルにされたりする。これらのレジスタはＳＰＲ４０
に配置される。したがって、ＳＰＲ４０に送られる移動
命令を実行するＣＦＸＵ２６に応答して、制御ビットが
設定されたり、消去されたりする。５つの電力消費モー
ドは全電力（Ｆｕｌｌ−ｐｏｗｅｒ）、ドーズ（Ｄｏｚ
ｅ）、ナップ（Ｎａｐ）、スリープ（Ｓｌｅｅｐ）、及
び当実施例の重要な特徴である「特別（Ｓｐｅｃｉａ
ｌ）」モードである。各モードを以下に説明する。

【００２３】１．全電力モード。全電力モードは、プロ
セッサ１０のデフォルトの電力消費モードである。全電
力モードでは、プロセッサ１０は完全に電力供給され、
それぞれのユニットは、プロセッサ１０のプロセッサ・
クロック速度で動作する。プロセッサ１０は更に、選択
的にイネーブルまたはディスエーブルにできる動的電力
管理モードを実行する。動的電力管理モードがイネーブ
ルにされている場合は、プロセッサ１０内の使用されて
ないユニットは、パフォーマンス、ソフトウェア実行、
または外部ハードウェア回路に影響することなく、自動
的に低電力消費状態になる。

【００２４】上記の動的電力管理モード、ならびに全電
力、ドーズ、ナップ、及びスリープの電力消費モード
は、ＩＢＭＭｉｃｒｏｅｌｅｃｔｒｏｎｉｃｓＤｉ
ｖｉｓｉｏｎ、ＨｏｐｅｗｅｌｌＪｕｎｃｔｉｏｎ、
ＮｅｗＹｏｒｋ、電話１−８００−ＰｏｗｅｒＰＣ発
行の書籍、主題「ＰｏｗｅｒＰＣ６０３ｅＲＩＳＣ
ＭｉｃｒｏｐｒｏｃｅｓｓｏｒＵｓｅｒ’ｓＭａｎ
ｕａｌ」により詳しく説明されている。更に動的電力管
理モードは、米国特許第５，４２０，８０８号に説明さ
れている。本実施例ではプロセッサ１０は、ＩＢＭＭ
ｉｃｒｏｅｌｅｃｔｒｏｎｉｃｓＤｉｖｉｓｉｏｎ、
ＨｏｐｅｗｅｌｌＪｕｎｃｔｉｏｎ、ＮｅｗＹｏｒ
ｋから入手できるＰｏｗｅｒＰＣ６０３ｅＲＩＳＣ
マイクロプロセッサの拡張バージョンである。プロセ
ッサ１０が「特別」電力モードを実行する点で、プロセ
ッサ１０は、ＰｏｗｅｒＰＣ６０３ｅＲＩＳＣマ
イクロプロセッサに対して拡張されている。したがって
「特別」電力モードは、本実施例の重要な特徴である。

【００２５】２．ドーズ・モード。ドーズ・モードで
は、ＢＩＵ１２のバス・スヌーピング論理回路、プロセ
ッサ１０のタイム・ベース／減分レジスタ（図１には示
されていない）、及びプロセッサ１０の位相ロック・ル
ープ（「ＰＬＬ」、図１には示されていない）を除くプ
ロセッサ１０のすべてのユニットが、ディスエーブルに
される。ドーズ・モードではプロセッサ１０のＰＬＬ
は、完全に電力供給される状態を維持しており、依然と
してシステム・バス１１の外部システム・クロックに同
期されており、プロセッサ１０のわずか２、３のクロッ
ク・サイクル内に、全電力モードへのすべての復帰が行
われる。

【００２６】プロセッサ１０は、割り込み線ＩＮＴの有
効化（ａｓｓｅｒｔｉｏｎ）による外部非同期割り込み
に応答して、ドーズ・モードから全電力に戻る。したが
ってＩＮＴは、プロセッサ１０に論理１の状態の信号を
供給する。同様にプロセッサ１０は、システム管理割り
込み線ＳＭＩの有効化によるシステム管理割り込みに応
答して、ドーズ・モードから全電力モードに戻る。した
がってＳＭＩは、プロセッサ１０に論理１の状態の信号
を供給する。更にプロセッサ１０は、減分回路例外事
項、ハード・リセットまたはソフト・リセット、もしく
はマシン・チェック入力に応答して、ドーズ・モードか
ら全電力モードに戻る。

【００２７】ハード・リセットは、電圧供給ノードＶｄ
ｄのロー（ｌｏｗ）電圧（例えば０ボルト）から参照電
圧ノードＧＮＤを基準にした所定の電圧（例えば２．５
ボルト）への切り換えに応答して発生する。図１〜図６
では、図の明瞭化のためにプロセッサ１０内部のＩＮ
Ｔ、ＳＭＩ、Ｖｄｄ、及びＧＮＤから種々の回路への接
続のすべては示されてないことに注意されたい。プロセ
ッサ１０は、ソフト・リセットに応答していかなる節電
モードからも全電力モードに戻る。ソフト・リセットに
おいては、ＳＰＲ４０に送られる適切な移動命令を実行
するＣＦＸＵ２６に応答して、制御ビットが設定及び
（または）消去される。この場合このような移動命令
は、命令のソフトウェア・リセット・シーケンスの一部
である。

【００２８】３．ナップ・モード。ナップ・モードはド
ーズ・モードに比較して、ＢＩＵ１２のバス・スヌーピ
ング論理回路をディスエーブルにすることにより、プロ
セッサ１０の電力消費を更に減少させる。したがってナ
ップ・モードでは、プロセッサ１０のＰＬＬ及びタイム
・ベース／減分レジスタのみが、全電力状態に維持され
る。プロセッサ１０は、割り込み線ＩＮＴの有効化によ
る外部非同期割り込み、システム管理割り込み、減分回
路例外事項、ハード・リセットまたはソフト・リセッ
ト、もしくはマシン・チェック入力に応答して、ナップ
・モードから全電力モードに戻る。ドーズ・モードから
の戻りと同じように、ナップ・モードから全電力モード
へのいかなる復帰も、プロセッサ１０のわずか２、３ク
ロック・サイクル内に行われる。

【００２９】４．スリープ・モード。スリープ・モード
では、プロセッサ１０のすべてのユニットをディスエー
ブルにし、その後プロセッサ１０外の論理回路が、ＰＬ
Ｌ及び外部システム・クロックをディスエーブルにする
ことができ、電力消費をほとんど最小に減らすことがで
きる。プロセッサ１０は、ＰＬＬ及び外部システム・ク
ロックの双方が再びイネーブルにされ、その後、ＰＬＬ
が外部システム・クロックに同期するための適切な最短
時間が経過し、更に続いて割り込み線ＩＮＴの有効化、
システム管理割り込み、減分回路例外事項、ハード・リ
セットまたはソフト・リセット、もしくはマシン・チェ
ック入力が発生することに応答して、スリープ・モード
から全電力モードに戻る。

【００３０】５．「特別」電力モード。本実施例の重要
な特徴として、プロセッサ１０は（１）ハードウェア事
象、または（２）ソフトウェア事象のいずれかに応答し
て、「特別」電力モードに入る。本実施例ではこのハー
ドウェア事象は、変換器４１がＨＰＳ（ハードウェア事
象、節電、「特別」電力モード）線上に論理１の状態の
信号を出力するときに発生する。同様にソフトウェア事
象は、ＳＰＲ４０がＳＰＳ（ソフトウェア事象、節電、
「特別」電力モード）線上に論理１の状態の信号を出力
するときに発生する。ＳＰＲ４０は、ＳＰＲ４０の「Ｈ
ＩＤＯ」レジスタの所定ビットに送られる適切な「特殊
目的レジスタへの移動（ＭＴＳＰＲ）」命令を実行する
ＣＦＸＵ２６に応答して、この信号をＳＰＳ上に出力す
る。

【００３１】変換器４１には、プロセッサ１０を形成す
る集積回路の相対温度を検知する温度センサが含まれて
いる。ハードウェア事象は、限界値温度を超えた相対温
度を検知する（変換器４１の）温度センサに応答して発
生する（即ち変換器４１がＨＰＳ上に論理１の状態の信
号を出力する）。本実施例においては限界値温度は、全
電力モードで動作するプロセッサ１０の最高の安全な温
度として、事前に選択される。したがってプロセッサ１
０の温度が、全電力モードで動作するプロセッサ１０の
最高の安全な温度を超える場合は、全電力モードでプロ
セッサ１０を継続して動作させると、プロセッサ１０に
損傷が生じる可能性がある。都合がよいことにこのよう
な損傷は、プロセッサ１０がこのハードウェア事象に応
答して「特別」電力モードの動作に入ることにより、実
質的に避けられる。

【００３２】プロセッサ１０が、ハードウェア事象に応
答して「特別」電力モードに入った場合、プロセッサ１
０は、自身の単一のサイクル間にフェッチされる最大の
命令数を減少させ、その結果図２、図３に関連付けて以
降に更に説明するように、プロセッサ１０のサイクル当
たりにディスパッチされる命令はより少なくなる。この
ようにして、それぞれの実行ユニットが使用されてない
ときが多くなり、その結果、都合がよいことに動的電力
管理モード（米国特許第５，４２０，８０８号に説明さ
れている）の低電力状態がより容易に起動される。更に
プロセッサ１０が、ハードウェア事象に応答して「特
別」電力モードに入った場合、プロセッサ１０は、図５
に関連させて以降に更に説明するように、ＬＳＵ２８の
動作を変更する。

【００３３】上記と比較して、プロセッサ１０がソフト
ウェア事象に応答して「特別」電力モードに入った場合
は、プロセッサ１０は、（ａ）図２及び図３に関連付け
て以降に更に説明するように、プロセッサ１０の単一サ
イクル間にフェッチされる命令の最大数を減少させ、
（ｂ）図５に関連付けて以降に更に説明するように、Ｌ
ＳＵ２８の動作を変更し、（ｃ）図６に関連付けて以降
に更に説明するように、命令キャッシュ１４及びデータ
・キャッシュ１６内でこれらのキャッシュの「ウェイ
（ｗａｙ）」数を減少させることにより、電力消費を減
少させる。

【００３４】プロセッサ１０は、論理１状態のＳＰＳ及
びＨＰＳのいずれに対しても、これらに応答して「特
別」電力モードから全電力モードに戻ることはない。更
にプロセッサ１０が、ソフトウェア事象にのみ応答して
（即ち、ＳＰＳが論理１の状態であり、一方ＨＰＳが論
理０の状態である）「特別」電力モードに入った場合、
プロセッサ１０は更に、（１）ＩＮＴの有効化による外
部非同期割り込み、（２）ハード・リセットまたはソフ
ト・リセット、もしくは（３）マシン・チェック入力に
応答して、（「特別」電力モードから）全電力モードに
戻る。代替の実施例では、プロセッサ１０がソフトウェ
ア事象にのみ応答して「特別」電力モードに入った場
合、プロセッサ１０は更に、ＳＭＩの有効化によるシス
テム管理割り込みに応答して、（「特別」電力モードか
ら）全電力モードに戻る。このような代替実施例では、
プロセッサ１０がＩＮＴの有効化に応答して全電力モー
ドに戻る方法と類似の方法で、プロセッサ１０は、ＳＭ
Ｉの有効化に応答して全電力モードに戻る。

【００３５】更にもう１つの代替実施例では、プロセッ
サ１０はまた減分回路例外事項に応答して、全電力モー
ドに戻る。ＳＰＲ４０は、プロセッサ・クロック信号
（図の明瞭化のために図１には示されていない）に応答
して計数を減分する回路を含む。減分回路例外事項は、
値が０に減分された計数に応答して生成される。

【００３６】図１は命令キャッシュ１４、データ・キャ
ッシュ１６、シーケンサ・ユニット１８、及びＬＳＵ２
８のそれぞれに接続される単一のＳＰＳ線を示す。同様
に図１は命令キャッシュ１４、データ・キャッシュ１
６、シーケンサ・ユニット１８、及びＬＳＵ２８のそれ
ぞれに接続される単一のＨＰＳ線を示す。更に同様に図
１は命令キャッシュ１４、データ・キャッシュ１６、シ
ーケンサ・ユニット１８、及びＬＳＵ２８のそれぞれに
接続される単一のＩＮＴ線を示す。

【００３７】図２はシーケンサ・ユニット１８のブロッ
ク図である。上記のように、フェッチ・ステージでプロ
セッサ１０が、（したがってフェッチ論理回路７１も）
全電力モードで動作している場合は、フェッチ論理回路
７１は、命令キャッシュ１４から（プロセッサ１０、及
びそれに伴ったフェッチ論理回路７１のサイクル当た
り）最多で２つまでの命令を選択的に要求し、これらの
命令を命令バッファ７０に保管する。したがってプロセ
ッサ１０の特定のサイクル間に、シーケンサ・ユニット
１８は命令キャッシュ１４から可変数（０から２の範
囲）の命令を要求し、この可変数は、命令バッファ７０
に保管できる追加の命令数に依存する（即ち、命令バッ
ファ７０中の使用可能なバッファ数に依存する）。

【００３８】デコード・ステージでプロセッサ１０が、
（したがってデコード論理回路７２も）全電力モードで
動作している場合、デコード論理回路７２は、命令バッ
ファ７０から（プロセッサ１０、及びそれに伴ったデコ
ード論理回路７２のサイクル当たり）最多で２つまでの
フェッチされた命令を選択的に入手し、これらをデコー
ドする。したがってプロセッサ１０の特定のサイクル間
に、デコード論理回路７２は、命令バッファ７０から可
変数（０から２の範囲）の命令を入手し、これらをデコ
ードする。この可変数は、この特定のサイクル間に、デ
ィスパッチ論理回路７４がディスパッチする命令数に依
存する。

【００３９】ディスパッチ・ステージでプロセッサ１０
が、（したがってディスパッチ論理回路７４も）全電力
モードで動作している場合、ディスパッチ論理回路７４
は、実行ユニット２０、２２、２６、２８、及び３０の
中の（デコード・ステージ中のデコーディングに応答し
て）選択されたユニットに、（プロセッサ１０、及びそ
れに伴ったディスパッチ論理回路７４のサイクル当た
り）最多で２つまでのデコードされた命令を選択的ディ
スパッチする。したがってプロセッサ１０の特定のサイ
クル間に、ディスパッチ論理回路７４は、可変数（０か
ら２の範囲）のデコードされた命令を実行ユニットにデ
ィスパッチし、この可変数は、命令が実行される実行ユ
ニットに保管できる追加の命令数に依存する（例えば実
行ユニット中で使用できる予約ステーション数に依存す
る。）

【００４０】本実施例において、上記に比較してプロセ
ッサ１０が「特別」電力モードで動作している場合は、
フェッチ論理回路７１は（ＳＰＳ、ＨＰＳ、及びＩＮＴ
の論理状態に応答して）命令キャッシュ１４から、プロ
セッサ１０のサイクル当たり最多で（２つの命令ではな
く）１つの命令を要求し、命令バッファ７０にこの１つ
の命令を保管する。このようにして、（ａ）デコード論
理回路７２は、プロセッサ１０のサイクル当たり命令バ
ッファ７０から（平均で）約１つのフェッチされた命令
を入手してこれをデコードし、（ｂ）ディスパッチ論理
回路７４は、（プロセッサ１０のサイクル当たり平均
で）約１つの命令を実行ユニット２０、２２、２６、２
８、及び３０の選択されたユニットにディスパッチし、
（ｃ）完了論理回路８０は、プロセッサ１０のサイクル
当たり（平均で）約１つの命令の「完了」（下記に詳細
に説明する）を示す。したがって実行ユニットは、（全
電力モードに比べて）使用されてないときがより多くな
り、その結果、動的電力管理モード（米国特許第５，４
２０，８０８号に説明あり）の低電力状態が、都合よく
より容易に起動される。

【００４１】代替の実施例では、プロセッサ１０が「特
別」電力モードで動作している場合は、ディスパッチ論
理回路７４は、（ＳＰＳ、ＨＰＳ、及びＩＮＴの論理状
態に応答して）プロセッサ１０のサイクル当たり最多で
（２つの命令ではなく）１つの命令を、実行ユニット２
０、２２、２６、２８、及び３０の選択されたユニット
にディスパッチし、この代替実施例の技術は、プロセッ
サ１０の単一のサイクル間にフェッチされる最多の命令
数を減少させる本実施例に変わるものであり、更に本実
施例に付加することもできる。したがって図２では、フ
ェッチ論理回路７１及びディスパッチ論理回路７４の双
方に接続されるＳＰＳ、ＨＰＳ、及びＩＮＴを示す。

【００４２】図３は命令バッファ７０のブロック図を示
す。命令バッファ７０はＩ０命令、及びＩ１命令をディ
スパッチ・バッファ５６のバッファＩ０、及びバッファ
Ｉ１のそれぞれに保管する。本実施例ではプロセッサ１
０の１サイクルに応答して、Ｉ０命令のみがデコード論
理回路７２（図２参照）にディスパッチされるか、Ｉ０
命令及びＩ１命令の双方が一緒にデコード論理回路７２
にディスパッチされるか、またはＩ１命令のみがデコー
ド論理回路７２にディスパッチされるかのいずれかであ
る。バッファＩ０及びバッファＩ１の内容は、配線５５
ａ及び配線５５ｂのそれぞれを介して、デコード論理回
路７２に出力される。

【００４３】本実施例において命令バッファ７０は、プ
ロセッサ１０の単一サイクル間に６４ビットのバス５０
を介して、２つまでの３２ビット命令を並列に命令キャ
ッシュ１４から入手できる。Ｉ０命令及びＩ１命令の双
方が、一緒にデコード論理回路７２にディスパッチされ
ると、命令バッファ７０は以前に保管されたいずれの命
令であっても、命令バッファ５４ａ、５４ｂからバッフ
ァＩ０、Ｉ１のそれぞれに転送する。この状況では命令
バッファ７０はまた、以前に保管されたいずれの命令で
あっても、命令バッファ５２ａ、５２ｂから命令バッフ
ァ５４ａ、５４ｂのそれぞれに転送する。更にこのよう
な状況で、プロセッサ１０が全電力モードで動作してい
る場合、命令バッファ７０は６４ビットのバス５０を介
して、２つまでの３２ビット命令を命令キャッシュ１４
から入手し、これらの命令を最初の使用可能な（即ち、
すでに命令を保管してない空の）バッファの組に保管す
る。このバッファの組は、バッファＩ０から始まって
（ａ）Ｉ０及びＩ１、（ｂ）５４ｂ及び５４ａ、（ｃ）
５２ｂ及び５２ａのいずれかである。

【００４４】Ｉ０命令が、単独にデコード論理回路７２
にディスパッチされたことに応答して、命令バッファ７
０は、以前に保管されたいずれの命令であってもバッフ
ァＩ１からバッファＩ０に転送する。この状況で命令バ
ッファ７０はまた、以前に保管されたいずれの命令であ
っても、命令バッファ５４ａからバッファＩ１に、命令
バッファ５４ｂから命令バッファ５４ａに、命令バッフ
ァ５２ａから命令バッファ５４ｂに、更に命令バッファ
５２ｂから命令バッファ５２ａに転送する。更にこの状
況で命令バッファ７０は、６４ビットのバス５０を介し
て単一の３２ビット命令を命令キャッシュ１４から入手
し、この命令を最初の使用可能なバッファ、即ちバッフ
ァＩ０から始まるバッファＩ０、Ｉ１、５４ｂ、５４
ａ、５２ｂ、及び５２ａのいずれかに保管する。

【００４５】プロセッサ１０が全電力モードで動作して
いる場合は、命令バッファ７０は、プロセッサ１０の単
一のサイクル間に６４ビットのバス５０を介して、２つ
までの３２ビット命令を並列に命令キャッシュ１４から
入手できる。このようにして、例えば命令キャッシュ１
４が４ウェイのセット・アソシアティブ・キャッシュで
あるとすれば、命令キャッシュ１４の少なくとも２５６
のセンス増幅器（６４ビット／ウェイ×４ウェイ×１セ
ンス増幅器／ビット）が、プロセッサ１０のこの単一の
サイクル間にアクティブである。これらのセンス増幅器
のアクティブ化は、プロセッサ１０の平均電力消費に寄
与する。

【００４６】プロセッサ１０が、上記と比べて「特別」
電力モードで動作している場合は、命令バッファ７０
は、プロセッサ１０の単一のサイクル間に６４ビットの
バス５０を介して、単一の３２ビット命令を命令キャッ
シュ１４から入手できる。この場合には、命令キャッシ
ュ１４の例えば１２８のセンス増幅器（３２ビット／ウ
ェイ×４ウェイ×１センス増幅器／ビット）が、プロセ
ッサ１０の各サイクル間にアクティブである（一方で命
令キャッシュ１４の残る１２８のセンス増幅器は、使用
不可状態である）。２５６のセンス増幅器（全電力モー
ド）の代わりに、１２８のみのセンス増幅器（「特別」
電力モード）をアクティブにすることによって、都合よ
くプロセッサ１０の平均電力消費が減少し、これはプロ
セッサ１０のサイクル当たりで、これらのセンス増幅器
の１／２のみがアクティブにされるからである。

【００４７】プロセッサ１０がソフトウェア事象に応答
して「特別」電力モードに入る場合は、更に電力消費の
減少が可能になり、その理由は、図６に関連付けて以降
に更に説明するように、この状況ではプロセッサ１０
は、命令キャッシュ１４及びデータ・キャッシュ１６内
のウェイ数を減少させるからである。プロセッサ１０
が、命令キャッシュ１４内のウェイ数をソフトウェア事
象に応答して、４ウェイの代わりに例えば２ウェイに減
らす場合は、プロセッサ１０が「特別」電力モードで動
作しているときの、プロセッサ１０の上記２サイクルの
それぞれの間に、命令キャッシュ１４の６４のセンス増
幅器（３２ビット／ウェイ×２ウェイ×１センス増幅器
／ビット）がアクティブである（一方で命令キャッシュ
１４の残る１９２のセンス増幅器は、使用不可状態であ
る）。プロセッサ１０が、ソフトウェア事象に応答して
「特別」電力モードに入った場合は、２５６のセンス増
幅器（全電力モード）の代わりに、６４のみのセンス増
幅器をアクティブにすることによって、都合よくプロセ
ッサ１０の平均電力消費が減少し、その理由は、プロセ
ッサ１０のサイクル当たりで、これらのセンス増幅器の
１／４のみがアクティブにされるからである。

【００４８】図４は、本実施例のシーケンサ・ユニット
１８のリオーダ・バッファ（ｒｅｏｒｄｅｒｂｕｆｆ
ｅｒ）７６を概念的に示したものである。図４に示すよ
うにリオーダ・バッファ７６は、バッファ番号０から４
としてそれぞれラベルを付けられた５つのエントリを持
つ。各エントリは５つの主要なフィールドを持ち、それ
らは「命令タイプ」フィールド、「ＧＰＲ宛先数」フィ
ールド、「ＦＰＲ宛先数」フィールド、「終了」フィー
ルド、及び「例外」フィールドである。

【００４９】ここで図２も参照すると、ディスパッチ論
理回路７４が、命令を実行ユニットにディスパッチする
ときに、シーケンサ・ユニット１８は、このディスパッ
チされた命令をリオーダ・バッファ７６内の関連するエ
ントリに割り当てる。シーケンサ・ユニット１８は、先
入れ先出しベース及び回転法で、リオーダ・バッファ７
６中のエントリをディスパッチされた命令に割り当てる
（または「関連付ける」）。つまりシーケンサ・ユニッ
ト１８は、エントリ０を割り当て、続いて順にエントリ
１〜４を割り当て、そこで再びエントリ０を割り当て
る。ディスパッチされた命令が、リオーダ・バッファ７
６内の関連エントリに割り当てられるとき、ディスパッ
チ論理回路７４は、リオーダ・バッファ７６中の関連エ
ントリの種々のフィールド、及びサブフィールド中での
保管のために、ディスパッチされた命令に関する情報を
出力する。

【００５０】例として図４のエントリ１では、リオーダ
・バッファ７６は、命令がＦＸＵ２２にディスパッチさ
れたことを示している。本実施例の他の特徴としてエン
トリ１は更に、ディスパッチされた命令が１つのＧＰＲ
宛先レジスタを持ち（「ＧＰＲ宛先数」＝１が示すよう
に）、ゼロ個のＦＰＲ宛先レジスタを持ち（「ＦＰＲ宛
先数」＝０が示すように）、現在まだ終了しておらず
（「終了」＝０が示すように）、更に現時点ではまだ例
外を発生させてない（「例外」＝０が示すように）こと
を示す。

【００５１】実行ユニットがディスパッチされた命令を
実行するとき、実行ユニットは、リオーダ・バッファ７
６内のこの命令に関連するエントリを変更する。更に詳
細には、ディスパッチされた命令の実行の終了に応答し
て、実行ユニットはエントリの「終了」フィールドを変
更する（「終了」＝１のように）。実行ユニットが、デ
ィスパッチされた命令の実行中に「例外」に遭遇した場
合には、実行ユニットはエントリの「例外」フィールド
を変更する（「例外」＝１のように）。

【００５２】図４は、割り振りポインタ１７３及び完了
ポインタ１７５を示す。プロセッサ１０は、リオーダ・
バッファ７６からの読み出し、及びこのバッファへの書
き込みを制御するために、これらのポインタを維持す
る。プロセッサ１０は、リオーダ・バッファのエントリ
が特定の命令に割り振られる（または「関連付けられ
る」）か否かを示すために、割り振りポインタ１７３を
維持する。図４に示すように割り振りポインタ１７３
は、リオーダ・バッファ・エントリ３を指し、これによ
ってリオーダ・バッファ・エントリ３が、命令に割り振
ることができる次のリオーダ・バッファ・エントリであ
ることを示している。

【００５３】プロセッサ１０は完了ポインタ１７５も維
持し、（特定の命令に以前に割り振られたリオーダ・バ
ッファ・エントリに対して）この特定の命令が次の条件
を満足するか否かを示す。条件１−命令をディスパッチされた実行ユニットが、命
令実行を終了させた。条件２−命令処理のいかなるステージに関しても、例外
に遭遇しなかった。条件３−以前にディスパッチされた命令のいずれもが、
上記条件１及び条件２を満足している。

【００５４】図４に示すように完了ポインタ１７５は、
リオーダ・バッファのエントリ１を指し、これによりリ
オーダ・バッファのエントリ１は、前記条件１、２、及
び３を満たすことが可能な次のリオーダ・バッファ・エ
ントリであることを示している。したがって「有効な」
リオーダ・バッファ・エントリは、完了ポインタ１７５
が指すリオーダ・バッファ・エントリとして定義でき、
更にこのエントリの後にあり、割り振りポインタ１７３
が指すリオーダ・バッファ・エントリの前にあるリオー
ダ・バッファ・エントリとして定義できる。

【００５５】図２を再度参照するとリオーダ・バッファ
７６のエントリは、シーケンサ・ユニット１８の完了論
理回路８０、及び例外論理回路８２によって読み取られ
る。リオーダ・バッファ７６の「例外」フィールドに応
答して、例外論理回路８２は、ディスパッチされた命令
の実行中に遭遇した例外を処理する。完了論理回路８０
は、リオーダ・バッファの「終了」フィールド、及び
「例外フィールド」に反応し、ディスパッチ論理回路７
４及びリオーダ・バッファ７６に信号を出力する。完了
論理回路８０はこれらの信号を介して、命令がプログラ
ムされた順で命令の「完了」を示す。完了論理回路８０
は、命令が次の条件を満たす場合に命令の「完了」を示
す。条件１−命令をディスパッチされた実行ユニットが、命
令の実行を終了した（リオーダ・バッファ７６内のこの
命令に関連するエントリ内で、「終了」＝１となるよう
に）。条件２−命令のプロセスのいかなるステージに関して
も、例外に遭遇しなかった（リオーダ・バッファ７６内
のこの命令に関連するエントリ内で「例外」＝０となる
ように）。条件３−以前にディスパッチされたいかなる命令も、条
件１及び条件２を満たす。

【００５６】ディスパッチ論理回路７４は、リオーダ・
バッファ７６中の情報に応答して、ディスパッチすべき
追加命令の適切な数を決定する。

【００５７】図５は、浮動小数点リネーム・バッファ３
８を概念的に示したものである。リネーム・バッファ３
８は図５に示すように、バッファ番号０から３としてそ
れぞれラベルが付けられている４つのリネーム・バッフ
ァを含む。シーケンサ・ユニット１８は、リネーム・バ
ッファ番号０〜３を先入れ先出しベース、及び回転法で
ディスパッチされた命令に割り振る（または「関連付け
る」）。したがってシーケンサ・ユニット１８は、先ず
リネーム・バッファ番号０を割り振り、次にリネーム・
バッファ番号１〜３を順に割り振り、ここで再びリネー
ム・バッファ番号０を割り振る。

【００５８】図５を参照するとリネーム・バッファ２
は、ディスパッチ論理回路７４（図２を参照）がディス
パッチした命令用の宛先オペランド情報を保管するため
に、割り振られる。図５は割り振りポインタ１８０、ラ
イトバック・ポインタ１８２、及び完了ポインタ１８４
を示す。プロセッサ１０は、リネーム・バッファ３８か
らの読み取り、及びこのバッファへの書き込みを制御す
るために、これらのポインタを維持する。プロセッサ１
０は、リネーム・バッファが特定の命令に割り振られて
いるか否かを示すために、割り振りポインタ１８０を維
持する。割り振りポインタ１８０は、図５に示すように
リネーム・バッファ３を指し、これによりリネーム・バ
ッファ３が、命令の割り振りのために使用できる次のリ
ネーム・バッファであることを示している。

【００５９】プロセッサ１０は、特定の命令に以前割り
振られたリネーム・バッファが、他の命令の再割り振り
のために使用可能であるか否かを示すために、更にライ
トバック・ポインタ１８２を維持する。ライトバック・
ポインタ１８２は、図５に示すようにリネーム・バッフ
ァ２を指し、これによりリネーム・バッファ２が、プロ
セッサ１０が（図５のリネーム・バッファの「情報」フ
ィールドに保管されている）宛先オペランド情報を、
（図５のリネーム・バッファの「レジスタ番号」フィー
ルドに指定されている）ＦＰＲ３６の１つにコピーする
ために取り出す次のリネーム・バッファであることを示
す。

【００６０】したがってプロセッサ１０が、特定の命令
の結果（宛先オペランド情報）をアーキテクチャ・レジ
スタ内で保管するために、リネーム・バッファからコピ
ーしたことに応答して、プロセッサ１０は、この特定の
命令に以前に割り振られたリネーム・バッファを通り越
して、ライトバック・ポインタ１８２を進める。このよ
うにして、プロセッサ１０が、特定の命令の結果（宛先
オペランド情報）をアーキテクチャ・レジスタにコピー
するまで、プロセッサ１０は、この結果を保管するため
に割り振られるリネーム・バッファを予約する。

【００６１】プロセッサ１０は、特定の命令に以前に割
り振られたリネーム・バッファに対して、この特定の命
令が次の条件を満足するか否かを示す完了ポインタ１８
４も維持する。条件１−命令をディスパッチされた実行ユニットが、命
令の実行を終了した。条件２−命令のプロセスのいかなるステージに関して
も、例外に遭遇しなかった。条件３−以前にディスパッチされた命令のいずれもが、
条件１及び条件２を満足する。

【００６２】完了ポインタ１８４は、図５に示すように
リネーム・バッファ２を指し、これによりリネーム・バ
ッファ２が条件１、２、及び３を満たすことができる次
のリネーム・バッファであることを示している。本実施
例では、命令の結果が、リネーム・バッファからコピー
されてアーキテクチャ・レジスタに保管されるか否かに
関係なく、プロセッサ１０は完了ポインタ１８４を維持
する。

【００６３】したがって「リネーム・エントリ」は、完
了ポインタ１８４が指すリネーム・バッファとして定義
でき、更にこのバッファの後にあり、割り振りポインタ
１８０が指すリネーム・バッファの前にあるリネーム・
バッファとして定義できる。「ライトバック・エント
リ」は、ライトバック・ポインタ１８２が指すリネーム
・バッファとして定義でき、更にこのバッファの後にあ
り、完了ポインタ１８４が指すリネーム・バッファの前
にあるリネーム・バッファとして定義できる。ライトバ
ック・エントリは、「完了した」命令であって、しかし
これらの命令の結果が、例えばアーキテクチャ・レジス
タへの書き込みポートが使用できないために、リネーム
・バッファからアーキテクチャ・レジスタにコピーされ
てない、命令の結果を保管する。

【００６４】ライトバック・エントリは、概念的にはリ
ネーム・エントリとアーキテクチャ・レジスタとの間に
位置する。完了ステージでライトバック・ポートが使用
できる場合には、都合のよいことに、命令の結果はライ
トバック・エントリをバイパスし、アーキテクチャ・レ
ジスタに直接書き込める。更にプロセッサ１０は、リネ
ーム・エントリと同様に、ライトバック・エントリを操
作し、実行ユニットが、実行ユニットに出力される情報
に関連づけられたアーキテクチャ・レジスタを指定する
命令を実行するときに、実行ユニットに情報を出力す
る。

【００６５】ＦＰＵ３０は、単精度（即ち３２ビット）
オペランド、及び倍精度（即ち６４ビット）オペランド
の双方に対して、完成にＩＥＥＥ７５４を遵守してい
る。したがって倍精度オペランドをサポートするために
は、図５の各リネーム・バッファの「情報」フィールド
は、６４ビット幅である。ここで図１も参照すると、プ
ロセッサ１０が全電力モードで動作している場合は、Ｌ
ＳＵ２８は（ＬＳＵ２８がＦＲＰ３６に送られる「ロー
ド」命令を実行する結果）６４ビットの情報を、プロセ
ッサ１０の単一のサイクル（即ちサイクル当たり６４ビ
ットの情報）の間に、データ・キャッシュ１６から（リ
ネーム・バッファ３８の）単一のリネーム・バッファの
「情報」フィールドにロードする。このようにして、例
えばデータ・キャッシュ１６が、４ウェイのセット・ア
ソシアティブ・キャッシュであれば、プロセッサ１０の
この単一サイクルの間に、データ・キャッシュ１６の少
なくとも２５６のセンス増幅器（６４ビット／ウェイ×
４ウェイ×１センス増幅器／ビット）がアクティブであ
る。これらのセンス増幅器のアクティブ化は、プロセッ
サ１０の平均電力消費に寄与する。

【００６６】プロセッサ１０が、上記と比較して「特
別」電力モードで動作している場合は、ＬＳＵ２８は
（ＬＳＵ２８がＦＰＲ３６に送られる「ロード」命令を
実行する結果）６４ビットの情報を、プロセッサ１０の
２サイクル（即ちサイクル当たり３２ビットの情報）の
間に、データ・キャッシュ１６から（リネーム・バッフ
ァ３８の）単一のリネーム・バッファの「情報」フィー
ルドにロードする。このようにして、データ・キャッシ
ュ１６の例えば１２８のセンス増幅器（３２ビット／ウ
ェイ×４ウェイ×１センス増幅器／ビット）が、プロセ
ッサ１０のこれらの２サイクルのそれぞれの間にアクテ
ィブであり、一方でデータ・キャッシュ１６の残りの１
２８のセンス増幅器が、使用不可状態である。２５６の
センス増幅器（全電力モード）の代わりに、１２８のセ
ンス増幅器（「特別」電力モード）だけをアクティブに
することによって、都合よくプロセッサ１０の平均電力
消費が減少し、これは、プロセッサ１０のサイクル当た
り、これらのセンス増幅器の１／２のみがアクティブに
されるからである。

【００６７】プロセッサ１０がソフトウェア事象に応答
して「特別」電力モードに入る場合は、更なる電力消費
減少が達成されるが、その理由は、図６に関して以下に
更に説明するように、この状況ではプロセッサ１０が、
命令キャッシュ１４及びデータ・キャッシュ１６内のウ
ェイ数を減少させるからである。プロセッサ１０がソフ
トウェア事象に応答して、データ・キャッシュ１６内の
ウェイ数を例えば４ウェイの代わりに２ウェイに減らす
場合は、プロセッサ１０が「特別」電力モードで動作し
ている間のプロセッサ１０の上記２サイクルの各サイク
ルの間、データ・キャッシュ１６の６４のセンス増幅器
（３２ビット／ウェイ×２ウェイ×１センス増幅器／ビ
ット）がアクティブである（一方でデータ・キャッシュ
１６の残りの１９２のセンス増幅器が使用不可状態であ
る）。プロセッサ１０が、ソフトウェア事象に応答して
「特別」電力モードに入っている場合は、２５６のセン
ス増幅器（全電力モード）の代わりに、６４のセンス増
幅器のみをアクティブにすることによって、都合よくプ
ロセッサ１０の平均電力消費が減少し、これはプロセッ
サ１０のサイクル当たり、これらのセンス増幅器の１／
４のみがアクティブにされるからである。

【００６８】図６は命令キャッシュ１４のブロック図を
示す。図６の命令キャッシュ１４は、同じようなデータ
・キャッシュ１６を代表する。命令キャッシュ１４及び
データ・キャッシュ１６のそれぞれは、１６Ｋバイトの
４ウェイセット・アソシアティブ・キャッシュである。
命令キャッシュ１４及びデータ・キャッシュ１６は、物
理（即ち「実」）アドレスに従ってアドレスされる。

【００６９】したがって図６には制御論理回路１００が
示され、この制御論理回路には、有効アドレスを物理ア
ドレスに変換するためのメモリ管理ユニット（「ＭＭ
Ｕ」）が含まれる。有効アドレスは、例えばシーケンサ
・ユニット１８のフェッチ論理回路７１（図２参照）か
ら受信する。本実施例では有効アドレスのビット２₀か
ら２₁₁は、関連する物理アドレスへの変換では変更され
ず、したがって有効アドレスのビット２₀から２₁₁は、
関連する物理アドレスのビット２₀から２₁₁と同じディ
ジタルの論理値をもつ。

【００７０】命令キャッシュ１４及びデータ・キャッシ
ュ１６のそれぞれは、図６に示すように、１２８の合同
なクラス（即ちセット）に論理的に配置されている。命
令キャッシュ１４において例えば各上記セットは、それ
ぞれ命令キャッシュ１４内に４ラインの事前に割り当て
られた関連グループ（即ち４ウェイであるブロック０〜
３）をもつ。各ラインはそれぞれのアドレス・タグ、そ
れぞれの状態ビット（例えば「有効」ビット）、及びそ
れぞれの８ワードの情報のグループを保管できる。各ワ
ードは４バイト（即ち３２ビット）をもつ。

【００７１】このようにしてセット０のブロック３は、
ＡｄｄｒｅｓｓＴａｇ₀₃、状態ビットＳｔａｔｅ₀₃、
及びワードＷ₀₃₀からＷ₀₃₇を保管できる。同様に各セッ
トｘのブロックｙは、ＡｄｄｒｅｓｓＴａｇ_xy、状態
ビットＳｔａｔｅ_xy、及びワードＷ_xyoからＷ_xy7を保管
でき、ここでｘは０から１２７の範囲の可変整数のセッ
ト番号であり、ｙは０から３の範囲の可変整数のブロッ
ク番号である。

【００７２】各セットは、物理アドレス・ビット２₅か
ら２₁₁によって指定される。例えば各セットは複数アド
レスを含み、これらのアドレスのすべてが、同じ７つの
物理アドレス・ビット２₅から２₁₁を共有する。したが
っていずれの一瞬間においても、命令キャッシュ１４
は、特定のセットｘに属する４つまでの物理アドレスに
対する情報を保管し、これらのアドレスは、命令キャッ
シュ１４内のセットｘに関連する４ラインのグループに
保管されるＡｄｄｒｅｓｓＴａｇ_xoからＡｄｄｒｅｓ
ｓＴａｇ_x3によって指定される。

【００７３】例えば、（ａ）命令キャッシュ１４はセッ
ト０のブロック０に、最初のアドレス・ビット２₁₂から
２₃₁を含むＡｄｄｒｅｓｓＴａｇ₀₀を保管でき、
（ｂ）命令キャッシュ１４はセット０のブロック１に、
第２のアドレス・ビット２₁₂から２₃₁を含むＡｄｄｒｅ
ｓｓＴａｇ₀₁を保管でき、（ｃ)命令キャッシュ１４
はセット０のブロック２に、第３のアドレス・ビット２
₁₂から２₃₁を含むＡｄｄｒｅｓｓＴａｇ₀₂を保管で
き、更に（ｄ）命令キャッシュ１４はセット０のブロッ
ク３に、第４のアドレス・ビット２₁₂から２₃₁を含むＡ
ｄｄｒｅｓｓＴａｇ₀₃を保管できる。このように各Ａ
ｄｄｒｅｓｓＴａｇ_xyは２０ビットをもつ。

【００７４】図７は、図６の命令キャッシュ１４のセン
ス増幅回路の構造を示す電気回路図であり、全体を参照
番号１２１で示す。センス増幅回路１２１は、図６のセ
ンス増幅器１０４、１０６、１０８_a〜１０８_hを代表す
るセンス増幅回路である。したがって各Ａｄｄｒｅｓｓ
Ｔａｇ_xyが２０ビットをもつので、センス増幅器１０
４は８０個のセンス増幅回路（ブロック０〜ブロック３
の４つに対してそれぞれ２０個のセンス増幅回路）を含
み、各増幅回路は、本質的に回路１２１と同じである。

【００７５】同様に各ワードＷ_xyz（ここでｚは０〜７
までの整数のワード番号）は３２ビットを持ち、各セン
ス増幅器１０８_aから１０８_hが、それぞれ１２８個のセ
ンス増幅回路（ブロック０〜ブロック３の４つに対して
それぞれ３２個のセンス増幅回路）のグループを含み、
各増幅回路は本質的に回路１２１と同じであり、したが
ってセンス増幅器１０８_aから１０８_hは合計１０２４個
のセンス増幅回路（ワード０〜ワード７の８つに対して
それぞれ１２８個のセンス増幅回路）を含む。同じよう
に、センス増幅器１０６内のセンス増幅回路数は、Ｓｔ
ａｔｅ_xy当たりのビット数の４倍に等しく、これらのセ
ンス増幅回路のそれぞれは、本質的に回路１２１と同じ
である。

【００７６】各２０ビットのＡｄｄｒｅｓｓＴａｇ_xy
は、それぞれの２０個のダイナミック・ランダム・アク
セス・メモリ（「ＤＲＡＭ」）セルのグループを含み、
各ＤＲＡＭセルは、それぞれのディジタル情報の単一ビ
ットを保管できる。同様に各３２ビットのワードＷ_xyz
は、それぞれの３２個のＤＲＡＭセルのグループを含
み、各ＤＲＡＭセルは、それぞれのディジタル情報の単
一ビットを保管できる。同じように、各Ｓｔａｔｅ_xyの
ＤＲＡＭセル数は、Ｓｔａｔｅ_xy当たりのビット数に等
しい。

【００７７】センス増幅器１０４の８０個のセンス増幅
回路は、（１）ＡｄｄｒｅｓｓＴａｇ_x0（ｘはセット
番号）として示されている１２８セット中の２０個の各
ＤＲＡＭセルが、それぞれセンス増幅器１０４の第１の
グループの２０個のセンス増幅回路に結合され、（２）
ＡｄｄｒｅｓｓＴａｇ_x1として示されている１２８セ
ット中の２０個の各ＤＲＡＭセルが、それぞれセンス増
幅器１０４の第２のグループの２０個のセンス増幅回路
に結合され、（３）ＡｄｄｒｅｓｓＴａｇ_x2として示
される１２８セット中の２０個の各ＤＲＡＭセルが、そ
れぞれセンス増幅器１０４の第３のグループの２０個の
センス増幅回路に結合され、（４）ＡｄｄｒｅｓｓＴ
ａｇ_x3として示される１２８セット中の２０個の各ＤＲ
ＡＭセルが、それぞれセンス増幅器１０４の第４のグル
ープの２０個のセンス増幅回路に結合されるように構成
される。

【００７８】したがってセンス増幅器１０４の各センス
増幅回路は、ＡｄｄｒｅｓｓＴａｇ_xyのビット２_q用
のディジタル情報を保管するそれぞれの１ファミリの１
２８個のＤＲＡＭセルに結合され、ここで、（ａ）ｑは
一定（即ち、ファミリのすべてのＤＲＡＭセルに共通）
の０〜１９までのビット番号であり、（ｂ）ｘは可変
（即ち、ファミリのすべてのＤＲＡＭセルに対して異な
る）の０〜１２７までのセット番号であり、（ｃ）ｙは
０から３までの一定のブロック番号である。

【００７９】図７に示すように各センス増幅回路（回路
１２１）は、イネーブル線をもつ。図６を参照するとイ
ネーブル線１０２は、合計４本のアドレス・タグ・イネ
ーブル線（４ブロック×１本のアドレス・タグ・イネー
ブル線／ブロック）を含む。このアドレス・タグ・イネ
ーブル線のそれぞれは、制御論理回路１００からセンス
増幅器１０４の４グループのそれぞれの１つに接続さ
れ、そこでそれぞれのグループは、ＡｄｄｒｅｓｓＴ
ａｇ_xy用のディジタル情報を保管する１ファミリのＤＲ
ＡＭセルに結合されており、ここで、（ａ）ｘは０から
１２７までの可変のセット番号であり、（ｂ）ｙは０か
ら３までの一定のブロック番号である。

【００８０】センス増幅器１０８_aから１０８_hの１０２
４個のセンス増幅器は、（１）Ｗ_x0 _zとして示されてい
る１２８セット中の２５６個の各ＤＲＡＭセルが、セン
ス増幅器１０８_aから１０８_hの第１のグループの２５６
個のセンス増幅回路を介して、それぞれバス１２０_a経
由でマルチプレクサ１１４_aに結合され、（２）Ｗ_x1zと
して示されている１２８セット中の２５６個の各ＤＲＡ
Ｍセルが、センス増幅器１０８_aから１０８_hの第２のグ
ループの２５６個のセンス増幅回路を介して、それぞれ
バス１２０_b経由でマルチプレクサ１１４_bに結合され、
（３）Ｗ_x2zとして示されている１２８セット中の２５
６個の各ＤＲＡＭセルが、センス増幅器１０８_aから１
０８_hの第３のグループの２５６個のセンス増幅回路を
介して、それぞれバス１２０_c経由でマルチプレクサ１
１４_cに結合され、更に（４）Ｗ_x3zとして示されている
１２８セット中の２５６個の各ＤＲＡＭセルが、センス
増幅器１０８_aから１０８_hの第４のグループの２５６個
のセンス増幅回路を介して、それぞれバス１２０_d経由
でマルチプレクサ１１４_dに結合されるように構成され
る。

【００８１】したがってセンス増幅器１０８_a〜１０８_h
の各センス増幅回路は、ワードＷ_xy _zのビット２_q用のデ
ィジタル情報を保管するそれぞれの１ファミリの１２８
個のＤＲＡＭセルに結合され、ここで（ａ）ｑは０から
３１までの一定のビット番号、（ｂ）ｘは０から１２７
までの可変のセット番号、（ｃ）ｙは０から３までの一
定のブロック番号、更に（ｄ）ｚは０から７までの一定
のワード番号である。

【００８２】イネーブル線１０２は、合計３２本のワー
ド・イネーブル線（４ブロック×８ワード／ブロック×
１ワード・イネーブル線／ワード）を含む。このワード
・イネーブル線のそれぞれは、制御論理回路１００から
センス増幅器１０８_a〜１０８_hの４つのグループのそれ
ぞれのサブグループに接続され、そこで各サブグループ
は、ワードＷ_xyz用のディジタル情報を保管する１ファ
ミリのＤＲＡＭセルに結合され、ここで、（ａ）ｘは０
から１２７までの可変のセット番号、（ｂ）ｙは０から
３までの一定のブロック番号、更に（ｃ）ｚは０から７
までの一定のワード番号である。

【００８３】同様にセンス増幅器１０６は、（１）Ｓｔ
ａｔｅ_xo（ｘはセット番号）として示されている１２８
セット中のＤＲＡＭセルのそれぞれが、センス増幅器１
０６の第１のグループのセンス増幅回路に結合され、
（２）Ｓｔａｔｅ_x1として示されている１２８セット中
のＤＲＡＭセルのそれぞれが、センス増幅器１０６の第
２のグループのセンス増幅回路に結合され、（３）Ｓｔ
ａｔｅ_x2として示されている１２８セット中のＤＲＡＭ
セルのそれぞれが、センス増幅器１０６の第３のグルー
プのセンス増幅回路に結合され、更に（４）Ｓｔａｔｅ
_x3として示されている１２８セット中のＤＲＡＭセルの
それぞれが、センス増幅器１０６の第４のグループのセ
ンス増幅回路に結合されるように構成される。

【００８４】したがってセンス増幅器１０６の各センス
増幅回路は、Ｓｔａｔｅ_xyのビット２_q用のディジタル
情報を保管するそれぞれの１ファミリの１２８個のＤＲ
ＡＭセルに結合され、ここで、（ａ）ｑは一定のビット
番号、（ｂ）ｘは０から１２７までの可変のセット番
号、更に（ｃ）ｙは０から３までの一定のブロック番号
である。

【００８５】イネーブル線１０２は、合計で４本の状態
イネーブル線（４ブロック×１状態イネーブル線／ブロ
ック）を含む。この状態イネーブル線のそれぞれは、制
御論理回路１００からセンス増幅器１０６の４グループ
のそれぞれの１つに接続され、そこでそれぞれのグルー
プは、Ｓｔａｔｅ_xy用のディジタル情報を保管する１フ
ァミリのＤＲＡＭセルに結合され、ここで（ａ）ｘは０
から１２７までの可変のセット番号であり、（ｂ）ｙは
０から３までの一定のブロック番号である。

【００８６】図７を参照すると各センス増幅回路（回路
１２１）には、１２８個の結合されたＤＲＡＭセルの１
つから配線Ｄ及びＤを介して作動電圧が入力されてい
る。ここで前記の１つのＤＲＡＭセルは、セット番号に
従って（即ち、前記のようにアドレス・ビット２₅から
２₁₁に従って）制御論理回路１００から制御線１２４に
出力される論理状態に応答して選択される。イネーブル
が論理１の状態をもつ場合は、回路１２１がアクティブ
にされ、それ以外の場合は、回路１２１はアクティブに
されない。回路１２１がアクティブでない場合は、プロ
セッサ１０の電力消費は少なく、出力ノードＯＵＴは、
高インピーダンス状態にある。回路１２１がアクティブ
にされている間に、ＤがＤより高い電圧をもつ場合は、
ＯＵＴはＶｄｄに実質的に等しい電圧（即ち論理１状
態）をもつ。これと比較して、回路１２１がアクティブ
にされている間に、ＤがＤより低い電圧をもつ場合は、
ＯＵＴはＧＮＤに実質的に等しい電圧（即ち論理０の状
態）をもつ。

【００８７】バス１１０を介して、アドレス・タグ情報
が、制御論理回路１００とＡｄｄｒｅｓｓＴａｇ_xyと
の間を転送され、状態情報が、制御論理回路１００とＳ
ｔａｔｅ_xyとの間を転送される。バス１１６、１１８及
び１２０_aから１２０_dを介して、命令情報（またはデー
タ・キャッシュ１６の場合はデータ情報）が制御論理回
路１００とＷ_xyzとの間を転送される。

【００８８】例としての命令フェッチ動作では、制御論
理回路１００は、シーケンサ・ユニット１８から有効ア
ドレスを受信する。制御論理回路１００は、前記のよう
に受信した有効アドレス・ビット２₅から２₁₁従って特
定のセットｘを決定し、制御論理回路１００はセットｘ
のブロック０〜ブロック３から情報を入手する。更に詳
細には、制御論理回路１００は、バス１１０を介して４
つのアドレス・タグ、ＡｄｄｒｅｓｓＴａｇ_x0、Ａｄ
ｄｒｅｓｓＴａｇ_x1、ＡｄｄｒｅｓｓＴａｇ_x2、及
びＡｄｄｒｅｓｓＴａｇ_x3を読み取り、更にそれらの
タグそれぞれの４つの状態、Ｓｔａｔｅ_x0、Ｓｔａｔｅ
_x1、Ｓｔａｔｅ_x2、及びＳｔａｔｅ_x3を読み取る。

【００８９】更に制御論理回路１００は、受信した有効
アドレスのビット２₃及び２₄を、制御線１２２を介して
マルチプレクサ１１４_a〜１１４_dに出力する。マルチプ
レクサ１１４_aは、制御線１２２の論理状態に応答し
て、セットｘのブロック０から選択したダブル・ワード
をバス１１８に出力する。例えば選択したダブル・ワー
ドは、（ａ）Ｗ_x00及びＷ_x01として示されているＤＲＡ
Ｍセル、（ｂ）Ｗ_x02及びＷ_x03で示されているＤＲＡＭ
セル、（ｃ）Ｗ_x04及びＷ_x05で示されているＤＲＡＭセ
ル、または（ｄ）Ｗ_x06及びＷ_x07で示されているＤＲＡ
Ｍセルのいずれかからのものである。

【００９０】同様に制御線１２２の論理状態に応答し
て、マルチプレクサ１１４_bは、セットｘのブロック１
から選択されたダブル・ワードをバス１１８に出力し、
マルチプレクサ１１４_cは、セットｘのブロック２から
選択されたダブル・ワードをバス１１８に出力し、更に
マルチプレクサ１１４_dは、セットｘのブロック３から
選択されたダブル・ワードをバス１１８に出力する。マ
ルチプレクサ１１２は、バス１１８を介してマルチプレ
クサ１１４_a〜１１４_dから４つのダブル・ワードのすべ
てを受信する。

【００９１】制御論理回路１００のＭＭＵは、受信した
友好アドレスを特定の物理アドレスに変換する。制御論
理回路１００は、特定の物理アドレスのビット２₁₂から
２₃₁を、バス１１０から来るすべての有効なＡｄｄｒｅ
ｓｓＴａｇ_xyと比較する。ＡｄｄｒｅｓｓＴａｇ_xy
の有効性は、ＡｄｄｒｅｓｓＴａｇ_xyに付随するＳｔ
ａｔｅ_xy中の「有効」ビットのディジタル論理値が示
す。このような比較の結果、特定の物理アドレスのビッ
ト２₁₂から２₃₁が、いずれかの有効なＡｄｄｒｅｓｓ
ｔａｇ_xyと一致した場合は、制御論理回路１００は、制
御線１２６を介して適切な制御信号をマルチプレクサ１
１２に出力する。その結果マルチプレクサ１１２は、バ
ス１１６を介して制御論理回路１００に、（ａ）Ａｄｄ
ｒｅｓｓｔａｇ_x0と一致したのであれば、マルチプレク
サ１１４_aからのダブル・ワード、（ｂ）Ａｄｄｒｅｓ
ｓＴａｇ_x1と一致したのであれば、マルチプレクサ１
１４_bからのダブル・ワード、（ｃ）Ａｄｄｒｅｓｓ
Ｔａｇ_x2と一致したのであれば、マルチプレクサ１１４
_cからのダブル・ワード、または（ｄ）Ａｄｄｒｅｓｓ
Ｔａｇ_x3と一致したのであれば、マルチプレクサ１１
４_dからのダブル・ワードのいずれかを出力する。

【００９２】したがって制御論理回路１００は、マルチ
プレクサ１１２からダブル・ワードを入手する。プロセ
ッサ１０が全電力モードで動作している場合は、制御論
理回路１００は、前記の実例としての命令フェッチ動作
の一部として、ダブル・ワードをマルチプレクサ１１２
からシーケンサ・ユニット１８に出力する。

【００９３】上記と比較して、プロセッサ１０が「特
別」電力モードで動作している場合は、制御論理回路１
００は、単一のワード（即ちダブル・ワードの半分）の
みをマルチプレクサ１１２からシーケンサ・ユニット１
８に出力する。制御論理回路１００は、有効アドレスの
ビット２₂に従って単一のワードを選択する。これは、
プロセッサ１０が「特別」電力モードで動作している場
合は、プロセッサ１０の単一サイクルの間に、命令バッ
ファ７０（図３参照）が６４ビットのバス５０を介し
て、命令キャッシュ１４から（２つまでの３２ビット命
令の代わりに）単一の３２ビット命令のみを入手できる
からである。

【００９４】「特別」電力モードでは制御論理回路１０
０は、イネーブル線１０２上に適切な信号を出力し、そ
の結果、センス増幅器１０８_aから１０８_hの選択された
サブグループのみがアクティブにされ、センス増幅器１
０８_aから１０８_hの選択されなかったサブグループは、
使用不可状態となる。選択されたサブグループは、ワー
ドＷ_xyz用のディジタル情報を保管しているＤＲＡＭセ
ルに結合されているサブグループであり、ここで（ａ）
ｘは０から１２７までの可変のセット番号であり、
（ｂ）ｙは０から３までの一定のブロック番号であり、
（ｃ）ｚは有効なアドレス・ビット２₂から２₄に従って
選択された０から７までの一定のワード番号である。こ
のようにしてプロセッサ１０は、プロセッサ１０のサイ
クル当たり、命令キャッシュ１４の（全電力モードに比
較して）少ないセンス増幅回路をアクティブにする。こ
れによって命令キャッシュ１４の平均電力消費（したが
ってプロセッサ１０の平均電力消費）が減少する。

【００９５】プロセッサ１０が、ソフトウェア事象（即
ちＳＰＳが論理１状態をもつ）に応答して「特別」電力
モードに入った場合は、更に電力消費が減る。その理由
は、この状況では制御論理回路１００は、命令キャッシ
ュ内のウェイ数を４ウェイの代わりに２ウェイに減らす
からである。したがってプロセッサ１０が「特別」電力
モードで動作している間に、制御論理回路１００は、
（ａ）ＡｄｄｒｅｓｓＴａｇ_x2及びＡｄｄｒｅｓｓＴ
ａｇ_x3が、それぞれＳｔａｔｅ_x2及びＳｔａｔｅ_x3中の
「有効」ビットのディジタル論理値が示すように、有効
ではなく、（ｂ）Ａｄｄｒｅｓｓｔａｇ_x0及びＡｄｄ
ｒｅｓｓＴａｇ_x1のみが、それぞれＳｔａｔｅ_x0及び
Ｓｔａｔｅ_x1中の「有効」ビットのディジタル論理値が
示すように、有効にされていることが確実な状況で動作
する。

【００９６】したがってこの状況での命令フェッチ動作
では、２５６のセンス増幅器（２ワード／ウェイ×４バ
イト／ワード×８ビット／バイト×４ウェイ×１センス
増幅器／ビット）の代わりに、６４のセンス増幅器（１
ワード／ウェイ×４バイト／ワード×８ビット／バイト
×２ウェイ×１センス増幅器／ビット）がアクティブに
され、これは図２及び図３に関連させて前記で詳しく説
明した通りである。これにより都合よく、命令キャッシ
ュ１４の平均電力消費（したがってプロセッサ１０の平
均電力消費）が顕著に減少する。

【００９７】同様にプロセッサ１０が、ソフトウェア事
象に応答して「特別」電力モードに入った場合は、プロ
セッサ１０は、データ・キャッシュ１６内のウェイ数を
４ウェイの代わりに２ウェイに減らす。したがって、こ
の状況でのＬＳＵ２８の浮動小数点ロード動作では、６
４のセンス増幅器（１ワード／ウェイ×４バイト／ワー
ド×８ビット／バイト×２ウェイ×１センス増幅器／ビ
ット）が、２５６のセンス増幅器（２ワード／ウェイ×
４バイト／ワード×８ビット／バイト×４ウェイ×１セ
ンス増幅器／ビット）の代わりにアクティブにされ、こ
れは図５に関連させて前記で詳しく説明した通りであ
る。これにより都合よく、データ・キャッシュ１６の平
均電力消費（したがってプロセッサ１０の平均電力消
費）が顕著に減少する。

【００９８】前記のソフトウェア事象は、ＳＰＳが論理
０の状態から論理１の状態に移行した瞬間に発生する。
ＳＰＲ４０の「ＨＩＤ０」レジスタの所定のビットに向
けて、ＣＦＸＵ２６が最初のＭＴＳＰＲ命令を実行する
ときに、ＳＰＳが論理１状態に移行する。最初のＭＴＳ
ＰＲ命令は、ＳＰＳの論理１状態を指定する。

【００９９】プロセッサ１０内の回路の複雑さを減少さ
せるために、最初のＭＴＳＰＲ命令の直前に、ソフトウ
ェアが「同期化（ＳＹＮＣ）」命令を指定し、その直後
に「命令同期化（ＩＳＹＮＣ）」命令を指定することが
有用である。最初のＭＴＳＰＲ命令の直後に、ソフトウ
ェアがもう１つのＩＳＹＮＣ命令を指定することは有用
である。

【０１００】直ぐ前で説明したようにプロセッサ１０
が、ソフトウェア事象（即ちＳＰＳが論理１の状態をも
つ）に応答して「特別」電力モードに入った場合は、プ
ロセッサ１０は、命令キャッシュ１４及びデータ・キャ
ッシュ１６内のウェイ数を、４ウェイの代わりに２ウェ
イに減らす。したがって最初のＭＴＳＰＲ命令に先行す
るＳＹＮＣ命令の直前に、ソフトウェアが「データ・キ
ャッシュ・ブロック・フラッシュ（ＤＣＢＦ）」命令、
及び「命令キャッシュ・ブロック無効化（ＩＣＢＩ）」
命令を指定することが重要である。

【０１０１】同様に、ＳＰＲ４０の「ＨＩＤ０」レジス
タの所定のビットに向けて、ＣＦＸＵ２６が第２のＭＴ
ＳＰＲ命令を実行するときに、ＳＰＳは論理０に移行す
る。第２のＭＴＳＰＲ命令は、ＳＰＳの論理０の状態を
指定する。第２のＭＴＳＰＲ命令の直前に、ソフトウェ
アがＳＹＮＣ命令を指定し、その直後にＩＳＹＮＣ命令
を指定することは有用である。第２のＭＴＳＰＲの直後
に、ソフトウェアがもう１つのＩＳＹＮＣ命令を指定す
ることは有用である。

【０１０２】前記のＤＣＢＦ命令は有効アドレスを指定
する。データ・キャッシュ１６内のいずれかのライン
が、有効アドレスに存在する情報（例えばデータ）を保
管する場合は、プロセッサ１０は、ＤＣＢＦ命令に従っ
て、Ｓｔａｔｅ_xy中のこのラインの有効ビットを消去す
ることによって、このラインを無効化する。この無効化
されたラインが、（有効アドレスに従って変換された）
同じ物理アドレスにあるメモリ３９（図１参照）に保管
された旧バージョンの情報に対応するものとして、プロ
セッサ１０によって既に変更されている情報を保管して
いる場合は、プロセッサ１０は、更にＤＣＢＦ命令に応
答して、変更された情報をデータ・キャッシュ１６から
メモり３９内の同じ物理アドレスにコピーすることによ
って、メモリ３９を更新する。ＳＰＳが論理１に移行す
る前に、データ・キャッシュ１６内の１２８個すべての
セットのブロック２、及びブロック３内のすべてのライ
ンが確実に無効化されるように、ソフトウェアが十分な
ＤＣＢＦ命令を指定することが重要である。

【０１０３】ＩＣＢＩ命令は有効アドレスを指定する。
命令キャッシュ１４内のいずれかのラインが、有効アド
レスに情報（例えば命令）を保管する場合は、プロセッ
サ１０は、ＩＣＢＩ命令に従って、Ｓｔａｔｅ_xy内のこ
のラインの「有効」ビットを消去することによって、こ
のラインを無効化する。ＳＰＳが論理１に移行する前
に、命令キャッシュ１４内の１２８個すべてのセットの
ブロック２、及びブロック３内のすべてのラインが確実
に無効化されるように、ソフトウェアが十分なＩＣＢＩ
命令を指定することが重要である。

【０１０４】ＳＹＮＣ命令は、プロセッサ１０が実行す
るすべての命令の実行に対して、順序づけ機能を提供す
る。プロセッサ１０が、ＳＹＮＣ命令を実行する際に、
次の命令（即ち実行用命令のプログラムされた順序内
で、ＳＹＮＣ命令に続く命令）のいずれかを実行する前
に、プロセッサは、「タッチ・ロード」操作及び命令フ
ェッチを除くすべての以前の命令（即ち実行用命令のプ
ログラムされた順序内で、ＳＹＮＣ命令の前にある命
令）が、少なくともそれ以降に例外を引き起こすことが
ない段階まで完了していることを確認する。

【０１０５】プロセッサ１０がＳＹＮＣ命令の実行を完
了したとき、（メモリ３９をアクセスする他のすべての
方法に関して）プロセッサ１０は、このＳＹＮＣ命令の
前にプロセッサ１０が開始したすべての外部アクセスを
実行し終わっている。プロセッサ１０は、更に以前の命
令に従って開始されたすべての自身のロード・キャッシ
ュ／バス活動、及びストア・キャッシュ／バス活動を完
了させている。プロセッサ１０は、すべての以前の「デ
ータ・キャッシュ・ブロック・タッチ（ＤＣＢＴ）」、
及び「保管用データ・キャッシュ・ブロック・タッチ
（ＤＣＢＴＦＳ）」命令が、少なくともアドレス変換を
完了するまで、ＳＹＮＣ命令の完了を遅らせる。しかし
このことは、これらのＤＣＢＴ及びＤＣＢＴＦＴ命令
が、システム・バス１１上で完了したか否かには関係な
い。ＳＹＮＣ、ＤＣＢＴ、及びＤＣＢＴＦＴ命令は、前
記の「ＰｏｗｅｒＰＣ６０３ｅＲＩＳＣＭｉｃｒ
ｏｐｒｏｃｅｓｓｏｒＵｓｅｒ’ｓＭａｎｕａｌ」
に更に詳しく説明されている。

【０１０６】プロセッサ１０は、ＩＳＹＮＣ命令に従っ
て、すべての以前の命令（即ち実行用命令のプログラム
された順序内で、ＩＳＹＮＣ命令の前にある命令）の実
行が完了できるまで待つ。そこでプロセッサ１０は、す
べてのフェッチ済みの命令を廃棄し、その結果、以前の
命令によって確定された文脈で、次の命令がフェッチ
（または再フェッチ）され、実行される。プロセッサ１
０がＩＳＹＮＣ命令を実行するに際し、他のプロセッサ
やそれらのキャッシュには影響を与えない。

【０１０７】プロセッサ１０はＩＳＹＮＣ命令の実行に
際し、再フェッチの連続化を行う。このようにしてプロ
セッサ１０が、何らかの次の命令（実行用命令のプログ
ラムされた順序内で、ＩＳＹＮＣ命令に続く命令）を実
行する前に、プロセッサ１０は、（ａ）すべての以前の
命令が、少なくともそれ以降に例外を引き起こすことが
ない段階まで完了しており、（ｂ）すべての以前のスト
ア操作が少なくともアドレス変換を完了していることを
確認する。これらの次の命令は、以前の命令のすべての
結果に影響される。ＩＳＹＮＣ命令は文脈に同期化され
る。

【０１０８】ハードウェア事象は、ＨＰＳが論理０の状
態から論理１の状態に移行する瞬間に発生する。プロセ
ッサ１０は、ＨＰＳの論理０状態から論理１状態への移
行に応答して、次のエミュレーション活動を行う。１．シーケンサ・ユニット１８（図１を参照）は、プロ
セッサ１０の実行ユニットに未だディスパッチされてな
い、命令バッファ７０（図３を参照）内のすべての保留
状態の命令を打ち切る。２．プロセッサ１０は、実行ユニット（分岐ユニット２
０、ＦＸＵ２２、ＣＦＸＵ２６、ＬＳＵ２８、及びＦＰ
Ｕ３０）内のすべての保留状態の命令を打ち切る。その
結果、これらの保留状態の命令は実行されない。上記と
関連してＬＳＵ２８（図１を参照）は、データ・キャッ
シュ１６内の情報記憶域に未だ保管が行われてないすべ
ての保留状態のストア命令を打ち切る。例えば本実施例
では、ＬＳＵ２８はストアの待ち行列を含む。したがっ
てＬＳＵ２８は、ストア待ち行列内のすべての保留状態
のストア要求を打ち切り、その結果、これらの保留状態
のストア要求は実行されない。３．プロセッサ１０は、リネーム・バッファ３４及び３
８（図１を参照）内のすべてのエントリを無効化する。
プロセッサ１０は、例えばライトバック・ポインタ１８
２（図５を参照）及び完了ポインタ１８４を移動させ、
その結果、ライトバック・ポインタ１８２及び完了ポイ
ンタ１８４は、割り振りポインタ１８０と同じリネーム
・バッファ・エントリを指す。４．シーケンサ・ユニット１８（図２参照）は、リオー
ダ・バッファ７６の完了ポインタ１７５（図４を参照）
が指す命令のアドレスを保存する。プロセッサ１０は、
その後完了ポインタ１７５を移動させることにより、リ
オーダ・バッファ７６内のすべてのエントリを無効化す
る。その結果完了ポインタ１７５は、割り振りポインタ
１７３と同じリオーダ・バッファ・エントリを指す。

【０１０９】プロセッサ１０が、前述のエミュレーショ
ン活動を実行した後、フェッチ論理回路７１（図２を参
照）は、直前の段落（即ち上記のエミュレーション活動
４）で説明したように、シーケンサ・ユニット１８が保
存したアドレスで始めて、命令のフェッチを再開する。

【０１１０】代替の実施例ではプロセッサ１０は、プロ
セッサ１０がソフトウェア事象、またはハードウェア事
象のいずれに応答して「特別」電力モードに入ったかに
関係なく、プロセッサ１０が「特別」電力モードに入る
ときはいつでも、命令キャッシュ１４及びデータ・キャ
ッシュ１６内のウェイ数を、４ウェイの代わりに２ウェ
イに減らす。このような代替実施例では、ＨＰＳの論理
０状態から論理１状態への移行に応答して、次のことが
行われる。（１）制御論理回路１００（図６を参照）は、命令キャ
ッシュ１４内の１２８個のすべてのセットのブロック
２、及びブロック３内のすべてのラインが無効化され、
Ｓｔａｔｅ_x2及びＳｔａｔｅ_x3中の「有効」ビットが消
去されることを確実に行う。（２）同様にデータ・キャッシュ１６の制御論理回路
は、データ・キャッシュ１６内の１２８個のすべてのセ
ットのブロック２、及びブロック３内のすべてのライン
が無効化されることを確実に行う。（３）データ・キャッシュ１６内のこのような無効化さ
れたラインのいずれかが、（有効アドレスに従って変換
された）同じ物理アドレスに存在するメモリ３９（図１
を参照）内に保管された旧バージョンの情報に対応する
ものとして、プロセッサ１０によって既に変更された情
報を保管している場合は、プロセッサ１０は、変更され
た情報をデータ・キャッシュ１６からメモり３９内の同
じ物理アドレスにコピーすることによって、メモリ３９
を更新する。

【０１１１】制御論理回路１００は、命令キャッシュ１
４内に新情報を保管するために、最も以前に使用された
（「ＬＲＵ」）情報を交換する方法を実施する。上記に
関してデータ・キャッシュ１６は、命令キャッシュ１４
と実質的に同じである。データ・キャッシュ１６は、命
令キャッシュ１４に比較して、プロセッサ１０がデータ
・キャッシュ１６に書き込む動作を更にサポートする。
プロセッサ１０は、バイト毎、ハーフワード、ワード、
またはダブルワードのベースでこのような書き込み動作
を実行できる。プロセッサ１０は、更にプロセッサ１０
の単一サイクル内で、データ・キャッシュ１６への完全
な「読み取り−変更−書き込み（ｒｅａｄ−ｍｏｄｉｆ
ｙ−ｗｒｉｔｅ）」動作を実行できる。データ・キャッ
シュ１６は、ライトバック・モードかまたはライトスル
ー・モードのいずれかを選択して動作し、更にデータ・
キャッシュは、ページ毎及びライン毎のベースで、キャ
ッシング容易性の制御、書き込みポリシ、メモリ・コヒ
ーレンスを実施する。

【０１１２】まとめとして、本発明の構成に関して以下
の事項を開示する。

【０１１３】（１）フェッチ回路が第１の電力モードで
動作している間、前記フェッチ回路のサイクル毎にＮ個
（ここでＮはＮ＞１の整数である）までの命令をメモリ
からフェッチし、前記フェッチ回路が第２の電力モード
で動作している間、前記フェッチ回路のサイクル毎にＭ
個（ここでＭはＮ＞Ｍ＞０の整数である）までの命令を
前記メモリからフェッチする、前記フェッチする動作を
含む方法。（２）前記第１の電力モードが全電力モードであり、前
記第２の電力モードが低電力モードである、（１）に記
載の方法。（３）前記フェッチ回路が、ソフトウェア事象に応答し
て前記第２の電力モードで動作する、（１）に記載の方
法。（４）前記フェッチ回路が、ハードウェア事象に応答し
て前記第２の電力モードで動作する、（１）に記載の方
法。（５）前記ハードウェア事象が、前記フェッチ回路の温
度が所定の温度を超えたときに発生する、（４）に記載
の方法。（６）前記所定の温度が、前記第１の電力モードで動作
している前記フェッチ回路の最高安全温度である、
（５）に記載の方法。（７）前記メモリがキャッシュ・メモリである、（１）
に記載の方法。（８）前記キャッシュ・メモリが命令キャッシュ・メモ
リである、（７）に記載の方法。（９）前記フェッチ回路が前記第２の電力モードで動作
している間、前記Ｍ個の命令以外の命令を保管する前記
キャッシュ・メモリのセルに結合されたセンス増幅回路
のグループを使用不可にすることを含む、（７）に記載
の方法。（１０）フェッチ回路が第１の電力モードで動作してい
る間、前記フェッチ回路のサイクル毎にＮ個（ここでＮ
はＮ＞１の整数である）までの命令をメモリからフェッ
チし、前記フェッチ回路が第２の電力モードで動作して
いる間、前記フェッチ回路のサイクル毎にＭ個（ここで
ＭはＮ＞Ｍ＞０の整数である）までの命令を前記メモリ
からフェッチするためのフェッチ回路を含む、回路。（１１）前記第１の電力モードが全電力モードであり、
前記第２の電力モードが低電力モードである、（１０）
に記載の方法。（１２）前記フェッチ回路が、ソフトウェア事象に応答
して前記第２の電力モードで動作する、（１０）に記載
の回路。（１３）前記フェッチ回路が、ハードウェア事象に応答
して前記第２の電力モードで動作する、（１０）に記載
の回路。（１４）前記ハードウェア事象が、前記フェッチ回路の
温度が所定の温度を超えたときに発生する、（１３）に
記載の回路。（１５）前記所定の温度が、前記第１の電力モードで動
作する前記フェッチ回路の最高安全温度である、（１
４）に記載の回路。（１６）前記メモリがキャッシュ・メモリである、（１
０）に記載の回路。（１７）前記キャッシュ・メモリが命令キャッシュ・メ
モリである、（１６）に記載の回路。（１８）前記フェッチ回路が前記第２の電力モードで動
作している間、前記Ｍ個の命令以外の命令を保管する前
記キャッシュ・メモリのセルに結合されたセンス増幅回
路のグループを使用不可にするための回路を含む、（１
６）に記載の回路。

【図面の簡単な説明】

【図１】本実施例に従って情報を処理するためのプロセ
ッサ・システムのブロック図である。

【図２】図１に示すプロセッサのシーケンサ・ユニット
のブロック図である。

【図３】図２に示すシーケンサ・ユニットの命令バッフ
ァ待ち行列のブロック図である。

【図４】図２に示すシーケンサ・ユニットのリオーダ・
バッファを概念的に示す図である。

【図５】図１に示すプロセッサのリネーム・バッファを
概念的に示す図である。

【図６】図１に示すプロセッサの命令キャッシュのブロ
ック図である。

【図７】図６に示す命令キャッシュのセンス増幅回路の
構造を示す電気回路図である。

【符号の説明】

１０（図１）プロセッサ１１（図１）システム・バス１４（図６）命令キャッシュ１８（図２）シーケンサ・ユニット３８（図５）浮動小数点リネーム・バ
ッファ５０（図３）６４ビット・バス５２ａ、５２ｂ（図３）命令バッファ５４ａ、５４ｂ（図３）命令バッファ５６（図３）ディスパッチ・バッファ７０（図３）命令バッファ７６（図４）リオーダ・バッファ１１０（図６）バス１１４ａ、１１４ｂ、１１４ｃ、１１４ｄ（図６）マル
チプレクサ１１６（図６）バス１１８（図６）バス１２０ａ、１２０ｂ、１２０ｃ、１２０ｄ（図６）バス１２１（図７）センス増幅回路１２２（図６）制御線１２４（図６）制御線１２６（図６）制御線

───────────────────────────────────────────────────── フロントページの続き (72)発明者スームヤ・マリックアメリカ合衆国78729、テキサス州オースチン、パートリッジ・ベンド・ドライブ 13032

Claims

【特許請求の範囲】

【請求項１】フェッチ回路が第１の電力モードで動作し
ている間、前記フェッチ回路のサイクル毎にＮ個（ここ
でＮはＮ＞１の整数である）までの命令をメモリからフ
ェッチし、前記フェッチ回路が第２の電力モードで動作
している間、前記フェッチ回路のサイクル毎にＭ個（こ
こでＭはＮ＞Ｍ＞０の整数である）までの命令を前記メ
モリからフェッチする、前記フェッチする動作を含む方
法。
【請求項２】前記第１の電力モードが全電力モードであ
り、前記第２の電力モードが低電力モードである、請求
項１に記載の方法。
【請求項３】前記フェッチ回路が、ソフトウェア事象に
応答して前記第２の電力モードで動作する、請求項１に
記載の方法。
【請求項４】前記フェッチ回路が、ハードウェア事象に
応答して前記第２の電力モードで動作する、請求項１に
記載の方法。
【請求項５】前記ハードウェア事象が、前記フェッチ回
路の温度が所定の温度を超えたときに発生する、請求項
４に記載の方法。
【請求項６】前記所定の温度が、前記第１の電力モード
で動作している前記フェッチ回路の最高安全温度であ
る、請求項５に記載の方法。
【請求項７】前記メモリがキャッシュ・メモリである、
請求項１に記載の方法。
【請求項８】前記キャッシュ・メモリが命令キャッシュ
・メモリである、請求項７に記載の方法。
【請求項９】前記フェッチ回路が前記第２の電力モード
で動作している間、前記Ｍ個の命令以外の命令を保管す
る前記キャッシュ・メモリのセルに結合されたセンス増
幅回路のグループを使用不可にすることを含む、請求項
７に記載の方法。
【請求項１０】フェッチ回路が第１の電力モードで動作
している間、前記フェッチ回路のサイクル毎にＮ個（こ
こでＮはＮ＞１の整数である）までの命令をメモリから
フェッチし、前記フェッチ回路が第２の電力モードで動
作している間、前記フェッチ回路のサイクル毎にＭ個
（ここでＭはＮ＞Ｍ＞０の整数である）までの命令を前
記メモリからフェッチするためのフェッチ回路を含む、
回路。
【請求項１１】前記第１の電力モードが全電力モードで
あり、前記第２の電力モードが低電力モードである、請
求項１０に記載の回路。
【請求項１２】前記フェッチ回路が、ソフトウェア事象
に応答して前記第２の電力モードで動作する、請求項１
０に記載の回路。
【請求項１３】前記フェッチ回路が、ハードウェア事象
に応答して前記第２の電力モードで動作する、請求項１
０に記載の回路。
【請求項１４】前記ハードウェア事象が、前記フェッチ
回路の温度が所定の温度を超えたときに発生する、請求
項１３に記載の回路。
【請求項１５】前記所定の温度が、前記第１の電力モー
ドで動作する前記フェッチ回路の最高安全温度である、
請求項１４に記載の回路。
【請求項１６】前記メモリがキャッシュ・メモリであ
る、請求項１０に記載の回路。
【請求項１７】前記キャッシュ・メモリが命令キャッシ
ュ・メモリである、請求項１６に記載の回路。
【請求項１８】前記フェッチ回路が前記第２の電力モー
ドで動作している間、前記Ｍ個の命令以外の命令を保管
する前記キャッシュ・メモリのセルに結合されたセンス
増幅回路のグループを使用不可にするための回路を含
む、請求項１６に記載の回路。