JPH10136408A - 映像信号処理装置 - Google Patents
映像信号処理装置Info
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- JPH10136408A JPH10136408A JP8285101A JP28510196A JPH10136408A JP H10136408 A JPH10136408 A JP H10136408A JP 8285101 A JP8285101 A JP 8285101A JP 28510196 A JP28510196 A JP 28510196A JP H10136408 A JPH10136408 A JP H10136408A
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- Processing Of Color Television Signals (AREA)
Abstract
(57)【要約】
【課題】 小さい回路規模で映像信号のサンプリング周
波数の変換を行う。 【解決手段】 Ｄフリップフロップ１，２とゲイン調整
器３，４，５と加算器６から構成された補間回路１８と
タイミング発生回路８と先入れ先出しメモリ７とを設け
る。タイミング発生回路８から出力されたゲイン調整レ
ベルを切り換える信号ｈを補間回路１８に供給すること
により、入力された映像信号データａから補間信号デー
タｇを得る。この補間信号データｇとタイミング発生回
路１３から発生した書き込み制御信号ｉを先入れ先出し
メモリ７に入力する。先入れ先出しメモリ７に書き込ま
れたデータを読み出すことにより、サンプリング数が変
換された映像信号ｊが得られる。
波数の変換を行う。 【解決手段】 Ｄフリップフロップ１，２とゲイン調整
器３，４，５と加算器６から構成された補間回路１８と
タイミング発生回路８と先入れ先出しメモリ７とを設け
る。タイミング発生回路８から出力されたゲイン調整レ
ベルを切り換える信号ｈを補間回路１８に供給すること
により、入力された映像信号データａから補間信号デー
タｇを得る。この補間信号データｇとタイミング発生回
路１３から発生した書き込み制御信号ｉを先入れ先出し
メモリ７に入力する。先入れ先出しメモリ７に書き込ま
れたデータを読み出すことにより、サンプリング数が変
換された映像信号ｊが得られる。
Description
【０００１】
【発明の属する技術分野】本発明は、映像信号のサンプ
リング周波数を変換する場合に用いる映像信号処理装置
に関するものである。
リング周波数を変換する場合に用いる映像信号処理装置
に関するものである。
【０００２】
【従来の技術】近年、アナログの映像信号をディジタル
の映像信号データにして処理することが多くなってきて
いるが、ディジタルの映像信号データに変換する際のサ
ンプリング周波数が映像機器毎に異なっている。これに
伴って、異なる映像機器間などでデータをやりとりする
場合、入力または出力データのサンプリング周波数変換
が行われるようになってきた。
の映像信号データにして処理することが多くなってきて
いるが、ディジタルの映像信号データに変換する際のサ
ンプリング周波数が映像機器毎に異なっている。これに
伴って、異なる映像機器間などでデータをやりとりする
場合、入力または出力データのサンプリング周波数変換
が行われるようになってきた。
【０００３】従来の映像信号処理装置により４ｆSCから
３ｆSCへの周波数変換の場合には、４ｆSCによりサンプ
リングされた映像信号データＱi と３ｆSCによりサンプ
リングされた映像信号データＰj との間には、特定の位
相関係にあり、例えば図９に示すようなインパルス応答
を示す２５次のフィルタを用いると、両映像信号データ
Ｐj ，Ｑi の関係は次式のように表せる。ただし、＊は
乗算を意味する。
３ｆSCへの周波数変換の場合には、４ｆSCによりサンプ
リングされた映像信号データＱi と３ｆSCによりサンプ
リングされた映像信号データＰj との間には、特定の位
相関係にあり、例えば図９に示すようなインパルス応答
を示す２５次のフィルタを用いると、両映像信号データ
Ｐj ，Ｑi の関係は次式のように表せる。ただし、＊は
乗算を意味する。
【０００４】
【数１】
【０００５】
【数２】
【０００６】
【数３】
【０００７】ここでｋ，ｉは整数、Ｓ3i+4，Ｓ3i，Ｓ
3i-4は周波数１２ｆSCで動作する帯域ωの理想低域フィ
ルタのインパルス応答データである。以下、従来の上記
のように４ｆSCから３ｆSCへの周波数変換を行う映像信
号処理装置の一例について、図面を参照しながら説明す
る（特開平７−２６４６２６号公報参照）。
3i-4は周波数１２ｆSCで動作する帯域ωの理想低域フィ
ルタのインパルス応答データである。以下、従来の上記
のように４ｆSCから３ｆSCへの周波数変換を行う映像信
号処理装置の一例について、図面を参照しながら説明す
る（特開平７−２６４６２６号公報参照）。
【０００８】図６は従来の映像信号処理装置のブロック
図を示す。図６において、１５０は４ｆSC周期の輝度信
号データの入力端子、１５１は４ｆSC周期の時分割多重
の２種類の色差信号データの入力端子、１５２はライト
アドレスクロック入力端子、１５３は係数データ入力端
子、１５４は変換前のクロックである４ｆSC（ｆm ）の
入力端子、１５５は変換後のクロックである３ｆSC（ｆ
n ）の入力端子、１５６はライトアドレス発生回路、１
５８は係数用メモリ、１６１は輝度信号系リードアドレ
ス発生回路、１６２は色差信号系リードアドレス発生回
路、１６５は輝度信号系補間フィルタ、１６９は色差信
号系補間フィルタ、１６６は輝度信号系補間フィルタ１
６５の出力信号データ、１７０は色差信号系補間フィル
タ１６９の出力信号データ、１６７は輝度信号系先入れ
先出しメモリ（以降、先入れ先出しメモリをＦＩＦＯメ
モリとする）、１７１は色差信号系ＦＩＦＯメモリ、１
６８は３ｆSC周期の輝度信号出力端子、１７２は３ｆSC
周期の色差信号出力端子である。なお、変換前のクロッ
クである４ｆSC（ｆm ）は輝度信号系ＦＩＦＯメモリ１
６７および色差信号系ＦＩＦＯメモリ１６８のライトク
ロックＷＣＫとなり、変換後のクロックである３ｆ
SC（ｆn ）は輝度信号系ＦＩＦＯメモリ１６７および色
差信号系ＦＩＦＯメモリ１６８のリードクロックＲＣＫ
となる。
図を示す。図６において、１５０は４ｆSC周期の輝度信
号データの入力端子、１５１は４ｆSC周期の時分割多重
の２種類の色差信号データの入力端子、１５２はライト
アドレスクロック入力端子、１５３は係数データ入力端
子、１５４は変換前のクロックである４ｆSC（ｆm ）の
入力端子、１５５は変換後のクロックである３ｆSC（ｆ
n ）の入力端子、１５６はライトアドレス発生回路、１
５８は係数用メモリ、１６１は輝度信号系リードアドレ
ス発生回路、１６２は色差信号系リードアドレス発生回
路、１６５は輝度信号系補間フィルタ、１６９は色差信
号系補間フィルタ、１６６は輝度信号系補間フィルタ１
６５の出力信号データ、１７０は色差信号系補間フィル
タ１６９の出力信号データ、１６７は輝度信号系先入れ
先出しメモリ（以降、先入れ先出しメモリをＦＩＦＯメ
モリとする）、１７１は色差信号系ＦＩＦＯメモリ、１
６８は３ｆSC周期の輝度信号出力端子、１７２は３ｆSC
周期の色差信号出力端子である。なお、変換前のクロッ
クである４ｆSC（ｆm ）は輝度信号系ＦＩＦＯメモリ１
６７および色差信号系ＦＩＦＯメモリ１６８のライトク
ロックＷＣＫとなり、変換後のクロックである３ｆ
SC（ｆn ）は輝度信号系ＦＩＦＯメモリ１６７および色
差信号系ＦＩＦＯメモリ１６８のリードクロックＲＣＫ
となる。
【０００９】図７は図６における輝度信号系補間フィル
タ１６５のブロック図を示す。図７において、１２２〜
１２９は輝度信号入力端子１５０からサンプリング周期
（１／４ｆSC）毎に入力される輝度信号データ１０１を
１サンプリング周期（１／４ｆSC）ずつ遅延させるＤフ
リップフロップ（ラッチ回路）である。１３０〜１３８
は輝度信号データ１０１およびＤフリップフロップ１２
２〜１２９の出力信号データ１０２〜１０９に対して係
数用メモリ１５８の出力信号データ１１１〜１１９をそ
れぞれ乗じる乗算器である。１３９は乗算器１３０〜１
３８の出力信号データを加算する加算器であり、加算結
果１２０は出力端子１６６から出力される。なお、出力
信号データ１１１〜１１９は係数ａ0 〜ａ8 をもってい
る。
タ１６５のブロック図を示す。図７において、１２２〜
１２９は輝度信号入力端子１５０からサンプリング周期
（１／４ｆSC）毎に入力される輝度信号データ１０１を
１サンプリング周期（１／４ｆSC）ずつ遅延させるＤフ
リップフロップ（ラッチ回路）である。１３０〜１３８
は輝度信号データ１０１およびＤフリップフロップ１２
２〜１２９の出力信号データ１０２〜１０９に対して係
数用メモリ１５８の出力信号データ１１１〜１１９をそ
れぞれ乗じる乗算器である。１３９は乗算器１３０〜１
３８の出力信号データを加算する加算器であり、加算結
果１２０は出力端子１６６から出力される。なお、出力
信号データ１１１〜１１９は係数ａ0 〜ａ8 をもってい
る。
【００１０】図８は図６における色差信号系補間フィル
タ１６９のブロック図を示す。図８において、２２２〜
２３７は色差信号入力端子１５１からサンプリング周期
（１／４ｆSC）毎に時分割多重で入力される２種類の色
差信号データ２０１を１サンプリング周期（１／４
ｆSC）ずつ遅延させるＤフリップフロップ（ラッチ回
路）である。２３８〜２４６は色差信号データ２０１お
よび偶数個目のＤフリップフロップ２２３，２２５，２
２７，２２９，２３１，２３３，２３５，２３７の出力
信号データ２０２〜２０９に対して係数用メモリ１５８
の出力信号データ２１１〜２１９をそれぞれ乗じる乗算
器である。２４７は乗算器２３８〜２４６の出力信号デ
ータを加算する加算器であり、加算結果２２０は出力端
子１７０から出力される。なお、出力信号データ２１１
〜２１９は係数ａ0 〜ａ8 をもっている。
タ１６９のブロック図を示す。図８において、２２２〜
２３７は色差信号入力端子１５１からサンプリング周期
（１／４ｆSC）毎に時分割多重で入力される２種類の色
差信号データ２０１を１サンプリング周期（１／４
ｆSC）ずつ遅延させるＤフリップフロップ（ラッチ回
路）である。２３８〜２４６は色差信号データ２０１お
よび偶数個目のＤフリップフロップ２２３，２２５，２
２７，２２９，２３１，２３３，２３５，２３７の出力
信号データ２０２〜２０９に対して係数用メモリ１５８
の出力信号データ２１１〜２１９をそれぞれ乗じる乗算
器である。２４７は乗算器２３８〜２４６の出力信号デ
ータを加算する加算器であり、加算結果２２０は出力端
子１７０から出力される。なお、出力信号データ２１１
〜２１９は係数ａ0 〜ａ8 をもっている。
【００１１】以上のように構成された従来の映像信号処
理装置について、以下その動作を説明する。図７に示す
ように、Ｄフリップフロップ１２２〜１２９と乗算器１
３０〜１３８と加算器１３９で構成された輝度信号系補
間フィルタ１６５に入力信号として輝度信号データＱn
が入ると、４ｆSCのクロック信号が供給されているＤフ
リップフロップ１２２〜１２９で４ｆSCの１クロック分
ずつ遅延され、パラレル変換される。そして、係数用メ
モリ１５８からの１／４ｆSC周期で４回に１回ひとつ手
前の係数と同じになる係数ａ0 〜ａ8 と、輝度信号デー
タ１０１およびＤフリップフロップ１２２〜１２９の出
力信号データ１０２〜１０９とが乗算器１３０〜１３８
でそれぞれ乗算され、加算器１３９で加算され、例えば
出力信号データＰ2 ，Ｐ3 ，Ｐ4 は（数４）から（数
６）に示すように積和演算される。
理装置について、以下その動作を説明する。図７に示す
ように、Ｄフリップフロップ１２２〜１２９と乗算器１
３０〜１３８と加算器１３９で構成された輝度信号系補
間フィルタ１６５に入力信号として輝度信号データＱn
が入ると、４ｆSCのクロック信号が供給されているＤフ
リップフロップ１２２〜１２９で４ｆSCの１クロック分
ずつ遅延され、パラレル変換される。そして、係数用メ
モリ１５８からの１／４ｆSC周期で４回に１回ひとつ手
前の係数と同じになる係数ａ0 〜ａ8 と、輝度信号デー
タ１０１およびＤフリップフロップ１２２〜１２９の出
力信号データ１０２〜１０９とが乗算器１３０〜１３８
でそれぞれ乗算され、加算器１３９で加算され、例えば
出力信号データＰ2 ，Ｐ3 ，Ｐ4 は（数４）から（数
６）に示すように積和演算される。
【００１２】
【数４】
【００１３】
【数５】
【００１４】
【数６】
【００１５】積和演算された信号データは、４ｆSC周期
の補間信号（Ｐ2 ，Ｐ3 ，Ｐ4 ，…）として出力端子１
６６より出力される。出力された補間信号は、輝度信号
系ＦＩＦＯ１６７へ４ｆSCのクロックで書き込まれ、３
ｆSCのクロックで読み出された輝度信号が出力端子１６
８より出力される。つぎに、図８に示すように、Ｄフリ
ップフロップ２２２〜２３７と乗算器２３８〜２４６と
加算器２４７で構成された色差信号系補間フィルタ１６
９に入力信号として色差信号データＱn が入ると、４ｆ
SCのクロックが供給されているＤフリップフロップ２２
２〜２３７で４ｆSCの２クロック分ずつ遅延し、パラレ
ル変換される。なお、２クロック分というのは、例えば
２個のＤフリップフロップ２２２，２２３で各１クロッ
ク分、合わせて２クロック分遅延するという意味であ
る。そして、係数用メモリ１５８からの４ｆSC周期で８
回に２回ひとつ手前の係数と同じになる係数ａ0 〜ａ8
と、色差信号データ２０１およびＤフリップフロップ２
２３，２２５，２２７，２２９，２３１，２３３，２３
５，２３７の出力信号データ２０２〜２０９とが乗算器
２３８〜２４６でそれぞれ乗算され、加算器２４７で加
算され、（数７）から（数１２）に示すように積和演算
される。
の補間信号（Ｐ2 ，Ｐ3 ，Ｐ4 ，…）として出力端子１
６６より出力される。出力された補間信号は、輝度信号
系ＦＩＦＯ１６７へ４ｆSCのクロックで書き込まれ、３
ｆSCのクロックで読み出された輝度信号が出力端子１６
８より出力される。つぎに、図８に示すように、Ｄフリ
ップフロップ２２２〜２３７と乗算器２３８〜２４６と
加算器２４７で構成された色差信号系補間フィルタ１６
９に入力信号として色差信号データＱn が入ると、４ｆ
SCのクロックが供給されているＤフリップフロップ２２
２〜２３７で４ｆSCの２クロック分ずつ遅延し、パラレ
ル変換される。なお、２クロック分というのは、例えば
２個のＤフリップフロップ２２２，２２３で各１クロッ
ク分、合わせて２クロック分遅延するという意味であ
る。そして、係数用メモリ１５８からの４ｆSC周期で８
回に２回ひとつ手前の係数と同じになる係数ａ0 〜ａ8
と、色差信号データ２０１およびＤフリップフロップ２
２３，２２５，２２７，２２９，２３１，２３３，２３
５，２３７の出力信号データ２０２〜２０９とが乗算器
２３８〜２４６でそれぞれ乗算され、加算器２４７で加
算され、（数７）から（数１２）に示すように積和演算
される。
【００１６】
【数７】
【００１７】
【数８】
【００１８】
【数９】
【００１９】
【数１０】
【００２０】
【数１１】
【００２１】
【数１２】
【００２２】積和演算された信号は、４ｆSC周期の補間
信号（Ｐ２，Ｐ３，Ｐ４，Ｐ５，Ｐ６，Ｐ７，…）とし
て出力端子１７０より出力される。出力された補間信号
は、色差信号系ＦＩＦＯメモリ１７１へ４ｆSCのクロッ
クで書き込まれ、３ｆSCのクロックで読み出された色差
信号が出力端子１７２より出力される。
信号（Ｐ２，Ｐ３，Ｐ４，Ｐ５，Ｐ６，Ｐ７，…）とし
て出力端子１７０より出力される。出力された補間信号
は、色差信号系ＦＩＦＯメモリ１７１へ４ｆSCのクロッ
クで書き込まれ、３ｆSCのクロックで読み出された色差
信号が出力端子１７２より出力される。
【００２３】
【発明が解決しようとする課題】しかしながら上記のよ
うな構成では、係数用メモリ１５８が必要であること
と、輝度信号系補間フィルタ１６５および色差信号系補
間フィルタ１６９の構成が複雑であることにより、回路
規模が増大するという問題があった。したがって、本発
明は上記従来の問題点を解決するもので、係数用メモリ
を取り除き、従来に比べ小規模な回路でサンプリング数
を変換することのできる映像信号処理装置を提供するこ
とを目的とする。
うな構成では、係数用メモリ１５８が必要であること
と、輝度信号系補間フィルタ１６５および色差信号系補
間フィルタ１６９の構成が複雑であることにより、回路
規模が増大するという問題があった。したがって、本発
明は上記従来の問題点を解決するもので、係数用メモリ
を取り除き、従来に比べ小規模な回路でサンプリング数
を変換することのできる映像信号処理装置を提供するこ
とを目的とする。
【００２４】
【課題を解決するための手段】この目的を達成するため
に、本発明の請求項１記載の映像信号処理装置は、補間
回路とＦＩＦＯメモリとタイミング発生回路とを備えて
いる。補間回路は、所定のサンプリング周期毎に入力さ
れる映像信号データを１サンプリング周期ずつ遅延させ
る少なくとも１段の遅延器と、映像信号データおよび遅
延器の出力信号データをそれぞれ個別にゲイン調整する
複数のゲイン調整器と、複数のゲイン調整器の各出力信
号データを加算する加算器とからなる。ＦＩＦＯメモリ
は、補間回路の出力信号データを入力とし、データのサ
ンプリング周波数を変換して出力する。タイミング発生
回路は、補間回路で実現すべき補間演算式に対応してゲ
イン調整器のゲイン切り換えとＦＩＦＯメモリへの書き
込みを制御する。
に、本発明の請求項１記載の映像信号処理装置は、補間
回路とＦＩＦＯメモリとタイミング発生回路とを備えて
いる。補間回路は、所定のサンプリング周期毎に入力さ
れる映像信号データを１サンプリング周期ずつ遅延させ
る少なくとも１段の遅延器と、映像信号データおよび遅
延器の出力信号データをそれぞれ個別にゲイン調整する
複数のゲイン調整器と、複数のゲイン調整器の各出力信
号データを加算する加算器とからなる。ＦＩＦＯメモリ
は、補間回路の出力信号データを入力とし、データのサ
ンプリング周波数を変換して出力する。タイミング発生
回路は、補間回路で実現すべき補間演算式に対応してゲ
イン調整器のゲイン切り換えとＦＩＦＯメモリへの書き
込みを制御する。
【００２５】この構成によると、所定のサンプリング周
期毎に入力される映像信号データを基にして補間回路に
より隣合うサンプリング点との補間が行われ、その補間
信号がＦＩＦＯメモリに入力される。この際、タイミン
グ発生回路により発生した信号によって、補間回路およ
びＦＩＦＯメモリを制御することにより、小規模な回路
構成で映像信号のサンプリング点の数を変化させること
ができる。
期毎に入力される映像信号データを基にして補間回路に
より隣合うサンプリング点との補間が行われ、その補間
信号がＦＩＦＯメモリに入力される。この際、タイミン
グ発生回路により発生した信号によって、補間回路およ
びＦＩＦＯメモリを制御することにより、小規模な回路
構成で映像信号のサンプリング点の数を変化させること
ができる。
【００２６】請求項２記載の映像信号処理装置は、輝度
信号系補間回路と輝度信号系ＦＩＦＯメモリとタイミン
グ発生回路とを備えている。輝度信号系補間回路は、所
定のサンプリング周期毎に入力される輝度信号データを
１サンプリング周期ずつ遅延させる少なくとも１段の輝
度信号系遅延器と、輝度信号データおよび輝度信号系遅
延器の出力信号データをそれぞれ個別にゲイン調整する
複数の輝度信号系ゲイン調整器と、複数の輝度信号系ゲ
イン調整器の各出力信号データを加算する輝度信号系加
算器とからなる。輝度信号系ＦＩＦＯメモリは、輝度信
号系補間回路の出力信号データを入力とし、データのサ
ンプリング周波数を変換して出力する。タイミング発生
回路は、輝度信号系補間回路で実現すべき補間演算式に
対応して輝度信号系ゲイン調整器のゲイン切り換えと輝
度信号系ＦＩＦＯメモリへの書き込みを制御する。
信号系補間回路と輝度信号系ＦＩＦＯメモリとタイミン
グ発生回路とを備えている。輝度信号系補間回路は、所
定のサンプリング周期毎に入力される輝度信号データを
１サンプリング周期ずつ遅延させる少なくとも１段の輝
度信号系遅延器と、輝度信号データおよび輝度信号系遅
延器の出力信号データをそれぞれ個別にゲイン調整する
複数の輝度信号系ゲイン調整器と、複数の輝度信号系ゲ
イン調整器の各出力信号データを加算する輝度信号系加
算器とからなる。輝度信号系ＦＩＦＯメモリは、輝度信
号系補間回路の出力信号データを入力とし、データのサ
ンプリング周波数を変換して出力する。タイミング発生
回路は、輝度信号系補間回路で実現すべき補間演算式に
対応して輝度信号系ゲイン調整器のゲイン切り換えと輝
度信号系ＦＩＦＯメモリへの書き込みを制御する。
【００２７】この構成によると、所定のサンプリング周
期毎に入力される輝度信号データを基にして輝度信号系
補間回路により隣合うサンプリング点との補間が行わ
れ、その補間信号が輝度信号系ＦＩＦＯメモリに入力さ
れる。この際、タイミング発生回路により発生した信号
によって、輝度信号系補間回路および輝度信号系ＦＩＦ
Ｏメモリを制御することにより、小規模な回路構成で輝
度信号のサンプリング点の数を変化させることができ
る。
期毎に入力される輝度信号データを基にして輝度信号系
補間回路により隣合うサンプリング点との補間が行わ
れ、その補間信号が輝度信号系ＦＩＦＯメモリに入力さ
れる。この際、タイミング発生回路により発生した信号
によって、輝度信号系補間回路および輝度信号系ＦＩＦ
Ｏメモリを制御することにより、小規模な回路構成で輝
度信号のサンプリング点の数を変化させることができ
る。
【００２８】請求項３記載の映像信号処理装置は、補間
回路とＦＩＦＯメモリとタイミング発生回路とを備えて
いる。補間回路は、所定のサンプリング周期毎に入力さ
れる映像信号データを２サンプリング周期ずつ遅延させ
る少なくとも１段の遅延器と、映像信号データおよび遅
延器の出力信号データをそれぞれ個別にゲイン調整する
複数のゲイン調整器と、複数のゲイン調整器の各出力信
号データを加算する加算器とからなる。ＦＩＦＯメモリ
は、補間回路の出力信号データを入力とし、データのサ
ンプリング周波数を変換して出力する。タイミング発生
回路は、補間回路で実現すべき補間演算式に対応してゲ
イン調整器のゲイン切り換えとＦＩＦＯメモリへの書き
込みを制御する。
回路とＦＩＦＯメモリとタイミング発生回路とを備えて
いる。補間回路は、所定のサンプリング周期毎に入力さ
れる映像信号データを２サンプリング周期ずつ遅延させ
る少なくとも１段の遅延器と、映像信号データおよび遅
延器の出力信号データをそれぞれ個別にゲイン調整する
複数のゲイン調整器と、複数のゲイン調整器の各出力信
号データを加算する加算器とからなる。ＦＩＦＯメモリ
は、補間回路の出力信号データを入力とし、データのサ
ンプリング周波数を変換して出力する。タイミング発生
回路は、補間回路で実現すべき補間演算式に対応してゲ
イン調整器のゲイン切り換えとＦＩＦＯメモリへの書き
込みを制御する。
【００２９】この構成によると、所定のサンプリング周
期毎に入力される映像信号データを基にして補間回路に
より隣合うサンプリング点との補間が行われ、その補間
信号がＦＩＦＯメモリに入力される。この際、タイミン
グ発生回路により発生した信号によって、補間回路およ
びＦＩＦＯメモリを制御することにより、小規模な回路
構成で映像信号のサンプリング点の数を変化させること
ができる。
期毎に入力される映像信号データを基にして補間回路に
より隣合うサンプリング点との補間が行われ、その補間
信号がＦＩＦＯメモリに入力される。この際、タイミン
グ発生回路により発生した信号によって、補間回路およ
びＦＩＦＯメモリを制御することにより、小規模な回路
構成で映像信号のサンプリング点の数を変化させること
ができる。
【００３０】請求項４記載の映像信号処理装置は、色差
信号系補間回路と色差信号系ＦＩＦＯメモリとタイミン
グ発生回路とを備えている。色差信号系補間回路は、所
定のサンプリング周期毎に時分割多重で入力される２種
の色差信号データを２サンプリング周期ずつ遅延させる
少なくとも１段の色差信号系遅延器と、映像信号データ
および色差信号系遅延器の出力信号データをそれぞれ個
別にゲイン調整する複数の色差信号系ゲイン調整器と、
複数の色差信号系ゲイン調整器の各出力信号データを加
算する色差信号系加算器とからなる。色差信号系ＦＩＦ
Ｏメモリは、色差信号系補間回路の出力信号データを入
力とし、データのサンプリング周波数を変換して出力す
る。タイミング発生回路は、色差信号系補間回路で実現
すべき補間演算式に対応して色差信号系ゲイン調整器の
ゲイン切り換えと色差信号系ＦＩＦＯメモリへの書き込
みを制御する。
信号系補間回路と色差信号系ＦＩＦＯメモリとタイミン
グ発生回路とを備えている。色差信号系補間回路は、所
定のサンプリング周期毎に時分割多重で入力される２種
の色差信号データを２サンプリング周期ずつ遅延させる
少なくとも１段の色差信号系遅延器と、映像信号データ
および色差信号系遅延器の出力信号データをそれぞれ個
別にゲイン調整する複数の色差信号系ゲイン調整器と、
複数の色差信号系ゲイン調整器の各出力信号データを加
算する色差信号系加算器とからなる。色差信号系ＦＩＦ
Ｏメモリは、色差信号系補間回路の出力信号データを入
力とし、データのサンプリング周波数を変換して出力す
る。タイミング発生回路は、色差信号系補間回路で実現
すべき補間演算式に対応して色差信号系ゲイン調整器の
ゲイン切り換えと色差信号系ＦＩＦＯメモリへの書き込
みを制御する。
【００３１】この構成によると、所定のサンプリング周
期毎に時分割多重で入力される２種の色差信号データを
色差信号系補間回路により隣合うサンプリング点との補
間が行われ、その補間信号が色差信号系ＦＩＦＯメモリ
に入力される。この際、タイミング発生回路により発生
した信号によって、色差信号系補間回路および色差信号
系ＦＩＦＯメモリを制御することにより、小規模な回路
構成で色差信号のサンプリング点の数を変化させること
ができる。
期毎に時分割多重で入力される２種の色差信号データを
色差信号系補間回路により隣合うサンプリング点との補
間が行われ、その補間信号が色差信号系ＦＩＦＯメモリ
に入力される。この際、タイミング発生回路により発生
した信号によって、色差信号系補間回路および色差信号
系ＦＩＦＯメモリを制御することにより、小規模な回路
構成で色差信号のサンプリング点の数を変化させること
ができる。
【００３２】請求項５記載の映像信号処理装置は、輝度
信号系補間回路と輝度信号系ＦＩＦＯメモリと色差信号
系補間回路と色差信号系ＦＩＦＯメモリとタイミング発
生回路とを備えている。輝度信号系補間回路は、所定の
サンプリング周期毎に入力される輝度信号データを１サ
ンプリング周期ずつ遅延させる少なくとも１段の輝度信
号系遅延器と、輝度信号データおよび輝度信号系遅延器
の出力信号データをそれぞれ個別にゲイン調整する複数
の輝度信号系ゲイン調整器と、複数の輝度信号系ゲイン
調整器の各出力信号データを加算する輝度信号系加算器
とからなる。輝度信号系ＦＩＦＯメモリは、輝度信号系
補間回路の出力信号データを入力とし、データのサンプ
リング周波数を変換して出力する。色差信号系補間回路
は、所定のサンプリング周期毎に時分割多重で入力され
る２種の色差信号データを２サンプリング周期ずつ遅延
させる少なくとも１段の色差信号系遅延器と、映像信号
データおよび色差信号系遅延器の出力信号データをそれ
ぞれ個別にゲイン調整する複数の色差信号系ゲイン調整
器と、複数の色差信号系ゲイン調整器の各出力信号デー
タを加算する色差信号系加算器とからなる。色差信号系
ＦＩＦＯメモリは、色差信号系補間回路の出力信号デー
タを入力とし、データのサンプリング周波数を変換して
出力する。タイミング発生回路は、輝度信号系補間回路
および色差信号系補間回路でそれぞれ実現すべき補間演
算式に対応して輝度信号系ゲイン調整器および色差信号
系ゲイン調整器のゲイン切り換えと輝度信号系ＦＩＦＯ
メモリおよび色差信号系ＦＩＦＯメモリへの書き込みを
制御する。
信号系補間回路と輝度信号系ＦＩＦＯメモリと色差信号
系補間回路と色差信号系ＦＩＦＯメモリとタイミング発
生回路とを備えている。輝度信号系補間回路は、所定の
サンプリング周期毎に入力される輝度信号データを１サ
ンプリング周期ずつ遅延させる少なくとも１段の輝度信
号系遅延器と、輝度信号データおよび輝度信号系遅延器
の出力信号データをそれぞれ個別にゲイン調整する複数
の輝度信号系ゲイン調整器と、複数の輝度信号系ゲイン
調整器の各出力信号データを加算する輝度信号系加算器
とからなる。輝度信号系ＦＩＦＯメモリは、輝度信号系
補間回路の出力信号データを入力とし、データのサンプ
リング周波数を変換して出力する。色差信号系補間回路
は、所定のサンプリング周期毎に時分割多重で入力され
る２種の色差信号データを２サンプリング周期ずつ遅延
させる少なくとも１段の色差信号系遅延器と、映像信号
データおよび色差信号系遅延器の出力信号データをそれ
ぞれ個別にゲイン調整する複数の色差信号系ゲイン調整
器と、複数の色差信号系ゲイン調整器の各出力信号デー
タを加算する色差信号系加算器とからなる。色差信号系
ＦＩＦＯメモリは、色差信号系補間回路の出力信号デー
タを入力とし、データのサンプリング周波数を変換して
出力する。タイミング発生回路は、輝度信号系補間回路
および色差信号系補間回路でそれぞれ実現すべき補間演
算式に対応して輝度信号系ゲイン調整器および色差信号
系ゲイン調整器のゲイン切り換えと輝度信号系ＦＩＦＯ
メモリおよび色差信号系ＦＩＦＯメモリへの書き込みを
制御する。
【００３３】この構成によると、所定のサンプリング周
期毎に入力される輝度信号データを基にして輝度信号系
補間回路により隣合うサンプリング点との補間が行わ
れ、その補間信号が輝度信号系ＦＩＦＯメモリに入力さ
れる。また、所定のサンプリング周期毎に時分割多重で
入力される２種の色差信号データを色差信号系補間回路
により隣合うサンプリング点との補間が行われ、その補
間信号が色差信号系ＦＩＦＯメモリに入力される。この
際、タイミング発生回路により発生した信号によって、
輝度信号系補間回路および輝度信号系ＦＩＦＯメモリな
らびに色差信号系補間回路および色差信号系ＦＩＦＯメ
モリを制御することにより、小規模な回路構成で輝度信
号および色差信号のサンプリング点の数を変化させるこ
とができる。
期毎に入力される輝度信号データを基にして輝度信号系
補間回路により隣合うサンプリング点との補間が行わ
れ、その補間信号が輝度信号系ＦＩＦＯメモリに入力さ
れる。また、所定のサンプリング周期毎に時分割多重で
入力される２種の色差信号データを色差信号系補間回路
により隣合うサンプリング点との補間が行われ、その補
間信号が色差信号系ＦＩＦＯメモリに入力される。この
際、タイミング発生回路により発生した信号によって、
輝度信号系補間回路および輝度信号系ＦＩＦＯメモリな
らびに色差信号系補間回路および色差信号系ＦＩＦＯメ
モリを制御することにより、小規模な回路構成で輝度信
号および色差信号のサンプリング点の数を変化させるこ
とができる。
【００３４】
【発明の実施の形態】以下、本発明の実施の形態につい
て、図面を参照しながら説明する。 〔第１の実施の形態〕図１は本発明の第１の実施の形態
における映像信号処理装置のブロック図を示す。図１に
おいて、１と２はそれぞれ１個のＤフリップフロップか
らなる輝度信号系遅延器であり、縦続接続されて映像信
号データのうちの輝度信号データを１サンプリング周期
ずつそれぞれ遅延させる。３と４と５はそれぞれゲイン
ＫA ，ＫB ，ＫC が可変の輝度信号系ゲイン調整器であ
り、入力される輝度信号データａと輝度信号系遅延器
１，２の出力信号データ（輝度信号データ）ｂ，ｃの振
幅の大きさをそれぞれ個別にデジタル的に調整する。６
は輝度信号系加算器であり、ゲイン調整された各輝度信
号データ、つまり輝度信号系ゲイン調整器３，４，５の
出力信号データｄ，ｅ，ｆを加算する。以上の輝度信号
系遅延器１，２と輝度信号系ゲイン調整器３，４，５と
輝度信号系加算器６とで輝度信号系補間回路１８が構成
されている。
て、図面を参照しながら説明する。 〔第１の実施の形態〕図１は本発明の第１の実施の形態
における映像信号処理装置のブロック図を示す。図１に
おいて、１と２はそれぞれ１個のＤフリップフロップか
らなる輝度信号系遅延器であり、縦続接続されて映像信
号データのうちの輝度信号データを１サンプリング周期
ずつそれぞれ遅延させる。３と４と５はそれぞれゲイン
ＫA ，ＫB ，ＫC が可変の輝度信号系ゲイン調整器であ
り、入力される輝度信号データａと輝度信号系遅延器
１，２の出力信号データ（輝度信号データ）ｂ，ｃの振
幅の大きさをそれぞれ個別にデジタル的に調整する。６
は輝度信号系加算器であり、ゲイン調整された各輝度信
号データ、つまり輝度信号系ゲイン調整器３，４，５の
出力信号データｄ，ｅ，ｆを加算する。以上の輝度信号
系遅延器１，２と輝度信号系ゲイン調整器３，４，５と
輝度信号系加算器６とで輝度信号系補間回路１８が構成
されている。
【００３５】７は輝度信号系加算器６の出力信号デー
タ、つまり輝度信号系補間回路１８から出力される補間
信号データｇを入力とし、データのサンプリング周波数
を変換して出力信号データｊとして出力する輝度信号系
ＦＩＦＯメモリであり、先に書き込まれたデータから先
に読み出される。８はタイミング発生回路であり、ゲイ
ン調整のレベルを切り換えるゲイン切換信号ｈと輝度信
号系ＦＩＦＯメモリを制御する信号ｉを発生し、輝度信
号系補間回路１８で実現すべき補間演算式に対応して輝
度信号系ゲイン調整器３，４，５のゲイン切り換えと輝
度信号系ＦＩＦＯメモリ７への書き込みを制御する。
タ、つまり輝度信号系補間回路１８から出力される補間
信号データｇを入力とし、データのサンプリング周波数
を変換して出力信号データｊとして出力する輝度信号系
ＦＩＦＯメモリであり、先に書き込まれたデータから先
に読み出される。８はタイミング発生回路であり、ゲイ
ン調整のレベルを切り換えるゲイン切換信号ｈと輝度信
号系ＦＩＦＯメモリを制御する信号ｉを発生し、輝度信
号系補間回路１８で実現すべき補間演算式に対応して輝
度信号系ゲイン調整器３，４，５のゲイン切り換えと輝
度信号系ＦＩＦＯメモリ７への書き込みを制御する。
【００３６】以上のように構成された映像信号処理装置
について、以下その動作を説明する。図１において、入
力される輝度信号データａから、輝度信号系遅延器１に
より１サンプリング周期遅延された輝度信号データｂ
と、輝度信号系遅延器２によりさらに１サンプリング周
期遅延された輝度信号データｃが得られる。輝度信号デ
ータｃは輝度信号系ゲイン調整器３により振幅の大きさ
が調整された輝度信号データｄに、輝度信号データｂは
輝度信号系ゲイン調整器４により振幅の大きさが調整さ
れた輝度信号データｅに、輝度信号データａは輝度信号
系ゲイン調整器５により振幅の大きさが調整された輝度
信号データｆにそれぞれ変換される。ゲイン調整された
輝度信号データｄと輝度信号データｅと輝度信号データ
ｆは輝度信号系加算器６により加算される。その結果、
輝度信号データａが輝度信号系補間回路１８に入力され
ることで、補間信号データｇが得られることになる。
について、以下その動作を説明する。図１において、入
力される輝度信号データａから、輝度信号系遅延器１に
より１サンプリング周期遅延された輝度信号データｂ
と、輝度信号系遅延器２によりさらに１サンプリング周
期遅延された輝度信号データｃが得られる。輝度信号デ
ータｃは輝度信号系ゲイン調整器３により振幅の大きさ
が調整された輝度信号データｄに、輝度信号データｂは
輝度信号系ゲイン調整器４により振幅の大きさが調整さ
れた輝度信号データｅに、輝度信号データａは輝度信号
系ゲイン調整器５により振幅の大きさが調整された輝度
信号データｆにそれぞれ変換される。ゲイン調整された
輝度信号データｄと輝度信号データｅと輝度信号データ
ｆは輝度信号系加算器６により加算される。その結果、
輝度信号データａが輝度信号系補間回路１８に入力され
ることで、補間信号データｇが得られることになる。
【００３７】図４は、この実施の形態の映像信号処理装
置を用いて、所定のサンプリング周期毎に輝度信号のよ
うな映像信号のサンプリング数を変化させる一例を示す
タイミング図であり、輝度信号データａ1 ，ｂ1 ，ｃ1
から補間信号データＡ1 が得られ、輝度信号データ
ｃ1 ，ｄ1 ，ｅ1 から補間信号データＢ1 が得られ、輝
度信号データｅ1 ，ｆ1 ，ｇ1 から補間信号データＣ1
が得られ、輝度信号データａn ，ｂn ，ｃn から補間信
号データＡn が得られ、輝度信号データｃn ，ｄn，ｅ
n から補間信号データＢn が得られ、輝度信号データｅ
n ，ｆn ，ｇn から補間信号データＣn が得られること
を示している。
置を用いて、所定のサンプリング周期毎に輝度信号のよ
うな映像信号のサンプリング数を変化させる一例を示す
タイミング図であり、輝度信号データａ1 ，ｂ1 ，ｃ1
から補間信号データＡ1 が得られ、輝度信号データ
ｃ1 ，ｄ1 ，ｅ1 から補間信号データＢ1 が得られ、輝
度信号データｅ1 ，ｆ1 ，ｇ1 から補間信号データＣ1
が得られ、輝度信号データａn ，ｂn ，ｃn から補間信
号データＡn が得られ、輝度信号データｃn ，ｄn，ｅ
n から補間信号データＢn が得られ、輝度信号データｅ
n ，ｆn ，ｇn から補間信号データＣn が得られること
を示している。
【００３８】図４に示したような映像信号ａのサンプリ
ング周波数を変換することを目的とする、図１の映像信
号処理装置における輝度信号系補間回路１８の演算式の
一例を、（数１３）から（数１５）に示す。
ング周波数を変換することを目的とする、図１の映像信
号処理装置における輝度信号系補間回路１８の演算式の
一例を、（数１３）から（数１５）に示す。
【００３９】
【数１３】
【００４０】
【数１４】
【００４１】
【数１５】
【００４２】これらの（数１３），（数１４），（数１
５）を切り換えるゲイン切換信号ｈをタイミング発生回
路８から発生し、それぞれＡn ，Ｂn ，Ｃn を得る。そ
して、この補間信号データＡn ，Ｂn ，Ｃn のみ輝度信
号系ＦＩＦＯメモリ７に入力されるようにタイミング発
生回路から輝度信号系ＦＩＦＯメモリ７のライトイネー
ブル信号ｉを発生させる。その後輝度信号系ＦＩＦＯメ
モリ７に書き込まれた輝度信号データを読み出すことに
より、サンプリング数を変化させた映像信号ｊが得られ
る。
５）を切り換えるゲイン切換信号ｈをタイミング発生回
路８から発生し、それぞれＡn ，Ｂn ，Ｃn を得る。そ
して、この補間信号データＡn ，Ｂn ，Ｃn のみ輝度信
号系ＦＩＦＯメモリ７に入力されるようにタイミング発
生回路から輝度信号系ＦＩＦＯメモリ７のライトイネー
ブル信号ｉを発生させる。その後輝度信号系ＦＩＦＯメ
モリ７に書き込まれた輝度信号データを読み出すことに
より、サンプリング数を変化させた映像信号ｊが得られ
る。
【００４３】なお、上記（数１３）〜（数１５）の係数
Ｋ1 〜Ｋ9 は例えば以下のように設定される。一例とし
て、Ｋ1 ＝Ｋ9 ＝３／８、Ｋ2 ＝Ｋ5 ＝Ｋ8 ＝１／２、
Ｋ3＝Ｋ7 ＝１／８、Ｋ4 ＝Ｋ6 ＝１／４と設定され
る。上記（数１３）〜（数１５）は、以下の（数１
６），（数１７），（数１８）のようになる。
Ｋ1 〜Ｋ9 は例えば以下のように設定される。一例とし
て、Ｋ1 ＝Ｋ9 ＝３／８、Ｋ2 ＝Ｋ5 ＝Ｋ8 ＝１／２、
Ｋ3＝Ｋ7 ＝１／８、Ｋ4 ＝Ｋ6 ＝１／４と設定され
る。上記（数１３）〜（数１５）は、以下の（数１
６），（数１７），（数１８）のようになる。
【００４４】
【数１６】
【００４５】
【数１７】
【００４６】
【数１８】
【００４７】この場合、図１に示された輝度信号系補間
回路１８は、１水平期間を４ｆSCのクロックでサンプリ
ングすると、９１０点のデータを得て、そのうちの有効
画面領域のデータを３２０点のデータに変換する場合の
補間回路の構成を示すことになる。この実施の形態の場
合、従来例のように、映像信号のサンプリング周波数を
４ｆSCから３ｆSCに変換するのではなく、水平方向のサ
ンプリング数（ドット数）を何点に変換するかというこ
とであり、４ｆSCのクロックでサンプリングされたデー
タを水平方向３２０ドット表示（サンプリング数３２０
点）対応に変換を行うということになる。
回路１８は、１水平期間を４ｆSCのクロックでサンプリ
ングすると、９１０点のデータを得て、そのうちの有効
画面領域のデータを３２０点のデータに変換する場合の
補間回路の構成を示すことになる。この実施の形態の場
合、従来例のように、映像信号のサンプリング周波数を
４ｆSCから３ｆSCに変換するのではなく、水平方向のサ
ンプリング数（ドット数）を何点に変換するかというこ
とであり、４ｆSCのクロックでサンプリングされたデー
タを水平方向３２０ドット表示（サンプリング数３２０
点）対応に変換を行うということになる。
【００４８】以上のように、この実施の形態によれば、
輝度信号系補間回路１８、輝度信号系ＦＩＦＯメモリ７
およびタイミング発生回路８を設けることにより、小規
模な回路構成で、入力された輝度信号データのサンプリ
ング数を変化させることができる映像信号処理装置を得
ることができる。 〔第２の実施の形態〕図２は本発明の第２の実施の形態
における映像信号処理装置のブロック図を示す。図２に
おいて、９と１０はそれぞれ２個のＤフリップフロップ
からなる色差信号系遅延器であり、縦続接続されて映像
信号データのうちの時分割多重される２種類の色差信号
データを２サンプリング周期ずつそれぞれ遅延させる。
１１と１２と１３はそれぞれゲインＫD ，ＫE ，ＫF が
可変の色差信号系ゲイン調整器であり、入力される色差
信号データｋと色差信号系遅延器９，１０の出力信号デ
ータ（色差信号データ）ｌ，ｍの振幅の大きさをそれぞ
れ個別にデジタル的に調整する。１４は色差信号系加算
器であり、ゲイン調整された各色差信号データ、つまり
色差信号系ゲイン調整器１１，１２，１３の出力信号デ
ータｎ，ｏ，ｐを加算する。以上の色差信号系遅延器
９，１０と色差信号系ゲイン調整器１１，１２，１３と
色差信号系加算器１４とで色差信号系補間回路１９が構
成されている。
輝度信号系補間回路１８、輝度信号系ＦＩＦＯメモリ７
およびタイミング発生回路８を設けることにより、小規
模な回路構成で、入力された輝度信号データのサンプリ
ング数を変化させることができる映像信号処理装置を得
ることができる。 〔第２の実施の形態〕図２は本発明の第２の実施の形態
における映像信号処理装置のブロック図を示す。図２に
おいて、９と１０はそれぞれ２個のＤフリップフロップ
からなる色差信号系遅延器であり、縦続接続されて映像
信号データのうちの時分割多重される２種類の色差信号
データを２サンプリング周期ずつそれぞれ遅延させる。
１１と１２と１３はそれぞれゲインＫD ，ＫE ，ＫF が
可変の色差信号系ゲイン調整器であり、入力される色差
信号データｋと色差信号系遅延器９，１０の出力信号デ
ータ（色差信号データ）ｌ，ｍの振幅の大きさをそれぞ
れ個別にデジタル的に調整する。１４は色差信号系加算
器であり、ゲイン調整された各色差信号データ、つまり
色差信号系ゲイン調整器１１，１２，１３の出力信号デ
ータｎ，ｏ，ｐを加算する。以上の色差信号系遅延器
９，１０と色差信号系ゲイン調整器１１，１２，１３と
色差信号系加算器１４とで色差信号系補間回路１９が構
成されている。
【００４９】１５は色差信号系加算器１４の出力信号デ
ータ、つまり色差信号系補間回路１９から出力される補
間信号データｑを入力とし、データのサンプリング周波
数を変換して出力信号データｔとして出力する色差信号
系ＦＩＦＯメモリであり、先に書き込まれたデータから
先に読み出される。１６はタイミング発生回路であり、
ゲイン調整のレベルを切り換えるゲイン切換信号ｒと色
差信号系ＦＩＦＯメモリを制御する信号ｓを発生し、色
差信号系補間回路１９で実現すべき補間演算式に対応し
て色差信号系ゲイン調整器１１，１２，１３のゲイン切
り換えと色差信号系ＦＩＦＯメモリ１５への書き込みを
制御する。
ータ、つまり色差信号系補間回路１９から出力される補
間信号データｑを入力とし、データのサンプリング周波
数を変換して出力信号データｔとして出力する色差信号
系ＦＩＦＯメモリであり、先に書き込まれたデータから
先に読み出される。１６はタイミング発生回路であり、
ゲイン調整のレベルを切り換えるゲイン切換信号ｒと色
差信号系ＦＩＦＯメモリを制御する信号ｓを発生し、色
差信号系補間回路１９で実現すべき補間演算式に対応し
て色差信号系ゲイン調整器１１，１２，１３のゲイン切
り換えと色差信号系ＦＩＦＯメモリ１５への書き込みを
制御する。
【００５０】以上のように構成された映像信号処理装置
について、以下その動作を説明する。図２において、入
力された色差信号データｋから、色差信号系遅延器９に
より２サンプリング周期遅延された色差信号データｌ
と、色差信号系遅延器１０によりさらに２サンプリング
遅延された色差信号データｍが得られる。色差信号デー
タｍは色差信号系ゲイン調整器１１により振幅の大きさ
が調整された色差信号データｎに、色差信号データｌは
色差信号系ゲイン調整器１２により振幅の大きさが調整
された色差信号データｏに、色差信号データｋは色差信
号系ゲイン調整器１３により振幅の大きさが調整された
色差信号データｐにそれぞれ変換される。ゲイン調整さ
れた色差信号データｎと色差信号データｏと色差信号デ
ータｐは色差信号系加算器１４により加算される。その
結果、色差信号データｋが色差信号系補間回路１９に入
力されることで、補間信号データｑが得られることにな
る。
について、以下その動作を説明する。図２において、入
力された色差信号データｋから、色差信号系遅延器９に
より２サンプリング周期遅延された色差信号データｌ
と、色差信号系遅延器１０によりさらに２サンプリング
遅延された色差信号データｍが得られる。色差信号デー
タｍは色差信号系ゲイン調整器１１により振幅の大きさ
が調整された色差信号データｎに、色差信号データｌは
色差信号系ゲイン調整器１２により振幅の大きさが調整
された色差信号データｏに、色差信号データｋは色差信
号系ゲイン調整器１３により振幅の大きさが調整された
色差信号データｐにそれぞれ変換される。ゲイン調整さ
れた色差信号データｎと色差信号データｏと色差信号デ
ータｐは色差信号系加算器１４により加算される。その
結果、色差信号データｋが色差信号系補間回路１９に入
力されることで、補間信号データｑが得られることにな
る。
【００５１】図５は、この実施の形態の映像信号処理装
置を用いて、所定のサンプリング周期毎に時分割多重さ
れた２種類の色差信号のような映像信号のサンプリング
数を変化させる一例を示すタイミング図であり、色差信
号データＲａn ，Ｒｂn ，Ｒｃn から補間信号データＲ
Ａn が得られ、色差信号データＢａn ，Ｂｂn ，Ｂｃ n
から補間信号データＢＡn が得られ、色差信号データＲ
ｃn ，Ｒｄn ，Ｒｅnから補間信号データＲＢn が得ら
れ、色差信号データＢｃn ，Ｂｄn ，Ｂｅn から補間信
号データＢＢn が得られ、色差信号データＲｅn ，Ｒｆ
n ，Ｒｇn から補間信号データＲＣn が得られ、色差信
号データＢｅn ，Ｂｆn ，Ｂｇn から補間信号データＢ
Ｃn が得られることを示している。
置を用いて、所定のサンプリング周期毎に時分割多重さ
れた２種類の色差信号のような映像信号のサンプリング
数を変化させる一例を示すタイミング図であり、色差信
号データＲａn ，Ｒｂn ，Ｒｃn から補間信号データＲ
Ａn が得られ、色差信号データＢａn ，Ｂｂn ，Ｂｃ n
から補間信号データＢＡn が得られ、色差信号データＲ
ｃn ，Ｒｄn ，Ｒｅnから補間信号データＲＢn が得ら
れ、色差信号データＢｃn ，Ｂｄn ，Ｂｅn から補間信
号データＢＢn が得られ、色差信号データＲｅn ，Ｒｆ
n ，Ｒｇn から補間信号データＲＣn が得られ、色差信
号データＢｅn ，Ｂｆn ，Ｂｇn から補間信号データＢ
Ｃn が得られることを示している。
【００５２】図５に示したような映像信号ｋのサンプリ
ング周波数を変換することを目的とする、図２の映像信
号処理装置における色差信号系補間回路１９の演算式の
一例を、（数１９）から（数２４）に示す。
ング周波数を変換することを目的とする、図２の映像信
号処理装置における色差信号系補間回路１９の演算式の
一例を、（数１９）から（数２４）に示す。
【００５３】
【数１９】
【００５４】
【数２０】
【００５５】
【数２１】
【００５６】
【数２２】
【００５７】
【数２３】
【００５８】
【数２４】
【００５９】これらの（数１９），（数２１），（数２
３）および（数２０），（数２２），（数２４）を切り
換えるを切り換えるゲイン切換信号ｒをタイミング発生
回路１６から発生し、それぞれＲＡn ，ＢＡn ，Ｒ
Ｂn ，ＢＢn ，ＲＣn ，ＢＣn を得る。そして、この補
間信号データＲＡn ，ＢＡn ，ＲＢn ，ＢＢn ，Ｒ
Ｃn ，ＢＣn のみ色差信号系ＦＩＦＯメモリ１５に入力
されるようにタイミング発生回路１６から色差信号系Ｆ
ＩＦＯメモリ１５のライトイネーブル信号ｓを発生させ
る。その後色差信号系ＦＩＦＯメモリ１５に書き込まれ
た色差信号データを読み出すことにより、サンプリング
数を変化させた映像信号ｔが得られる。
３）および（数２０），（数２２），（数２４）を切り
換えるを切り換えるゲイン切換信号ｒをタイミング発生
回路１６から発生し、それぞれＲＡn ，ＢＡn ，Ｒ
Ｂn ，ＢＢn ，ＲＣn ，ＢＣn を得る。そして、この補
間信号データＲＡn ，ＢＡn ，ＲＢn ，ＢＢn ，Ｒ
Ｃn ，ＢＣn のみ色差信号系ＦＩＦＯメモリ１５に入力
されるようにタイミング発生回路１６から色差信号系Ｆ
ＩＦＯメモリ１５のライトイネーブル信号ｓを発生させ
る。その後色差信号系ＦＩＦＯメモリ１５に書き込まれ
た色差信号データを読み出すことにより、サンプリング
数を変化させた映像信号ｔが得られる。
【００６０】以上のように、この実施の形態によれば、
色差信号系補間回路１９、色差信号系ＦＩＦＯメモリ１
５およびタイミング発生回路１６により、小規模な回路
構成で、入力された色差信号データのサンプリング数を
変化させることができる映像信号処理装置を得ることが
できる。なお、上記（数１９）〜（数２４）の係数Ｋ1
〜Ｋ9 は例えば以下のように設定される。一例として、
Ｋ1 ＝Ｋ9 ＝３／８、Ｋ2 ＝Ｋ5 ＝Ｋ8 ＝１／２、Ｋ3
＝Ｋ7 ＝１／８、Ｋ4 ＝Ｋ6 ＝１／４と設定される。
色差信号系補間回路１９、色差信号系ＦＩＦＯメモリ１
５およびタイミング発生回路１６により、小規模な回路
構成で、入力された色差信号データのサンプリング数を
変化させることができる映像信号処理装置を得ることが
できる。なお、上記（数１９）〜（数２４）の係数Ｋ1
〜Ｋ9 は例えば以下のように設定される。一例として、
Ｋ1 ＝Ｋ9 ＝３／８、Ｋ2 ＝Ｋ5 ＝Ｋ8 ＝１／２、Ｋ3
＝Ｋ7 ＝１／８、Ｋ4 ＝Ｋ6 ＝１／４と設定される。
【００６１】この場合、図２に示された輝度信号系補間
回路１９は、１水平期間を４ｆSCのクロックでサンプリ
ングすると、９１０点のデータを得て、そのうちの有効
画面領域のデータを３２０点のデータに変換する場合の
補間回路の構成を示すことになる。この実施の形態の場
合、従来例のように、映像信号のサンプリング周波数を
４ｆSCから３ｆSCに変換するのではなく、水平方向のサ
ンプリング数（ドット数）を何点に変換するかというこ
とであり、４ｆSCのクロックでサンプリングされたデー
タを水平方向３２０ドット表示（サンプリング数３２０
点）対応に変換を行うということになる。
回路１９は、１水平期間を４ｆSCのクロックでサンプリ
ングすると、９１０点のデータを得て、そのうちの有効
画面領域のデータを３２０点のデータに変換する場合の
補間回路の構成を示すことになる。この実施の形態の場
合、従来例のように、映像信号のサンプリング周波数を
４ｆSCから３ｆSCに変換するのではなく、水平方向のサ
ンプリング数（ドット数）を何点に変換するかというこ
とであり、４ｆSCのクロックでサンプリングされたデー
タを水平方向３２０ドット表示（サンプリング数３２０
点）対応に変換を行うということになる。
【００６２】〔第３の実施の形態〕図３は本発明の第３
の実施の形態における映像信号処理装置のブロック図を
示す。この映像信号処理装置は、図１に示した構成の輝
度信号系補間回路１８および輝度信号系ＦＩＦＯメモリ
７と図２に示した構成の色差信号系補間回路１９および
色差信号系ＦＩＦＯメモリ１５の両方を備え、これらを
共通のタイミング発生回路１７で制御するようにしたも
のであり、その他の構成は図１および図２に示したもの
と同じである。
の実施の形態における映像信号処理装置のブロック図を
示す。この映像信号処理装置は、図１に示した構成の輝
度信号系補間回路１８および輝度信号系ＦＩＦＯメモリ
７と図２に示した構成の色差信号系補間回路１９および
色差信号系ＦＩＦＯメモリ１５の両方を備え、これらを
共通のタイミング発生回路１７で制御するようにしたも
のであり、その他の構成は図１および図２に示したもの
と同じである。
【００６３】この場合において、タイミング発生回路１
７は、輝度信号系ゲイン調整器３，４，５のレベルを切
り換えるゲイン切換信号ｈと輝度信号系ＦＩＦＯメモリ
７を制御する信号ｉと色差信号系ゲイン調整器１１，１
２，１３のレベルを切り換えるゲイン切換信号ｒと色差
信号系ＦＩＦＯメモリ１５を制御する信号ｓを発生し、
輝度信号系補間回路１８および色差信号系補間回路１９
で実現すべき補間演算式に対応して輝度信号系ゲイン調
整器３，４，５および色差信号系ゲイン調整器１１，１
２，１３のゲイン切り換えと輝度信号系ＦＩＦＯメモリ
７および色差信号系ＦＩＦＯメモリ１５への書き込みを
制御するようにしている。
７は、輝度信号系ゲイン調整器３，４，５のレベルを切
り換えるゲイン切換信号ｈと輝度信号系ＦＩＦＯメモリ
７を制御する信号ｉと色差信号系ゲイン調整器１１，１
２，１３のレベルを切り換えるゲイン切換信号ｒと色差
信号系ＦＩＦＯメモリ１５を制御する信号ｓを発生し、
輝度信号系補間回路１８および色差信号系補間回路１９
で実現すべき補間演算式に対応して輝度信号系ゲイン調
整器３，４，５および色差信号系ゲイン調整器１１，１
２，１３のゲイン切り換えと輝度信号系ＦＩＦＯメモリ
７および色差信号系ＦＩＦＯメモリ１５への書き込みを
制御するようにしている。
【００６４】この実施の形態によれば、輝度信号系補間
回路１８，色差信号系補間回路１９，輝度信号系ＦＩＦ
Ｏメモリ７，色差信号系ＦＩＦＯメモリ１５およびタイ
ミング発生回路１７により、小規模な回路構成で、入力
された輝度信号データおよび色差信号データのサンプリ
ング数を変化させることができる映像信号処理装置を得
ることができる。
回路１８，色差信号系補間回路１９，輝度信号系ＦＩＦ
Ｏメモリ７，色差信号系ＦＩＦＯメモリ１５およびタイ
ミング発生回路１７により、小規模な回路構成で、入力
された輝度信号データおよび色差信号データのサンプリ
ング数を変化させることができる映像信号処理装置を得
ることができる。
【００６５】なお、上記の各実施の形態では、遅延器を
２段設け、ゲイン調整器を３個設けて、１サンプリング
周期ずつずれた３つの輝度信号データあるいは２サンプ
リング周期ずつずれた３つの色差信号データからそれぞ
れ一つ輝度信号データあるいは色差信号データの補間デ
ータを作成するように構成したが、遅延器を１段のみ、
または３段以上としてゲイン調整器もそれに合わせて設
けて補間データを作成してもよいのは当然である。
２段設け、ゲイン調整器を３個設けて、１サンプリング
周期ずつずれた３つの輝度信号データあるいは２サンプ
リング周期ずつずれた３つの色差信号データからそれぞ
れ一つ輝度信号データあるいは色差信号データの補間デ
ータを作成するように構成したが、遅延器を１段のみ、
または３段以上としてゲイン調整器もそれに合わせて設
けて補間データを作成してもよいのは当然である。
【００６６】
【発明の効果】以上のように、本発明の映像信号処理装
置によれば、補間回路、ＦＩＦＯメモリ、タイミング発
生回路を設けることにより、小規模な回路構成で映像信
号または輝度信号もしくは色差信号のサンプリング数を
変化させることができる。
置によれば、補間回路、ＦＩＦＯメモリ、タイミング発
生回路を設けることにより、小規模な回路構成で映像信
号または輝度信号もしくは色差信号のサンプリング数を
変化させることができる。
【図１】本発明の第１の実施の形態における映像信号処
理装置のブロック図である。
理装置のブロック図である。
【図２】本発明の第２の実施の形態における映像信号処
理装置のブロック図である。
理装置のブロック図である。
【図３】本発明の第３の実施の形態における映像信号処
理装置のブロック図である。
理装置のブロック図である。
【図４】第１の実施の形態における映像信号の入出力タ
イミング図である。
イミング図である。
【図５】第２の実施の形態における映像信号の入出力タ
イミング図である。
イミング図である。
【図６】従来の映像信号処理装置のブロック図である。
【図７】従来の映像信号処理装置の輝度信号系補間フィ
ルタのブロック図である。
ルタのブロック図である。
【図８】従来の映像信号処理装置の色差信号系補間フィ
ルタのブロック図である。
ルタのブロック図である。
【図９】インパルス応答を示す周波数スペクトル図であ
る。
る。
１ 輝度信号系遅延器 ２ 輝度信号系遅延器 ３ 輝度信号系ゲイン調整器 ４ 輝度信号系ゲイン調整器 ５ 輝度信号系ゲイン調整器 ６ 輝度信号系加算器 ７ 輝度信号系ＦＩＦＯメモリ ８ タイミング発生回路 ９ 色差信号系遅延器 １０ 色差信号系遅延器 １１ 色差信号系ゲイン調整器 １２ 色差信号系ゲイン調整器 １３ 色差信号系ゲイン調整器 １４ 色差信号系加算器 １５ 色差信号系ＦＩＦＯメモリ １６ タイミング発生回路 １７ タイミング発生回路 １８ 輝度信号系補間回路 １９ 色差信号系補間回路
Claims (5)
- 【請求項１】 所定のサンプリング周期毎に入力される
映像信号データを１サンプリング周期ずつ遅延させる少
なくとも１段の遅延器と、前記映像信号データおよび前
記遅延器の出力信号データをそれぞれ個別にゲイン調整
する複数のゲイン調整器と、前記複数のゲイン調整器の
各出力信号データを加算する加算器とからなる補間回路
と、 前記補間回路の出力信号データを入力とし、データのサ
ンプリング周波数を変換して出力する先入れ先出しメモ
リと、 前記補間回路で実現すべき補間演算式に対応して前記ゲ
イン調整器のゲイン切り換えと前記先入れ先出しメモリ
への書き込みを制御するタイミング発生回路とを備えた
映像信号処理装置。 - 【請求項２】 所定のサンプリング周期毎に入力される
輝度信号データを１サンプリング周期ずつ遅延させる少
なくとも１段の輝度信号系遅延器と、前記輝度信号デー
タおよび前記輝度信号系遅延器の出力信号データをそれ
ぞれ個別にゲイン調整する複数の輝度信号系ゲイン調整
器と、前記複数の輝度信号系ゲイン調整器の各出力信号
データを加算する輝度信号系加算器とからなる輝度信号
系補間回路と、 前記輝度信号系補間回路の出力信号データを入力とし、
データのサンプリング周波数を変換して出力する輝度信
号系先入れ先出しメモリと、 前記輝度信号系補間回路で実現すべき補間演算式に対応
して前記輝度信号系ゲイン調整器のゲイン切り換えと前
記輝度信号系先入れ先出しメモリへの書き込みを制御す
るタイミング発生回路とを備えた映像信号処理装置。 - 【請求項３】 所定のサンプリング周期毎に入力される
映像信号データを２サンプリング周期ずつ遅延させる少
なくとも１段の遅延器と、前記映像信号データおよび前
記遅延器の出力信号データをそれぞれ個別にゲイン調整
する複数のゲイン調整器と、前記複数のゲイン調整器の
各出力信号データを加算する加算器とからなる補間回路
と、 前記補間回路の出力信号データを入力とし、データのサ
ンプリング周波数を変換して出力する先入れ先出しメモ
リと、 前記補間回路で実現すべき補間演算式に対応して前記ゲ
イン調整器のゲイン切り換えと前記先入れ先出しメモリ
への書き込みを制御するタイミング発生回路とを備えた
映像信号処理装置。 - 【請求項４】 所定のサンプリング周期毎に時分割多重
で入力される２種の色差信号データを２サンプリング周
期ずつ遅延させる少なくとも１段の色差信号系遅延器
と、前記映像信号データおよび前記色差信号系遅延器の
出力信号データをそれぞれ個別にゲイン調整する複数の
色差信号系ゲイン調整器と、前記複数の色差信号系ゲイ
ン調整器の各出力信号データを加算する色差信号系加算
器とからなる色差信号系補間回路と、 前記色差信号系補間回路の出力信号データを入力とし、
データのサンプリング周波数を変換して出力する色差信
号系先入れ先出しメモリと、 前記色差信号系補間回路で実現すべき補間演算式に対応
して前記色差信号系ゲイン調整器のゲイン切り換えと前
記色差信号系先入れ先出しメモリへの書き込みを制御す
るタイミング発生回路とを備えた映像信号処理装置。 - 【請求項５】 所定のサンプリング周期毎に入力される
輝度信号データを１サンプリング周期ずつ遅延させる少
なくとも１段の輝度信号系遅延器と、前記輝度信号デー
タおよび前記輝度信号系遅延器の出力信号データをそれ
ぞれ個別にゲイン調整する複数の輝度信号系ゲイン調整
器と、前記複数の輝度信号系ゲイン調整器の各出力信号
データを加算する輝度信号系加算器とからなる輝度信号
系補間回路と、 前記輝度信号系補間回路の出力信号データを入力とし、
データのサンプリング周波数を変換して出力する輝度信
号系先入れ先出しメモリと、 前記所定のサンプリング周期毎に時分割多重で入力され
る２種の色差信号データを２サンプリング周期ずつ遅延
させる少なくとも１段の色差信号系遅延器と、前記映像
信号データおよび前記色差信号系遅延器の出力信号デー
タをそれぞれ個別にゲイン調整する複数の色差信号系ゲ
イン調整器と、前記複数の色差信号系ゲイン調整器の各
出力信号データを加算する色差信号系加算器とからなる
色差信号系補間回路と、 前記色差信号系補間回路の出力信号データを入力とし、
データのサンプリング周波数を変換して出力する色差信
号系先入れ先出しメモリと、 前記輝度信号系補間回路および前記色差信号系補間回路
でそれぞれ実現すべき補間演算式に対応して前記輝度信
号系ゲイン調整器および前記色差信号系ゲイン調整器の
ゲイン切り換えと前記輝度信号系先入れ先出しメモリお
よび前記色差信号系先入れ先出しメモリへの書き込みを
制御するタイミング発生回路とを備えた映像信号処理装
置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8285101A JPH10136408A (ja) | 1996-10-28 | 1996-10-28 | 映像信号処理装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8285101A JPH10136408A (ja) | 1996-10-28 | 1996-10-28 | 映像信号処理装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH10136408A true JPH10136408A (ja) | 1998-05-22 |
Family
ID=17687143
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8285101A Pending JPH10136408A (ja) | 1996-10-28 | 1996-10-28 | 映像信号処理装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH10136408A (ja) |
-
1996
- 1996-10-28 JP JP8285101A patent/JPH10136408A/ja active Pending
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