JPH10135262A - Semiconductor package structure and forming method thereof - Google Patents
Semiconductor package structure and forming method thereofInfo
- Publication number
- JPH10135262A JPH10135262A JP9311511A JP31151197A JPH10135262A JP H10135262 A JPH10135262 A JP H10135262A JP 9311511 A JP9311511 A JP 9311511A JP 31151197 A JP31151197 A JP 31151197A JP H10135262 A JPH10135262 A JP H10135262A
- Authority
- JP
- Japan
- Prior art keywords
- lead
- molded
- semiconductor
- die
- flag
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
- H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
- H01L23/495—Lead-frames or other flat leads
- H01L23/49541—Geometry of the lead-frame
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
- H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
- H01L21/56—Encapsulations, e.g. encapsulation layers, coatings
- H01L21/565—Moulds
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
- H01L23/29—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the material, e.g. carbon
- H01L23/293—Organic, e.g. plastic
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
- H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
- H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
- H01L2224/321—Disposition
- H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/32245—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/481—Disposition
- H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/48245—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
- H01L2224/48247—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic connecting the wire to a bond pad of the item
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
- H01L2224/732—Location after the connecting process
- H01L2224/73251—Location after the connecting process on different surfaces
- H01L2224/73265—Layer and wire connectors
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
- H01L2224/83—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
- H01L2224/8319—Arrangement of the layer connectors prior to mounting
- H01L2224/83192—Arrangement of the layer connectors prior to mounting wherein the layer connectors are disposed only on another item or body to be connected to the semiconductor or solid-state body
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/91—Methods for connecting semiconductor or solid state bodies including different methods provided for in two or more of groups H01L2224/80 - H01L2224/90
- H01L2224/92—Specific sequence of method steps
- H01L2224/922—Connecting different surfaces of the semiconductor or solid-state body with connectors of different types
- H01L2224/9222—Sequential connecting processes
- H01L2224/92242—Sequential connecting processes the first connecting process involving a layer connector
- H01L2224/92247—Sequential connecting processes the first connecting process involving a layer connector the second connecting process involving a wire connector
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
- H01L24/73—Means for bonding being of different types provided for in two or more of groups H01L24/10, H01L24/18, H01L24/26, H01L24/34, H01L24/42, H01L24/50, H01L24/63, H01L24/71
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/0001—Technical content checked by a classifier
- H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
- H01L2924/181—Encapsulation
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
- H01L2924/181—Encapsulation
- H01L2924/1815—Shape
Abstract
Description
【０００１】[0001]
【産業上の利用分野】本発明は一般に半導体パッケージ
構造体およびその形成方法に関し、特に成形済リード部
の封止によって形成される半導体パッケージ構造体およ
びその形成方法に関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention generally relates to a semiconductor package structure and a method of forming the same, and more particularly, to a semiconductor package structure formed by sealing a molded lead and a method of forming the same.
【０００２】[0002]
【従来の技術および発明が解決しようとする課題】当業
界にて良く知られているように、一般に半導体ダイは丈
夫な平面的リードフレームのフラグ部上に搭載され、そ
して電気的接続が、リードフレームの内側リード部とダ
イの間に形成される。そのフラグ部および内側リード部
は、ダンバー部（dambar portion）から伸延している。
そのダンバー部はそれ自体、外側リード部によって接続
され、そしてリードフレームのエッジ部にバー部を結合
させる。BACKGROUND OF THE INVENTION As is well known in the art, a semiconductor die is typically mounted on a flag portion of a rugged planar lead frame, and electrical connections are made to the leads. It is formed between the inner leads of the frame and the die. The flag portion and the inner lead portion extend from a dambar portion.
The dambar portion is itself connected by the outer leads and connects the bar portion to the edge of the leadframe.
【０００３】次に、プラスチックパッケージでダイ、フ
ラグ部およびリードフレームの内側リード部の周囲をモ
ールディングする。そしてモールディング工程の後、リ
ードフレームの露出した部分（特に、外側リード部）
は、はんだメッキ（solder plated）される。そしてダ
ンバー部は除去され、外側リード部は一般に、リードフ
レームのエッジ部から離間している。次に、各外側リー
ド部は、平坦部を有するように形成され、印刷配線板
（PCB）上にパッケージの搭載を変更可能なように適切
な形状に折曲げられる。そして各外側リード部の平坦部
は、印刷配線板（PCB）に接合され得る。各パッケージ
半導体ダイ（packaged semiconductor die）は、結合バ
ー部（tie bars portion)を切断することにより、リー
ドフレームのエッジ部から個別化される。[0003] Next, the periphery of the die, the flag portion and the inner lead portion of the lead frame are molded by a plastic package. After the molding process, the exposed part of the lead frame (particularly, the outer lead part)
Are solder plated. The dambar portion is then removed and the outer lead is generally spaced from the edge of the lead frame. Next, each outer lead portion is formed to have a flat portion and is bent into an appropriate shape so that mounting of the package on a printed wiring board (PCB) can be changed. The flat portion of each outer lead can then be joined to a printed wiring board (PCB). Each packaged semiconductor die is individualized from the edge of the lead frame by cutting the tie bars portion.
【０００４】パッケージの各外側リード部の平坦部が同
一面内にあることを理解されたい。半導体回路が複雑に
なればなるほど、その半導体回路はより多くの接続が要
求され、それゆえ、より多くのリードが必要になる。多
数のリードのその全てを同一平面内に、リードの平坦部
をもたらすように形成することは困難である。さらに、
完成したパッケージの成形済リード（formed leads）
は、頑強でないため、取扱によってリードの同一平面性
に不利に影響し得る。さらに、リードの成形工程は、リ
ード上のはんだをこすり落とす原因になり、そのこすり
落し（scrapings）によって、リードを短く調節しなく
てはならない。It should be understood that the flat portion of each outer lead of the package is in the same plane. The more complex a semiconductor circuit, the more connections it requires, and therefore more leads. It is difficult to form all of the many leads in the same plane to provide a flat portion of the leads. further,
Formed leads on a completed package
Are not robust and handling can adversely affect the coplanarity of the leads. In addition, the lead molding process causes the solder on the lead to be scraped off, and the scraping requires that the lead be adjusted short.
【０００５】[0005]
【課題を解決するための手段】本発明は、半導体パッケ
ージ構造体、および上述した従来技術の問題を克服また
は少なくとも軽減するリードフレーム上の半導体ダイを
パッケージする方法を提供する。SUMMARY OF THE INVENTION The present invention provides a semiconductor package structure and a method of packaging a semiconductor die on a leadframe that overcomes or at least alleviates the above-mentioned problems of the prior art.
【０００６】本発明の第１の側面としては、半導体パッ
ケージであって：半導体ダイ；フラグ部であって、その
上に搭載される半導体ダイを有するフラグ部；成形済リ
ード部（formed lead portions）であって、その各々が
当該パッケージの外部で電気的接続をもたらすための平
坦部を有する成形済リード部；半導体ダイおよび前記成
形済リード部に結合し、それらの間に電気的接続をもた
らすワイヤ；および前記各成形済リード部の平坦部が露
出するように、記半導体ダイ、前記フラグ部、前記ワイ
ヤおよび前記成形済リード部を封止する成形体、から構
成される半導体パッケージを提供する。A first aspect of the invention is a semiconductor package: a semiconductor die; a flag portion having a semiconductor die mounted thereon; formed lead portions. Formed leads each having a flat portion for providing an electrical connection outside the package; a semiconductor die and wires coupled to the formed leads and providing an electrical connection therebetween. And a semiconductor package comprising a semiconductor die, the flag portion, the wire, and a molded body that seals the molded lead portion such that a flat portion of each of the molded lead portions is exposed.
【０００７】本発明の第２の側面としては、リードフレ
ーム上の半導体をパッケージングする方法であって：フ
ラグ部と、エッジ部から伸延する成形済リード部とを有
するリードフレームを準備する段階；前記フラグ部にダ
イを固定する段階；前記成形済リード部に前記ダイを電
気的に結合する段階であって、前記各成形済リード部は
平坦部を有する段階；エッジ部によって縁どられている
パッケージを形成するために成形コンパウンドの中に前
記ダイ、前記フラグ部および前記成形済リード部を封止
する段階であって、前記成形済リード部の各々の平坦部
が露出している段階；前記リード部の各々の平坦部をメ
ッキする段階；および前記成形済リード部および前記フ
ラグ部を前記エッジ部から離別する段階であって、それ
によって当該リードフレームからパッケージを個別化す
る段階；から構成される方法を提供する。According to a second aspect of the invention, there is provided a method of packaging a semiconductor on a lead frame, the method comprising: providing a lead frame having a flag portion and a molded lead extending from an edge portion; Securing the die to the flag portion; electrically coupling the die to the molded leads, each of the molded leads having a flat portion; being framed by an edge Encapsulating the die, the flag, and the molded lead in a molding compound to form a package, wherein each flat portion of the molded lead is exposed; Plating a flat portion of each of the lead portions; and separating the formed lead portion and the flag portion from the edge portion, whereby the lead portions are separated. Providing composed manner from; step of individualizing the package from the frame.
【０００８】[0008]
【好適実施例の詳細な説明】図１においては、リードフ
レーム１が、ダイパッド２５を結合バー６を介してダン
バー７に結合する。内側リード部１５が、ダンバー７か
ら伸延し、そのダンバー７はそれ自体、外側リード部１
６および結合バー８によってリードフレーム１のエッジ
９に結合される。そのダイパッド２５は、完成された半
導体パッケージの高さを減ずるために、低く位置付けら
れる。DETAILED DESCRIPTION OF THE PREFERRED EMBODIMENT In FIG. 1, a lead frame 1 couples a die pad 25 to a dam bar 7 via a coupling bar 6. FIG. An inner lead 15 extends from the dambar 7, which itself forms an outer lead 1.
6 and the connecting bar 8 are connected to the edge 9 of the lead frame 1. The die pad 25 is positioned low to reduce the height of the completed semiconductor package.
【０００９】図１の側断面図（side sectional view）
２-２からリードフレーム１を見ると、図２Aにおいて
は、はんだペースト２０が、ダイパッド２５上に堆積せ
られる。図２Bにおいては、半導体ダイ１０が、ダイパ
ッド２５上に堆積したはんだペースト２０上に位置付け
られる。この工程は、ダイアタッチ（die attach）また
はダイボンディング（die bonding）として知られ、通
常、自動ダイアタッチまたはダイボンディング装置によ
って形成される。リードフレーム１上に半導体ダイ１０
を搭載した後、半導体ダイ１０を搭載したリードフレー
ム１は、はんだペースト２０を硬化させるためにキュア
チャンバ（curing chamber）に移動せられる。FIG. 1 is a side sectional view.
Looking at the lead frame 1 from 2-2, in FIG. 2A, the solder paste 20 is deposited on the die pad 25. In FIG. 2B, the semiconductor die 10 is positioned on the solder paste 20 deposited on the die pad 25. This process is known as die attach or die bonding and is usually formed by an automatic die attach or die bonding apparatus. Semiconductor die 10 on lead frame 1
After mounting, the lead frame 1 on which the semiconductor die 10 is mounted is moved to a curing chamber to cure the solder paste 20.
【００１０】図２Cにおいては、ワイヤ接続（またはワ
イヤ）３０が、半導体ダイ１０上の接合パッドとリード
フレーム１の内側リード部１５との間に形成される。ワ
イヤ３０は、半導体ダイ１０上のボンディングパッドを
内側リード部１５に電気的に結合し、それにより外側リ
ード部１６を介して完成された半導体パッケージに外部
接続を供給する。In FIG. 2C, a wire connection (or wire) 30 is formed between the bond pad on the semiconductor die 10 and the inner lead 15 of the lead frame 1. The wires 30 electrically couple the bonding pads on the semiconductor die 10 to the inner leads 15, thereby providing external connections to the completed semiconductor package via the outer leads 16.
【００１１】図２Dにおいては、半導体ダイ１０、ダイ
パッド２５および内側リード部１５が金型（mould）お
よび成形コンパウンド（moulding compound）内に封じ
込められる。その金型および成形コンパウンドは、パッ
ケージ３５を形成するための成形コンパウンド内に半導
体ダイ１０、ワイヤ３０、ダイパッド２５および内側リ
ード部１５を封じ込めるために、金型内に封入される。
その金型は、ダンバー７の両側（either side）で固定
される金型片（mould pieces）から構成される。そのダ
ンバー７は、ダイパッド２５に固定している半導体ダイ
１０を囲み、その囲い内の空間に成形コンパウンドを流
し、その空間を封じる。このように、ダンバー７は、半
導体ダイ１０、ワイヤ３０、ダイパッド２５および内側
リード部１５を封じ込める成形済パッケージ（moulded
package）３５のサイズを、決定する。成形コンパウン
ドの封入後、成形された半導体パッケージ３５を金型片
から離別（removing）する前に、成形コンパウンド（例
えば、プラスチック）を冷却し、硬化させるためのキュ
ア時間（curing period）が必要となる。その成形工程
の後、リードフレーム１の露出部分がメッキされる（典
型的には、スズ-鉛メッキ（tin-lead plating）が用い
られる）。In FIG. 2D, semiconductor die 10, die pad 25 and inner leads 15 are encapsulated in a mold and a molding compound. The mold and molding compound are encapsulated in a mold to encapsulate the semiconductor die 10, wires 30, die pad 25 and inner leads 15 in a molding compound for forming a package 35.
The mold is composed of mold pieces fixed on both sides of the dambar 7. The dambar 7 surrounds the semiconductor die 10 fixed to the die pad 25, flows a molding compound into a space in the enclosure, and seals the space. Thus, the dambar 7 is a molded package that encapsulates the semiconductor die 10, the wires 30, the die pad 25, and the inner leads 15.
package) 35 is determined. After enclosing the molding compound and before removing the molded semiconductor package 35 from the mold piece, a curing period is required to cool and cure the molding compound (eg, plastic). . After the molding step, the exposed portion of the lead frame 1 is plated (typically, tin-lead plating is used).
【００１２】図２Eにおいては、ダンバー７は除去さ
れ、外側リード部１６が、エッジ部９から切り取られ、
成形される。これは、切り取りおよび成形段階（trim a
nd form step）として通常知られている。成形工程が完
遂すると、ダンバーはもはや不要となるので、そのダン
バーは除去される。ダンバーが除去されるもう一つの理
由は、ダンバーは外側リード部と電気的にショートして
おり、それ故、パッケージされた半導体ダイが電気回路
内にて動作するように、そのダンバーは除去されなけれ
ばならないからである。In FIG. 2E, the dambar 7 has been removed and the outer lead 16 has been cut from the edge 9 and
Molded. This involves the trimming and forming steps (trim a
nd form step). Upon completion of the molding process, the dambar is no longer needed and is removed. Another reason that the bar is removed is that the bar is electrically shorted to the outer leads and therefore the bar must be removed so that the packaged semiconductor die can operate in the electrical circuit. Because it must be.
【００１３】多数のリード（例えば、クワッドフラット
パッケージ（quad flad pack(QFP)））を有する半導体
パッケージでは、そのリードの密度に依り、リード間か
らダンバー部を除去するための非常に細かく精密な機械
的切り取り器（mechanicalpunch）が必要とされること
を理解されたい。さらに、リードフレーム１上に形成さ
れている半導体パッケージ３５を有する当該リードフレ
ーム１は、形成および切り取りによるリードの大きさに
大いに影響する位置合せのエラーをより小さくするよう
に、機械的切り取り器の上に正確に位置合せをしなけれ
ばならない。In a semiconductor package having a large number of leads (for example, a quad flad pack (QFP)), a very fine and precise machine for removing a dambar portion from between leads depends on the density of the leads. It should be understood that a mechanical punch is required. In addition, the lead frame 1 having the semiconductor package 35 formed on the lead frame 1 has a mechanical cut-off device to reduce alignment errors which greatly affect the size of the leads due to forming and cutting. Must be precisely aligned on top.
【００１４】リードフレーム１の外側リード部１６が以
下のように成形される。すなわち、各外側リード部１６
の平坦部１７が同一平面内に存在し、半導体パッケージ
３５が印刷配線板上に搭載され接合されるように、成形
される。結局、リードフレーム１の外側リード部１６の
同一平面性（coplanarity）が維持されることが不可欠
である。The outer lead portion 16 of the lead frame 1 is formed as follows. That is, each outer lead portion 16
Are formed in such a manner that the flat portion 17 exists in the same plane, and the semiconductor package 35 is mounted and joined on the printed wiring board. Ultimately, it is essential that the coplanarity of the outer leads 16 of the lead frame 1 be maintained.
【００１５】図２Fにおいては、接合バー８が、リード
フレーム１から半導体パッケージ３５を個別化するため
に切断される。個別化の後、半導体パッケージ３５は、
外側リード部１６の同一平面性が確実に維持されるよう
に、慎重に取り扱われ、包装されなければならない。従
って、上述した従来の、半導体パッケージングの方法お
よびその結果の半導体パッケージ構造体において、パッ
ケージングの切り取りおよび成形、およびパッケージの
リードの同一平面性の維持が、困難である。In FIG. 2F, the joining bar 8 is cut to separate the semiconductor package 35 from the lead frame 1. After individualization, the semiconductor package 35
The outer leads 16 must be handled and packaged carefully to ensure that the coplanarity of the outer leads 16 is maintained. Therefore, in the conventional semiconductor packaging method and the resulting semiconductor package structure described above, it is difficult to cut and shape the packaging and maintain the coplanarity of the package leads.
【００１６】図３においては、リードフレーム３が、結
合バー６を介してエッジ部７０に結合するダイパッド２
５、およびエッジ部７０からダイパッド２５へ伸延する
成形前リード部７５を、有する。そのダイパッド２５
は、完成された半導体パッケージの高さを減ずるため
に、低く位置付けられる。成形前リード部７５のそれぞ
れは、図４A〜Eに示されるように、平坦部５５を有し、
それにより印刷配線板上に搭載できるようにする。In FIG. 3, the lead frame 3 is connected to the die pad 2 connected to the edge portion 70 through the connecting bar 6.
5, and a pre-molded lead 75 extending from the edge 70 to the die pad 25. The die pad 25
Are positioned low to reduce the height of the completed semiconductor package. As shown in FIGS. 4A to 4E, each of the pre-molding lead portions 75 has a flat portion 55,
Thereby, it can be mounted on a printed wiring board.
【００１７】図３の側断面図４-４からリードフレーム
３を見ると、図４Aにおいては、はんだペースト２０
が、ダイパッド２５上に堆積せられる。図４Bにおいて
は、半導体ダイ１０が、ダイパッド２５上に堆積したは
んだペースト２０上に搭載される。次に、リードフレー
ム３上に搭載された半導体ダイ１０を有する当該リード
フレーム３は、はんだペースト２０を硬化させるために
キュアチャンバに移動せられる。When the lead frame 3 is viewed from the side sectional view 4-4 in FIG. 3, in FIG.
Is deposited on the die pad 25. In FIG. 4B, the semiconductor die 10 is mounted on the solder paste 20 deposited on the die pad 25. Next, the lead frame 3 having the semiconductor die 10 mounted on the lead frame 3 is moved to a cure chamber to cure the solder paste 20.
【００１８】図４Cにおいては、ワイヤ接続（またはワ
イヤ）３０が、半導体ダイ１０上の接合パッドとリード
フレーム３のリード部７５との間に形成される。ワイヤ
３０は、半導体ダイ１０上のボンディングパッドをリー
ド部７５に電気的に結合し、それにより完成された半導
体パッケージに外部接続をもたらす。In FIG. 4C, a wire connection (or wire) 30 is formed between the bond pad on the semiconductor die 10 and the lead 75 of the lead frame 3. The wires 30 electrically couple the bonding pads on the semiconductor die 10 to the leads 75, thereby providing external connections to the completed semiconductor package.
【００１９】図４Dにおいては、半導体ダイ１０、ダイ
パッド２５およびリード部７５が金型および成形コンパ
ウンド内に封じ込められる。その金型および成形コンパ
ウンドは、パッケージ４５を形成するための成形コンパ
ウンド内に半導体ダイ１０、ワイヤ３０、ダイパッド２
５およびリード部７５を封じ込めるために、金型内に封
入される。その金型は、リードフレーム３のエッジ部７
０の両側で固定される金型片から構成される。そのエッ
ジ部７０は、ダイパッド２５に固定している半導体ダイ
１０を囲み、その囲いの内の空間に成形コンパウンドを
流し、その空間を封じる。このように、エッジ部７０
は、半導体ダイ１０、ダイパッド２５およびリード部７
５を封じ込める成形済パッケージ４５のサイズを、決定
する。In FIG. 4D, the semiconductor die 10, die pad 25 and lead 75 are enclosed in a mold and molding compound. The mold and molding compound include a semiconductor die 10, wires 30, and die pad 2 in a molding compound for forming package 45.
In order to enclose the lead 5 and the lead part 75, it is enclosed in a mold. The mold is used for the edge portion 7 of the lead frame 3.
It consists of mold pieces that are fixed on both sides of the zero. The edge portion 70 surrounds the semiconductor die 10 fixed to the die pad 25, flows a molding compound into a space inside the enclosure, and seals the space. Thus, the edge portion 70
Are the semiconductor die 10, the die pad 25 and the lead 7
The size of the molded package 45 in which the package 5 is enclosed is determined.
【００２０】成形コンパウンドの封入後、成形された半
導体パッケージ４５を金型片から離別する前に、成形コ
ンパウンド（例えば、プラスチック）を冷却し、硬化さ
せるためのキュア時間（curing period）が、必要とな
る。次に、リードフレーム３の露出部分がメッキされ
（典型的には、スズー鉛メッキ（tin-lead plating）が
用いられる）、メッキの層がリードフレーム３のリード
部７５の平坦部５５上に形成される。After encapsulation of the molding compound and before separating the molded semiconductor package 45 from the mold piece, a curing period is required to cool and cure the molding compound (eg, plastic). Become. Next, the exposed portion of the lead frame 3 is plated (typically, tin-lead plating is used), and a plating layer is formed on the flat portion 55 of the lead portion 75 of the lead frame 3. Is done.
【００２１】図４Eにおいては、成形済パッケージ４５
は、リード部７５および接合バー６を成形済パッケージ
４５の縁に沿って切断することによって、リードフレー
ム３から個別化される。In FIG. 4E, the molded package 45
Is separated from the lead frame 3 by cutting the lead portion 75 and the joining bar 6 along the edge of the molded package 45.
【００２２】図５においては、粘着物が堆積し易いよう
に窪み６５を形成するために、金型片を成形し、それに
よりフラグ部の下の成形体を成形する。窪み６５内の粘
着物は、印刷配線上の半導体パッケージ４５を固定する
ために使用される。リード部７５のうちの平坦部５５の
サイズが、印刷配線上の半導体パッケージ４５を固定す
るために十分な機械的強度（mechanical strength）が
与えられる程度の大きさであることが、成形されたこの
代替形状（alternate form）を使用するにあたっては必
要とされる。In FIG. 5, a mold piece is formed in order to form the depression 65 so that the sticky substance is easily deposited, and thereby a formed body below the flag portion is formed. The adhesive in the depression 65 is used for fixing the semiconductor package 45 on the printed wiring. The size of the flat portion 55 of the lead portion 75 is determined to be large enough to provide sufficient mechanical strength for fixing the semiconductor package 45 on the printed wiring. This is required when using an alternate form.
【００２３】図６においては、リード部７５が成形体
（moulding）の周縁を越えて伸延している。このような
変形実施例においてのもう一つの利点は、半導体パッケ
ージが印刷配線板上にてはんだ付けされたときに、はん
だ付けされたリード部を目視にて検査ができることがあ
る。もう一つの利点は、突き出たリード部（protruding
lead）により半導体パッケージが印刷配線板から離間
し、はんだの溶剤（flux）が取り除き易くなる。さら
に、突き出たリード部のもう一つの利点は、搭載された
半導体パッケージ上の機械的応力を減少させることであ
る。In FIG. 6, the lead 75 extends beyond the periphery of the molding. Another advantage of such an alternative embodiment is that when the semiconductor package is soldered on a printed wiring board, the soldered leads can be visually inspected. Another advantage is the protruding leads (protruding
The lead) separates the semiconductor package from the printed wiring board, making it easier to remove solder flux. Further, another advantage of the protruding leads is that they reduce the mechanical stress on the mounted semiconductor package.
【００２４】このように、先行成形リード部（preforme
d lead portions）を有するリードフレームを使用し、
並びに成形済パッケージの中に先行成形リード部を封じ
込めることは、リード部の平面性を維持したまま、半導
体パッケージを製造できる。このことは、先行成形リー
ド部がパッケージの成形において埋め込まれると、その
成形材料（moulding）が先行成形リード部の位置を固定
するからである。As described above, the preformed lead portion (preforme
d lead portions)
Further, by enclosing the preformed lead portion in the formed package, a semiconductor package can be manufactured while maintaining the flatness of the lead portion. This is because when the preformed leads are embedded in the molding of the package, the molding material fixes the position of the preformed leads.
【００２５】さらに、当該リードフレームのエッジ部
は、成形工程の間、ダンバー部として作用する追加の機
能を果たし、その結果、ダンバー部は当該リードフレー
ム上に必要とされない。Furthermore, the edge of the lead frame serves the additional function of acting as a dam bar during the molding process, so that no dam bar is required on the lead frame.
【００２６】さらに加えて、ダンバー部が必要とされな
くなると、半導体パッケージング工程中にダンバー部を
除去するための切断工程（trimming step )の必要性が
なくなる。In addition, when the dambar portion is no longer needed, the need for a trimming step to remove the dambar portion during the semiconductor packaging process is eliminated.
【００２７】また、リード部が前もって成形されるた
め、リードを成形する工程が必要とされない。さらに、
実施例では、個々離別処理（single separating operat
ion）によって、当該リードフレームからパッケージを
個別化するために、成形済パッケージの周縁に沿って先
行成形リード部および結合バー部が切断され、先行成形
リード部は完成されたパッケージの周縁から伸延してい
ない。Further, since the lead portion is formed in advance, a step of forming the lead is not required. further,
In the embodiment, the individual separating process (single separating operat
ion) cuts the preformed leads and tie bars along the perimeter of the preformed package to separate the package from the leadframe, and the preformed leads extend from the perimeter of the completed package. Not.
【００２８】従って、本発明は、本来的にリードの同一
平面性を維持する半導体パッケージ構造を提供する。ま
たその後、従来技術である切断工程および成形工程で生
ずる問題を、リードフレーム上のダンバー部なしで、ま
た先行成形リード部を用いることで、退避する。Accordingly, the present invention provides a semiconductor package structure that inherently maintains the coplanarity of the leads. Thereafter, the problems that occur in the cutting step and the forming step, which are the prior art, are evacuated without using the dambar section on the lead frame and by using the preformed lead section.
【図１】従来技術におけるリードフレームの図。FIG. 1 is a view of a lead frame according to the related art.
【図２】リードフレーム上の半導体ダイをパッケージン
グする際の様々な段階A〜Fにおける図１のリードフレー
ム側面図。FIG. 2 is a side view of the leadframe of FIG. 1 at various stages AF during packaging of the semiconductor die on the leadframe.
【図３】本発明によるリードフレームの図。FIG. 3 is a view of a lead frame according to the present invention.
【図４】本発明による半導体パッケージ構造体を形成す
るために、リードフレーム上の半導体ダイをパッケージ
する際の様々な段階A〜Eにおける図３のリードフレーム
側面図。FIG. 4 is a side view of the lead frame of FIG. 3 at various stages AE when packaging a semiconductor die on a lead frame to form a semiconductor package structure according to the present invention.
【図５】本発明に従った、代用の半導体パッケージ構造
体の図。FIG. 5 is a diagram of an alternative semiconductor package structure in accordance with the present invention.
【図６】本発明に従った、他の代用の半導体パッケージ
構造体の図。FIG. 6 is a diagram of another alternative semiconductor package structure in accordance with the present invention.
１、３ リードフレーム ６、８ 結合バー ７ ダンバー ９ エッジ １０ 半導体ダイ １５ 内側リード部 １６ 外側リード部 １７、５５ 平坦部 ２０ はんだペースト ２５ フラグ、ダイパッド ３０ ワイヤ接続（またはワイヤ） ３５、４５ 成形済パッケージ ６５ 窪み ７０ エッジ部 ７５ リード 1, 3 Lead frame 6, 8 Coupling bar 7 Dunbar 9 Edge 10 Semiconductor die 15 Inner lead 16 Outer lead 17, 55 Flat portion 20 Solder paste 25 Flag, die pad 30 Wire connection (or wire) 35, 45 Molded package 65 Depression 70 Edge 75 Lead
Claims (10)
ングする方法であって： （a）フラグ部と、エッジ部から伸延する成形済リード
部とを有するリードフレームを準備する段階； （b）前記フラグ部にダイを固定する段階； （c）前記成形済リード部に前記ダイを電気的に結合す
る段階であって、前記各成形済リード部は平坦部を有す
る段階； （d）エッジ部によって縁どられているパッケージを形
成するために成形コンパウンドの中に前記ダイ、前記フ
ラグ部および前記成形済リード部を封止する段階であっ
て、前記成形済リード部の各々の平坦部が露出している
段階； （e）前記リード部の各々の平坦部をメッキする段階；
および （f）前記成形済リード部および前記フラグ部を前記エ
ッジ部から離別する段階であって、それによって当該リ
ードフレームからパッケージを個別化する段階；から構
成されることを特徴とする方法。1. A method of packaging a semiconductor on a lead frame, comprising: (a) providing a lead frame having a flag portion and a molded lead portion extending from an edge portion; Fixing the die to the portion; (c) electrically coupling the die to the shaped lead portion, wherein each of the formed lead portions has a flat portion; Encapsulating the die, the flag, and the molded lead in a molding compound to form a package that is exposed, wherein a flat portion of each of the molded leads is exposed. (E) plating each flat portion of the lead portion;
And (f) separating the molded lead and the flag from the edge, thereby individualizing the package from the lead frame.
済リード部を囲う金型の空洞を形成するため当該リード
フレームの前記エッジ部上の金型片を固定する段階；金
型の空洞中に成形コンパウンドを封入する段階；および
成形コンパウンドを硬化させる段階；から構成されるこ
とを特徴とする前記段階（d）を含む請求項１記載の方
法。2. Fixing a mold piece on the edge of the lead frame to form a mold cavity surrounding the flag portion, the die, and the molded lead portion; The method of claim 1, comprising the steps of: encapsulating the molding compound; and curing the molding compound.
金型片を固定する段階であって：当該リードフレームの
前記エッジ部を固定し、それによって各リード部の平坦
部が成形コンパウンドから分離される段階；から構成さ
れることを特徴とする請求項２記載の方法。3. A step of fixing a mold piece on the edge of the lead frame, fixing the edge of the lead frame, whereby a flat portion of each lead is separated from a molding compound. 3. The method of claim 2, further comprising the step of:
ッケージングする方法であって：前記各成形済リード部
の前記平坦部を一平面に整列させる段階；から構成され
ることを特徴とする前記段階（d）を含む請求項１、
２、３記載の方法。4. A method of packaging a semiconductor die on the lead frame, the method comprising: aligning the flat portion of each of the molded leads in a plane. Claim 1, comprising (d).
2. The method according to 2, 3.
体ダイ；フラグ部であって、その上に搭載される半導体
ダイを有するフラグ部；成形済リード部であって、その
各々が当該パッケージの外部で電気的接続をもたらすた
めの平坦部を有する成形済リード部；半導体ダイおよび
前記成形済リード部に結合し、それらの間に電気的接続
をもたらすワイヤ；前記各成形済リード部の平坦部が露
出するように、前記半導体ダイ、前記フラグ部、前記ワ
イヤおよび前記成形済リード部を封止する成形体；から
構成されることを特徴とする半導体パッケージ構造体。5. A semiconductor package structure comprising: a semiconductor die; a flag portion having a semiconductor die mounted thereon; a molded lead portion, each of which is external to the package. A molded lead having a flat portion for providing an electrical connection with the semiconductor die and a wire coupled to the molded lead and providing an electrical connection therebetween; A semiconductor package structure comprising: a molded body that seals the semiconductor die, the flag portion, the wire, and the molded lead portion so as to be exposed.
の周縁を越えて突き出ていることを特徴とする請求項５
記載の半導体パッケージ構造体。6. The semiconductor device according to claim 5, wherein the formed lead portion protrudes beyond a peripheral edge of the semiconductor package.
A semiconductor package structure as described in the above.
キの層から構成される前記請求項のいづれかに記載の半
導体パッケージ構造体。7. The semiconductor package structure according to claim 1, comprising a plating layer on a flat portion of each of the formed lead portions.
成形体が前記フラグ部の平坦部を露出させた；ことを特
徴とする請求項５記載の半導体パッケージ構造体。8. The semiconductor package structure according to claim 5, wherein the flag portion has a flat portion; and the molded body exposes the flat portion of the flag portion.
当該パッケージの外部で電気的接続をもたらすために前
記平坦部上にメッキの層を有する；ことを特徴とする請
求項８記載の半導体パッケージ構造体。9. The flat portion where the flag portion is exposed,
9. The semiconductor package structure according to claim 8, further comprising a plating layer on the flat portion to provide an electrical connection outside the package.
に粘着物の堆積が位置付けられるように成形され；前記
粘着物は、印刷配線上に当該パッケージを固定的に搭載
する；ことを特徴とする前記請求項のいづれかに記載の
半導体パッケージ構造体。10. The molding material under the flag portion is molded such that the adhesive deposit is positioned thereon; the adhesive securely mounts the package on printed wiring. A semiconductor package structure according to any one of the preceding claims.
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| MY9604469 | 1996-10-26 | ||
| MYPI9604469 | 1996-10-26 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH10135262A true JPH10135262A (en) | 1998-05-22 |
Family
ID=19749759
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9311511A Pending JPH10135262A (en) | 1996-10-26 | 1997-10-27 | Semiconductor package structure and forming method thereof |
Country Status (3)
| Country | Link |
|---|---|
| JP (1) | JPH10135262A (en) |
| KR (1) | KR19980033207A (en) |
| TW (1) | TW372341B (en) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2015170823A (en) * | 2014-03-10 | 2015-09-28 | セイコーインスツル株式会社 | Resin-sealed semiconductor apparatus and manufacturing method of the same |
-
1997
- 1997-09-18 TW TW086113529A patent/TW372341B/en active
- 1997-10-27 JP JP9311511A patent/JPH10135262A/en active Pending
- 1997-10-27 KR KR1019970055326A patent/KR19980033207A/en not_active Application Discontinuation
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2015170823A (en) * | 2014-03-10 | 2015-09-28 | セイコーインスツル株式会社 | Resin-sealed semiconductor apparatus and manufacturing method of the same |
Also Published As
| Publication number | Publication date |
|---|---|
| TW372341B (en) | 1999-10-21 |
| KR19980033207A (en) | 1998-07-25 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US8497158B2 (en) | Leadframe strip and mold apparatus for an electronic component and method of encapsulating an electronic component | |
| US8071426B2 (en) | Method and apparatus for no lead semiconductor package | |
| JP3170199B2 (en) | Semiconductor device, method of manufacturing the same, and substrate frame | |
| WO2001003186A9 (en) | Semiconductor device, method of manufacturing the same, and structure for mounting semiconductor device | |
| JP2004153220A (en) | Lead frame, its manufacturing method, plastic molding semiconductor device and its manufacturing device | |
| US20050184404A1 (en) | Photosensitive semiconductor package with support member and method for fabricating the same | |
| JPH10284525A (en) | Method for producing semiconductor device | |
| KR20050051572A (en) | Method of manufacturing semiconductor device | |
| CN102779761B (en) | Leadframe and method for packaging semiconductor die | |
| JP2003224239A (en) | Semiconductor device and its manufacturing method | |
| JPH10135262A (en) | Semiconductor package structure and forming method thereof | |
| US20010042912A1 (en) | Dual-die integrated circuit package | |
| JPH0936155A (en) | Manufacture of semiconductor device | |
| US8481369B2 (en) | Method of making semiconductor package with improved standoff | |
| US20020177254A1 (en) | Semiconductor package and method for making the same | |
| US8080448B1 (en) | Semiconductor device with nested rows of contacts | |
| JPS62298146A (en) | Electronic device | |
| JP2000150761A (en) | Resin sealed semiconductor device and its manufacture | |
| JPH0653399A (en) | Resin-sealed semiconductor device | |
| JP2002164496A (en) | Semiconductor device and method for manufacturing the same | |
| JPH11220087A (en) | Lead frame, semiconductor device using the same and its manufacture | |
| KR100259079B1 (en) | Semiconductor package and method for fabricating the same | |
| JPH0493059A (en) | Semiconductor package | |
| JPH02303056A (en) | Manufacture of semiconductor integrated circuit | |
| JP2004200719A (en) | Semiconductor device |