JPH10125900A - Ｇｔｏサイリスタ - Google Patents
ＧｔｏサイリスタInfo
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- JPH10125900A JPH10125900A JP28133097A JP28133097A JPH10125900A JP H10125900 A JPH10125900 A JP H10125900A JP 28133097 A JP28133097 A JP 28133097A JP 28133097 A JP28133097 A JP 28133097A JP H10125900 A JPH10125900 A JP H10125900A
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/70—Bipolar devices
- H01L29/74—Thyristor-type devices, e.g. having four-zone regenerative action
- H01L29/744—Gate-turn-off devices
-
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
- H01L29/417—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions carrying the current to be rectified, amplified or switched
- H01L29/41716—Cathode or anode electrodes for thyristors
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Abstract
(57)【要約】
【課題】 半導体表面に陰極およびゲート装置および電
界板遮蔽を有するＧＴＯサイリスタにおいて、絶縁破壊
を防止する。 【解決手段】 電界板遮蔽が半導体表面に対して垂直方
向に見て陰極装置１０のベース領域１の少なくとも空間
電荷領域が生ずる範囲の無間隙の覆いとして構成されて
おり、空間電荷領域の広がりが、ベース領域１にくらべ
て高められたドーピング濃度を有し、また電界板遮蔽の
下側で少なくともその縁部まで達しているベース領域１
の形式のストッパ領域１６により制限されている。
界板遮蔽を有するＧＴＯサイリスタにおいて、絶縁破壊
を防止する。 【解決手段】 電界板遮蔽が半導体表面に対して垂直方
向に見て陰極装置１０のベース領域１の少なくとも空間
電荷領域が生ずる範囲の無間隙の覆いとして構成されて
おり、空間電荷領域の広がりが、ベース領域１にくらべ
て高められたドーピング濃度を有し、また電界板遮蔽の
下側で少なくともその縁部まで達しているベース領域１
の形式のストッパ領域１６により制限されている。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体表面に陰極
およびゲート装置および電界板遮蔽を有するＧＴＯサイ
リスタに関する。
およびゲート装置および電界板遮蔽を有するＧＴＯサイ
リスタに関する。
【０００２】
【従来の技術】ＧＴＯサイリスタ（ＧＴＯ＝ゲートター
ンオフ）では、よく知られているように、多数の個別サ
イリスタがタブレット上に互いに並列に接続されてい
る。タブレットはその際に半導体基体ならびに個別サイ
リスタの個別の電極を含んでいる。個別サイリスタのエ
ミッタ電極はタブレット上に押し付けられる好ましくは
モリブデンから成る押圧板により接触される。
ンオフ）では、よく知られているように、多数の個別サ
イリスタがタブレット上に互いに並列に接続されてい
る。タブレットはその際に半導体基体ならびに個別サイ
リスタの個別の電極を含んでいる。個別サイリスタのエ
ミッタ電極はタブレット上に押し付けられる好ましくは
モリブデンから成る押圧板により接触される。
【０００３】このようなＧＴＯサイリスタでは十分な作
動のためには下記の前提条件が満足されなければならな
い。 （ａ）各々の個別サイリスタにおいてたとえばエミッタ
領域とベース領域との間の露出しているｐｎ接合が電気
的および化学的な影響に対するパッシベーションが行わ
れなければならない。 （ｂ）安定な連続的作動のためにＧＴＯサイリスタのオ
フの場合に表面絶縁破壊がＧＴＯサイリスタの内部の絶
縁破壊電圧よりも高い電圧で行われなければならない。 （ｃ）ＧＴＯサイリスタのターンオフ状態で若干数の個
別サイリスタがターンオフ過程の最後にすべての負荷電
流を引き受けなければならないことを避けなければなら
ない。なぜならば、さもなければこれらの個別サイリス
タが破壊されるであろうからである。
動のためには下記の前提条件が満足されなければならな
い。 （ａ）各々の個別サイリスタにおいてたとえばエミッタ
領域とベース領域との間の露出しているｐｎ接合が電気
的および化学的な影響に対するパッシベーションが行わ
れなければならない。 （ｂ）安定な連続的作動のためにＧＴＯサイリスタのオ
フの場合に表面絶縁破壊がＧＴＯサイリスタの内部の絶
縁破壊電圧よりも高い電圧で行われなければならない。 （ｃ）ＧＴＯサイリスタのターンオフ状態で若干数の個
別サイリスタがターンオフ過程の最後にすべての負荷電
流を引き受けなければならないことを避けなければなら
ない。なぜならば、さもなければこれらの個別サイリス
タが破壊されるであろうからである。
【０００４】これらの種々の要求を満足するため、これ
まで下記のような措置が講じられている。
まで下記のような措置が講じられている。
【０００５】露出しているｐｎ接合を保護するためたと
えばシリコン二酸化物、シリコン窒化物またはポリイミ
ドから成る絶縁層によるパッシベーションが行われる。
しかしこのパッシベーションにより外部電荷に対する誘
導的遮蔽は達成されない。
えばシリコン二酸化物、シリコン窒化物またはポリイミ
ドから成る絶縁層によるパッシベーションが行われる。
しかしこのパッシベーションにより外部電荷に対する誘
導的遮蔽は達成されない。
【０００６】さらに半導体基体の表面においてドーピン
グ濃度の減少が行われる。それによりオフの場合に、絶
縁破壊がＧＴＯサイリスタの表面ではなく内部で生ずる
ように、表面絶縁破壊電圧の上昇が達成される。
グ濃度の減少が行われる。それによりオフの場合に、絶
縁破壊がＧＴＯサイリスタの表面ではなく内部で生ずる
ように、表面絶縁破壊電圧の上昇が達成される。
【０００７】またＧＴＯサイリスタの製造の際の適当な
技術的措置により、すべての個別サイリスタを可能なか
ぎり類似に製造できるように努められる。なぜならば、
等しい個別サイリスタから構成されるＧＴＯサイリスタ
またはこのＧＴＯサイリスタを形成する“均質のサイリ
スタマトリックス”が同時にターンオフすることが前提
となっているからである。
技術的措置により、すべての個別サイリスタを可能なか
ぎり類似に製造できるように努められる。なぜならば、
等しい個別サイリスタから構成されるＧＴＯサイリスタ
またはこのＧＴＯサイリスタを形成する“均質のサイリ
スタマトリックス”が同時にターンオフすることが前提
となっているからである。
【０００８】図３には、たとえば米国特許第 5,010,384
号明細書から公知のＧＴＯサイリスタにおける陰極装置
と類似の従来通常の陰極装置が示されている。
号明細書から公知のＧＴＯサイリスタにおける陰極装置
と類似の従来通常の陰極装置が示されている。
【０００９】図３中に示されているように、メサ構造の
陰極装置のベース領域１の上にエミッタ領域２が配置さ
れており、その上にたとえばアルミニウムから成るエミ
ッタ電極３が設けられている。エミッタ電極３は好まし
くはモリブデンから成る押圧板４により接触され、その
際にこの押圧板４は、全体としてＧＴＯサイリスタを形
成する多数のこのような個別サイリスタに対して共通に
設けられている。
陰極装置のベース領域１の上にエミッタ領域２が配置さ
れており、その上にたとえばアルミニウムから成るエミ
ッタ電極３が設けられている。エミッタ電極３は好まし
くはモリブデンから成る押圧板４により接触され、その
際にこの押圧板４は、全体としてＧＴＯサイリスタを形
成する多数のこのような個別サイリスタに対して共通に
設けられている。
【００１０】ベース領域１およびエミッタ領域２（サイ
リスタの他の領域はここには示されていない）から成る
半導体基体の表面に生ずるベース領域１とエミッタ領域
２との間のｐｎ接合は、シリコン二酸化物層および／ま
たはシリコン窒化物層から成るパッシベーション層５に
より保護されている。
リスタの他の領域はここには示されていない）から成る
半導体基体の表面に生ずるベース領域１とエミッタ領域
２との間のｐｎ接合は、シリコン二酸化物層および／ま
たはシリコン窒化物層から成るパッシベーション層５に
より保護されている。
【００１１】ベース領域１は、メサ構造の結果として押
圧板４から十分な間隔をおいて配置されている電極６に
より接触されている。ゲート電極６と押圧板４との間の
絶縁破壊を防止するため、追加的にポリイミドから成る
もう１つの絶縁層７（ゲート絶縁）が設けられている。
圧板４から十分な間隔をおいて配置されている電極６に
より接触されている。ゲート電極６と押圧板４との間の
絶縁破壊を防止するため、追加的にポリイミドから成る
もう１つの絶縁層７（ゲート絶縁）が設けられている。
【００１２】冒頭に記載した種類に属するプレーナ装置
の別のサイリスタがヨーロッパ特許出願公開第 0235706
号明細書から知られている。その際に絶縁破壊電圧を高
めるため、半導体表面において主ｐｎ接合とゲート装置
のベース領域とエミッタ領域との間のｐｎ接合とを覆う
フレーム状の電界板条片が設けられている。両ｐｎ接合
の間は電界板遮蔽なしの半導体表面である。ウェルの湾
曲範囲に高い電界の強さが存在しているので、そこに絶
縁破壊が起こり易いというおそれがある。
の別のサイリスタがヨーロッパ特許出願公開第 0235706
号明細書から知られている。その際に絶縁破壊電圧を高
めるため、半導体表面において主ｐｎ接合とゲート装置
のベース領域とエミッタ領域との間のｐｎ接合とを覆う
フレーム状の電界板条片が設けられている。両ｐｎ接合
の間は電界板遮蔽なしの半導体表面である。ウェルの湾
曲範囲に高い電界の強さが存在しているので、そこに絶
縁破壊が起こり易いというおそれがある。
【００１３】
【発明が解決しようとする課題】本発明の課題は、冒頭
に記載した種類のサイリスタであって絶縁破壊が防止さ
れるサイリスタを提供することにある。
に記載した種類のサイリスタであって絶縁破壊が防止さ
れるサイリスタを提供することにある。
【００１４】
【課題を解決するための手段】この課題は、電界板遮蔽
が半導体表面に対して垂直方向に見て陰極装置のベース
領域の少なくとも空間電荷領域が生ずる範囲の無間隙の
覆いとして構成されており、空間電荷領域の広がりが、
ベース領域にくらべて高められたドーピング濃度を有し
また電界板遮蔽の下側で少なくともその縁部まで達して
いるベース領域の形式のストッパ領域により制限される
ことにより解決される。好ましくは、電界板遮蔽の下側
に、電界板遮蔽により覆われておらず側方に開口する、
電界の強さ‐等電位線に対する通り抜け範囲が存在して
いる。
が半導体表面に対して垂直方向に見て陰極装置のベース
領域の少なくとも空間電荷領域が生ずる範囲の無間隙の
覆いとして構成されており、空間電荷領域の広がりが、
ベース領域にくらべて高められたドーピング濃度を有し
また電界板遮蔽の下側で少なくともその縁部まで達して
いるベース領域の形式のストッパ領域により制限される
ことにより解決される。好ましくは、電界板遮蔽の下側
に、電界板遮蔽により覆われておらず側方に開口する、
電界の強さ‐等電位線に対する通り抜け範囲が存在して
いる。
【００１５】本発明の他の好ましい実施態様は従属請求
項に記載されている。
項に記載されている。
【００１６】本発明による陰極装置では、外部電荷に対
する電気的遮蔽を行いまた表面電位を調整するため、電
界板遮蔽層が、スイッチング範囲に対して重要な空間電
荷領域がある範囲の上に設けられる。それにもかかわら
ず、電界の強さ‐等電位線が中断されないことが保証さ
れる。空間電荷領域の広がり範囲の空間的制限はストッ
パ領域により定められる。すなわち、空間電荷領域が専
ら電界板遮蔽の下側に広がっていることまたはこれによ
り完全に覆われていることを保証する空間電荷領域の合
目的的な空間的形成が行われる。
する電気的遮蔽を行いまた表面電位を調整するため、電
界板遮蔽層が、スイッチング範囲に対して重要な空間電
荷領域がある範囲の上に設けられる。それにもかかわら
ず、電界の強さ‐等電位線が中断されないことが保証さ
れる。空間電荷領域の広がり範囲の空間的制限はストッ
パ領域により定められる。すなわち、空間電荷領域が専
ら電界板遮蔽の下側に広がっていることまたはこれによ
り完全に覆われていることを保証する空間電荷領域の合
目的的な空間的形成が行われる。
【００１７】遮蔽層または電界板はその際に好ましく
は、ＧＴＯサイリスタの半導体基体の表面に生ずる陰極
装置のベース領域とエミッタ領域との間のｐｎ接合をも
覆う。それによりこの特に臨界的な範囲が同じく外部の
誘導的な電荷影響に対して遮蔽される。
は、ＧＴＯサイリスタの半導体基体の表面に生ずる陰極
装置のベース領域とエミッタ領域との間のｐｎ接合をも
覆う。それによりこの特に臨界的な範囲が同じく外部の
誘導的な電荷影響に対して遮蔽される。
【００１８】遮蔽層は特に有利には直列抵抗としても使
用できる。
用できる。
【００１９】そのために遮蔽層はエミッタ領域の中心か
ら半導体基体の表面に生ずるベース領域とエミッタ領域
との間のｐｎ接合の上側の範囲内で絶縁体層の上を導か
れ、またそこで遮蔽層が“横方向”抵抗を形成するよう
にエミッタ電極により接触される。前記の米国特許第
5,010,384号明細書では確かに同じようにＧＴＯサイリ
スタにおける抵抗層がそのエミッタ電極の上に設けられ
ている。しかしそこでは抵抗層はスタック方向に直接に
エミッタ領域とエミッタ電極との間に設けられているの
で、横方向の装置は存在しない。
ら半導体基体の表面に生ずるベース領域とエミッタ領域
との間のｐｎ接合の上側の範囲内で絶縁体層の上を導か
れ、またそこで遮蔽層が“横方向”抵抗を形成するよう
にエミッタ電極により接触される。前記の米国特許第
5,010,384号明細書では確かに同じようにＧＴＯサイリ
スタにおける抵抗層がそのエミッタ電極の上に設けられ
ている。しかしそこでは抵抗層はスタック方向に直接に
エミッタ領域とエミッタ電極との間に設けられているの
で、横方向の装置は存在しない。
【００２０】遮蔽層に対しては好ましくはドープされた
多結晶シリコンが使用される。それによって場合により
この遮蔽層の抵抗値が適当に調整され得る。
多結晶シリコンが使用される。それによって場合により
この遮蔽層の抵抗値が適当に調整され得る。
【００２１】本発明による陰極装置はメサ構造のＧＴＯ
サイリスタだけでなくプレーナ構造のＧＴＯサイリスタ
にも応用可能である。エミッタ領域およびベース領域が
平坦に構成されているこの最後にあげたケースに対し
て、たとえばエミッタ電極はエミッタ電極の表面に接触
する押圧板の下面とゲート電極の上面との間の十分な間
隔が保証されるように、その下側に部分的に設けられて
いる絶縁体層によりその層厚を厚くすることができる。
すなわちこの間隔が過度に小さいならば、場合によって
は数１０００個もの個別サイリスタまたはそれらのエミ
ッタ電極と接触する押圧板と個別サイリスタの個々のゲ
ート電極との間の絶縁破壊が行われる。
サイリスタだけでなくプレーナ構造のＧＴＯサイリスタ
にも応用可能である。エミッタ領域およびベース領域が
平坦に構成されているこの最後にあげたケースに対し
て、たとえばエミッタ電極はエミッタ電極の表面に接触
する押圧板の下面とゲート電極の上面との間の十分な間
隔が保証されるように、その下側に部分的に設けられて
いる絶縁体層によりその層厚を厚くすることができる。
すなわちこの間隔が過度に小さいならば、場合によって
は数１０００個もの個別サイリスタまたはそれらのエミ
ッタ電極と接触する押圧板と個別サイリスタの個々のゲ
ート電極との間の絶縁破壊が行われる。
【００２２】
【実施例】以下、図面により本発明を一層詳細に説明す
る。
る。
【００２３】図１および図２において互いに相応する構
成部分には図３中と同じ符号が付されている。
成部分には図３中と同じ符号が付されている。
【００２４】図１はメサ構造の陰極装置１０を示し、ま
た図２にはプレーナ構造の陰極装置１０が示されてい
る。
た図２にはプレーナ構造の陰極装置１０が示されてい
る。
【００２５】図１の実施例では先ず、図３による従来の
陰極装置と類似して、メサ構造の側面２１が、パッシベ
ーション層として作用しまたゲート電極６からエミッタ
領域２の表面の中心の範囲内の半導体表面まで延びてい
る絶縁体層１５により保護されている。この絶縁体層１
５に対してはたとえばシリコン二酸化物が使用される。
半導体表面に延びているたとえばポリイミドまたは保護
レジストまたはシリコン窒化物から成る絶縁層７は、図
３の陰極装置の際のように、好ましくはモリブデンから
成る押圧板４への短絡を防止する。
陰極装置と類似して、メサ構造の側面２１が、パッシベ
ーション層として作用しまたゲート電極６からエミッタ
領域２の表面の中心の範囲内の半導体表面まで延びてい
る絶縁体層１５により保護されている。この絶縁体層１
５に対してはたとえばシリコン二酸化物が使用される。
半導体表面に延びているたとえばポリイミドまたは保護
レジストまたはシリコン窒化物から成る絶縁層７は、図
３の陰極装置の際のように、好ましくはモリブデンから
成る押圧板４への短絡を防止する。
【００２６】図３による陰極装置と相違して、本発明に
よる陰極装置では電界板遮蔽としてたとえばドープされ
た多結晶シリコンから成る遮蔽層８がエミッタ領域２の
表面の中心範囲とベース領域１とエミッタ領域２との間
のｐｎ接合の上側の範囲との間で中断されずに導かれて
いる。この遮蔽層８はｐｎ接合の上側の範囲内で、モリ
ブデン製押圧板４により圧力を与えられるエミッタ電極
１３により接触される。遮蔽層８の中心範囲内にはその
上側に、遮蔽層８が相応のドーピングの際に同時に、エ
ミッタ領域２の中心からｐｎ接合の範囲内を“横方向”
に導かれている抵抗として作用するように、たとえばシ
リコン二酸化物から成るもう１つの絶縁層９が設けられ
ている。
よる陰極装置では電界板遮蔽としてたとえばドープされ
た多結晶シリコンから成る遮蔽層８がエミッタ領域２の
表面の中心範囲とベース領域１とエミッタ領域２との間
のｐｎ接合の上側の範囲との間で中断されずに導かれて
いる。この遮蔽層８はｐｎ接合の上側の範囲内で、モリ
ブデン製押圧板４により圧力を与えられるエミッタ電極
１３により接触される。遮蔽層８の中心範囲内にはその
上側に、遮蔽層８が相応のドーピングの際に同時に、エ
ミッタ領域２の中心からｐｎ接合の範囲内を“横方向”
に導かれている抵抗として作用するように、たとえばシ
リコン二酸化物から成るもう１つの絶縁層９が設けられ
ている。
【００２７】絶縁体層１５は陰極装置１０の絶縁層７と
ベース領域１との間に、遮蔽層８とならんで配置されて
おり半導体表面に開口する絶縁体間隙２２を形成する。
このようにしてベース領域１は一方では半導体表面に対
し垂直方向に見て間隙なしに覆われており、他方では遮
蔽層８の下側に、側方で絶縁体間隙２２に開口する電界
の強さ‐等電位線（図示されていない）に対する通り抜
け範囲２０が存在しており、従って等電位線が遮蔽層８
および絶縁層７により中断されない。
ベース領域１との間に、遮蔽層８とならんで配置されて
おり半導体表面に開口する絶縁体間隙２２を形成する。
このようにしてベース領域１は一方では半導体表面に対
し垂直方向に見て間隙なしに覆われており、他方では遮
蔽層８の下側に、側方で絶縁体間隙２２に開口する電界
の強さ‐等電位線（図示されていない）に対する通り抜
け範囲２０が存在しており、従って等電位線が遮蔽層８
および絶縁層７により中断されない。
【００２８】遮蔽層８により遮蔽されまた空間電荷領域
が生ずるベース領域１の範囲は、ゲート電極６の方向に
ベース領域１の形式のストッパ領域１６により制限され
る。ストッパ領域１６はベース領域１のドーピング濃度
にくらべて、この範囲の中へも遮蔽された範囲の外へも
空間電荷領域のそれ以上の広がりを防止するように選ば
れている高められたドーピング濃度を有する。すなわち
換言すれば、高められたドーピング濃度を有するストッ
パ領域１６が、空間電荷領域の一部分が電界板遮蔽の外
側に延び得ないことを保証するため、少なくとも遮蔽層
８の縁部の下まで達するまで広げられている。ストッパ
領域１６はこうして空間電荷領域に対する広がり範囲の
空間的形状付与および制限の機能を有する。遮蔽層８
は、遮蔽作用の改善のために有利であれば、ストッパ領
域１６と重なってもよい。ストッパ領域１６は、図示の
例では、絶縁体間隙２２およびゲート電極６に隣接する
比較的薄い層として構成されている。
が生ずるベース領域１の範囲は、ゲート電極６の方向に
ベース領域１の形式のストッパ領域１６により制限され
る。ストッパ領域１６はベース領域１のドーピング濃度
にくらべて、この範囲の中へも遮蔽された範囲の外へも
空間電荷領域のそれ以上の広がりを防止するように選ば
れている高められたドーピング濃度を有する。すなわち
換言すれば、高められたドーピング濃度を有するストッ
パ領域１６が、空間電荷領域の一部分が電界板遮蔽の外
側に延び得ないことを保証するため、少なくとも遮蔽層
８の縁部の下まで達するまで広げられている。ストッパ
領域１６はこうして空間電荷領域に対する広がり範囲の
空間的形状付与および制限の機能を有する。遮蔽層８
は、遮蔽作用の改善のために有利であれば、ストッパ領
域１６と重なってもよい。ストッパ領域１６は、図示の
例では、絶縁体間隙２２およびゲート電極６に隣接する
比較的薄い層として構成されている。
【００２９】図２の実施例はプレーナ構造を示す。すな
わちエミッタ領域２およびベース領域１がここでは１つ
の平面内に位置している。それにもかかわらず押圧板４
の下面とゲート電極６の上面との間の十分な間隔を保証
するため、ここではエミッタ電極１３がたとえばシリコ
ン二酸化物から成る絶縁体層１４により“補強”されて
いる。それにより前記の間隔またはエミッタ電極１３お
よび絶縁体層１４から成る“こぶ”の高さが１０μｍと
２０μｍとの間の値に設定され得る。このような間隔
は、押圧板４とゲート電極６との間の短絡を確実に防止
するのに十分である。
わちエミッタ領域２およびベース領域１がここでは１つ
の平面内に位置している。それにもかかわらず押圧板４
の下面とゲート電極６の上面との間の十分な間隔を保証
するため、ここではエミッタ電極１３がたとえばシリコ
ン二酸化物から成る絶縁体層１４により“補強”されて
いる。それにより前記の間隔またはエミッタ電極１３お
よび絶縁体層１４から成る“こぶ”の高さが１０μｍと
２０μｍとの間の値に設定され得る。このような間隔
は、押圧板４とゲート電極６との間の短絡を確実に防止
するのに十分である。
【００３０】図２による実施例ではストッパ領域１６は
図１による例のようにプレーナ構造の所与の条件に即し
た適応のもとに構成されている。プレーナ構造はその他
の点ではストッパ領域１６の下側の電界の強さ‐等電位
線に対する側方の通り抜け範囲２０を生ずる。
図１による例のようにプレーナ構造の所与の条件に即し
た適応のもとに構成されている。プレーナ構造はその他
の点ではストッパ領域１６の下側の電界の強さ‐等電位
線に対する側方の通り抜け範囲２０を生ずる。
【００３１】本発明は、要約すると、追加的に少なくと
も１つの導電性の層が、“電界板”として外部電荷の影
響を遮蔽する好ましくは多結晶シリコンから成る遮蔽層
８の形態で施されることにより優れている。同時にこの
層８により表面電位が調整される。また遮蔽層８はその
エミッタ領域とエミッタ電極との間の個別サイリスタに
対する直列抵抗として作用することができる。
も１つの導電性の層が、“電界板”として外部電荷の影
響を遮蔽する好ましくは多結晶シリコンから成る遮蔽層
８の形態で施されることにより優れている。同時にこの
層８により表面電位が調整される。また遮蔽層８はその
エミッタ領域とエミッタ電極との間の個別サイリスタに
対する直列抵抗として作用することができる。
【図１】本発明の第１の実施例による陰極装置の断面
図。
図。
【図２】本発明の第２の実施例による陰極装置の断面
図。
図。
【図３】公知の陰極装置の断面図。
１ ベース領域 ２ エミッタ領域 ３ エミッタ電極 ４ 押圧板 ５ パッシベーション層 ６ ゲート電極 ７ 絶縁層 ８ 遮蔽層 ９ 絶縁層 １０ 陰極装置 １１ ゲート装置 １３ エミッタ電極 １４ 絶縁体層 １５ 絶縁体層 １６ ストッパ領域 ２０ 通り抜け範囲 ２１ 側面 ２２ 絶縁体間隙 ２３ ベース領域
Claims (10)
- 【請求項１】 半導体表面に陰極およびゲート装置およ
び電界板遮蔽を有するＧＴＯサイリスタにおいて、電界
板遮蔽が半導体表面に対して垂直方向に見て陰極装置
（１０）のベース領域（１）の少なくとも空間電荷領域
が生ずる範囲の無間隙の覆いとして構成されており、空
間電荷領域の広がりが、ベース領域（１）にくらべて高
められたドーピング濃度を有し、また電界板遮蔽の下側
で少なくともその縁部まで達しているベース領域（１）
の形式のストッパ領域（１６）により制限されているこ
とを特徴とするＧＴＯサイリスタ。 - 【請求項２】 電界板遮蔽の下側に、電界板遮蔽により
覆われておらず側方に開口する電界の強さ‐等電位線に
対する通り抜け範囲（２０）が存在していることを特徴
とする請求項１記載のＧＴＯサイリスタ。 - 【請求項３】 陰極装置のベース領域（１）のメサ構造
の際にメサ構造（１）の側面（２１）と半導体表面に延
びている隣接する絶縁層（７）との間に絶縁体間隙（２
２）を形成して絶縁体層（１５）が存在しており、また
絶縁体間隙（２２）が電界の強さ‐等電位線に対する通
り抜け範囲（２０）を形成することを特徴とする請求項
１または２記載のＧＴＯサイリスタ。 - 【請求項４】 電界板遮蔽が陰極装置（１０）のエミッ
タ領域（２）およびベース領域（１）の上の遮蔽層
（８）により構成されていることを特徴とする請求項１
ないし３の１つに記載のＧＴＯサイリスタ。 - 【請求項５】 遮蔽層（８）が少なくとも半導体基体の
表面を陰極装置のベース領域（１）およびエミッタ領域
（２）の上で覆っていることを特徴とする請求項１ない
し４の１つに記載のＧＴＯサイリスタ。 - 【請求項６】 電界板遮蔽がゲート装置（１１）のベー
ス領域（２３）の上の遮蔽層（８′）により構成されて
いることを特徴とする請求項１ないし５の１つに記載の
ＧＴＯサイリスタ。 - 【請求項７】 電界板遮蔽が少なくとも２つの側方にず
らされて配置された遮蔽層（８、８′）から成ってお
り、これらの遮蔽層が電界の強さ‐等電位線に対する通
り抜け範囲（２２）を形成するため少なくとも遮蔽層の
一方（８）の周縁範囲内で高さ方向に互いに間隔をおか
れて配置されていることを特徴とする請求項１ないし６
の１つに記載のＧＴＯサイリスタ。 - 【請求項８】 遮蔽層（８、８′）の互いに間隔をおか
れた周縁範囲が重なり合って配置されていることを特徴
とする請求項６記載のＧＴＯサイリスタ。 - 【請求項９】 遮蔽層（８）が陰極装置（１０）のエミ
ッタ領域（２）の表面にその中心で接触し、またこの中
心から半導体基体の表面に生ずるベース領域（１）とエ
ミッタ領域（２）との間のｐｎ接合の上側の範囲内で絶
縁体層（１５）の上を延びており、またそこでエミッタ
電極（１３）により接触されていることを特徴とする請
求項１ないし８の１つに記載のＧＴＯサイリスタ。 - 【請求項１０】 遮蔽層（８）がドープされた多結晶シ
リコンから成っていることを特徴とする請求項１ないし
９の１つに記載のＧＴＯサイリスタ。
Applications Claiming Priority (2)
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|---|---|---|---|
| DE19640444 | 1996-09-30 | ||
| DE19640444.4 | 1996-09-30 |
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| Publication Number | Publication Date |
|---|---|
| JPH10125900A true JPH10125900A (ja) | 1998-05-15 |
| JP3910699B2 JP3910699B2 (ja) | 2007-04-25 |
Family
ID=7807538
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP28133097A Expired - Fee Related JP3910699B2 (ja) | 1996-09-30 | 1997-09-29 | Ｇｔｏサイリスタ |
Country Status (3)
| Country | Link |
|---|---|
| EP (1) | EP0833389B1 (ja) |
| JP (1) | JP3910699B2 (ja) |
| DE (1) | DE59712922D1 (ja) |
Families Citing this family (1)
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|---|---|---|---|---|
| DE102006013077A1 (de) * | 2006-03-22 | 2007-09-27 | Semikron Elektronik Gmbh & Co. Kg | Leistungshalbleiterbauelement mit Sekundärpassivierungsschicht und zugehöriges Herstellungsverfahren |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61263163A (ja) * | 1985-05-15 | 1986-11-21 | Mitsubishi Electric Corp | ゲ−トタ−ンオフサイリスタ |
| JPS62199062A (ja) * | 1986-02-27 | 1987-09-02 | Toshiba Corp | 半導体装置 |
| JPH0658959B2 (ja) * | 1987-01-29 | 1994-08-03 | 富士電機株式会社 | ゲ−ト・タ−ン・オフ・サイリスタ |
| DE69032766T2 (de) * | 1989-04-04 | 1999-06-24 | Hitachi, Ltd., Tokio/Tokyo | Gate Turn-off-Thyristor |
-
1997
- 1997-09-19 EP EP19970116395 patent/EP0833389B1/de not_active Expired - Lifetime
- 1997-09-19 DE DE59712922T patent/DE59712922D1/de not_active Expired - Fee Related
- 1997-09-29 JP JP28133097A patent/JP3910699B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JP3910699B2 (ja) | 2007-04-25 |
| DE59712922D1 (de) | 2008-04-17 |
| EP0833389A2 (de) | 1998-04-01 |
| EP0833389B1 (de) | 2008-03-05 |
| EP0833389A3 (de) | 1999-09-29 |
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