JPH10125882A - 薄膜ｓｏｉ基板の製造方法 - Google Patents
薄膜ｓｏｉ基板の製造方法Info
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- JPH10125882A JPH10125882A JP27819596A JP27819596A JPH10125882A JP H10125882 A JPH10125882 A JP H10125882A JP 27819596 A JP27819596 A JP 27819596A JP 27819596 A JP27819596 A JP 27819596A JP H10125882 A JPH10125882 A JP H10125882A
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- semiconductor substrate
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Abstract
(57)【要約】
【課題】 本発明は、低コストで再現性良く、半導体基
板層の厚さが均一な、薄膜ＳＯＩ基板の製造方法および
これに用いられる製造装置を提供することを目的とす
る。 【解決手段】 支持基板と半導体基板を、絶縁層を間に
介して貼り合わせる工程と、貼り合わせ後の支持基板層
と半導体基板層の間にパルス電圧を印加しながら、半導
体基板層表面をエッチングしうる溶液またはガスに接触
させて半導体基板層を薄膜化する工程とを含む薄膜ＳＯ
Ｉ基板の製造方法。
板層の厚さが均一な、薄膜ＳＯＩ基板の製造方法および
これに用いられる製造装置を提供することを目的とす
る。 【解決手段】 支持基板と半導体基板を、絶縁層を間に
介して貼り合わせる工程と、貼り合わせ後の支持基板層
と半導体基板層の間にパルス電圧を印加しながら、半導
体基板層表面をエッチングしうる溶液またはガスに接触
させて半導体基板層を薄膜化する工程とを含む薄膜ＳＯ
Ｉ基板の製造方法。
Description
【０００１】
【発明の属する技術分野】本発明は、ＳＯＩ基板（Ｓｉ
ｏｎ Ｉｎｓｕｌａｔｏｒ、またはＳｅｍｉｃｏｎｄ
ｕｃｔｏｒ ｏｎ Ｉｎｓｕｌａｔｏｒ）の製造方法に
関し、特に絶縁膜上の半導体層を均一に薄膜化する方法
に関する。
ｏｎ Ｉｎｓｕｌａｔｏｒ、またはＳｅｍｉｃｏｎｄ
ｕｃｔｏｒ ｏｎ Ｉｎｓｕｌａｔｏｒ）の製造方法に
関し、特に絶縁膜上の半導体層を均一に薄膜化する方法
に関する。
【０００２】
【従来の技術】絶縁体上に半導体活性層を有するＳＯＩ
基板の形成方法の１つとして、貼り合わせ法が知られて
いる。この方法では、２枚のシリコン基板の少なくとも
一方を酸化して絶縁体であるシリコン酸化膜を形成し、
シリコン酸化膜を間に挟む配置で重ね合わせた後に熱処
理を加えて貼り合わせ、さらに活性層となるシリコン基
板を薄膜化する。この方法では、そもそも単結晶である
シリコン基板層を薄膜化するので、活性層の結晶性は極
めてよい。
基板の形成方法の１つとして、貼り合わせ法が知られて
いる。この方法では、２枚のシリコン基板の少なくとも
一方を酸化して絶縁体であるシリコン酸化膜を形成し、
シリコン酸化膜を間に挟む配置で重ね合わせた後に熱処
理を加えて貼り合わせ、さらに活性層となるシリコン基
板を薄膜化する。この方法では、そもそも単結晶である
シリコン基板層を薄膜化するので、活性層の結晶性は極
めてよい。
【０００３】従来、この活性層の薄膜化の方法として
は、例えばジャーナル・オブ・エレクトリック・マテリ
アル２１巻６６９頁〜６７６頁、１９９２年（Ｊｏｕｒ
ｎａｌｏｆ Ｅｌｅｃｔｒｏｎｉｃ Ｍａｔｅｒｉａ
ｌ，Ｖｏｌ．２１，Ｎｏ．７，６６９−６７６，１９９
２）に詳しいが、機械化学的に研磨する方法や、エピタ
キシャル層をエッチストップに用いるエッチング法が知
られている。
は、例えばジャーナル・オブ・エレクトリック・マテリ
アル２１巻６６９頁〜６７６頁、１９９２年（Ｊｏｕｒ
ｎａｌｏｆ Ｅｌｅｃｔｒｏｎｉｃ Ｍａｔｅｒｉａ
ｌ，Ｖｏｌ．２１，Ｎｏ．７，６６９−６７６，１９９
２）に詳しいが、機械化学的に研磨する方法や、エピタ
キシャル層をエッチストップに用いるエッチング法が知
られている。
【０００４】しかし前者の方法では均一な膜厚を得るこ
とが難しく、この方法で得られる典型的な活性層膜厚と
均一性は、例えば３μｍ±０．５μｍであり、高品質な
電子デバイスに有用な薄膜（例えば０．１μｍ）の形成
はできなかった。また後者の方法では、エピタキシャル
成長を行うプロセスが煩雑であり製造コストの増加とい
う欠点があった。
とが難しく、この方法で得られる典型的な活性層膜厚と
均一性は、例えば３μｍ±０．５μｍであり、高品質な
電子デバイスに有用な薄膜（例えば０．１μｍ）の形成
はできなかった。また後者の方法では、エピタキシャル
成長を行うプロセスが煩雑であり製造コストの増加とい
う欠点があった。
【０００５】さらに、例えば１９９２年アイトリプルイ
ー・インターナショナル・ＳＯＩコンファレンス・プロ
シーデイング１５２頁〜１５３頁（１９９２ＩＥＥＥ
Ｉｎｔｅｒｎａｔｉｏｎａｌ ＳＯＩ Ｃｏｎｆｅｒｅ
ｎｃｅ Ｐｒｏｃｅｅｄｉｎｇｓ，ｐｐ１５２−１５
３）にあるように、機械化学的に研磨したあと活性層膜
厚を精密に測定し、局所的なプラズマエッチングで厚い
領域を他の領域に比べて長くエッチングする方法がある
が、プロセスが複雑な上プラズマによるダメージや汚染
を生じる問題がある。
ー・インターナショナル・ＳＯＩコンファレンス・プロ
シーデイング１５２頁〜１５３頁（１９９２ＩＥＥＥ
Ｉｎｔｅｒｎａｔｉｏｎａｌ ＳＯＩ Ｃｏｎｆｅｒｅ
ｎｃｅ Ｐｒｏｃｅｅｄｉｎｇｓ，ｐｐ１５２−１５
３）にあるように、機械化学的に研磨したあと活性層膜
厚を精密に測定し、局所的なプラズマエッチングで厚い
領域を他の領域に比べて長くエッチングする方法がある
が、プロセスが複雑な上プラズマによるダメージや汚染
を生じる問題がある。
【０００６】さらに、上記の課題を克服する目的で、例
えばジャパニーズ・ジヤーナル・オブ・アプライドフィ
ジクス３５巻Ｌ７１頁〜Ｌ７３頁（Ｊａｐａｎｅｓｅ
Ｊｏｕｒｎａｌ ｏｆ Ａｐｐｌｉｅｄ Ｐｈｙｓｉｃ
ｓ，Ｖｏｌ．３５，（１９９６）ｐｐ．Ｌ７１〜Ｌ７
３）には、貼り合わせＳＯＩに支持基板層とエッチング
溶液の間に直流電圧を印加して、活性層を薄膜化する方
法が提案されている。しかし、この方法は直流電圧を印
加するために、漏れ電流が存在するとエッチングが自動
的にストップする効果が低減し、得られる活性層膜厚の
均一性や、プロセスの再現性に劣る欠点がある。
えばジャパニーズ・ジヤーナル・オブ・アプライドフィ
ジクス３５巻Ｌ７１頁〜Ｌ７３頁（Ｊａｐａｎｅｓｅ
Ｊｏｕｒｎａｌ ｏｆ Ａｐｐｌｉｅｄ Ｐｈｙｓｉｃ
ｓ，Ｖｏｌ．３５，（１９９６）ｐｐ．Ｌ７１〜Ｌ７
３）には、貼り合わせＳＯＩに支持基板層とエッチング
溶液の間に直流電圧を印加して、活性層を薄膜化する方
法が提案されている。しかし、この方法は直流電圧を印
加するために、漏れ電流が存在するとエッチングが自動
的にストップする効果が低減し、得られる活性層膜厚の
均一性や、プロセスの再現性に劣る欠点がある。
【０００７】このように、貼り合わせＳＯＩには結晶性
が良いという大きな利点があるものの、活性層膜厚の均
一化が難しく、デバイスの高性能化に有効な薄膜ＳＯＩ
の形成が困難であった。
が良いという大きな利点があるものの、活性層膜厚の均
一化が難しく、デバイスの高性能化に有効な薄膜ＳＯＩ
の形成が困難であった。
【０００８】
【発明が解決しようとする課題】本発明は、上記の問題
点に鑑みてなされたものであり、低コストで再現性良
く、半導体基板層の厚さが均一な、薄膜ＳＯＩ基板の製
造方法およびこれに用いられる製造装置を提供するもの
である。
点に鑑みてなされたものであり、低コストで再現性良
く、半導体基板層の厚さが均一な、薄膜ＳＯＩ基板の製
造方法およびこれに用いられる製造装置を提供するもの
である。
【０００９】
【課題を解決するための手段】本発明は、支持基板と半
導体基板を、絶縁層を間に介して貼り合わせる工程と、
貼り合わせ後の支持基板層と半導体基板層の間にパルス
電圧を印加しながら、半導体基板層表面をエッチングし
うる溶液またはガスに接触させて半導体基板層を薄膜化
する工程とを含む薄膜ＳＯＩ基板の製造方法に関する。
導体基板を、絶縁層を間に介して貼り合わせる工程と、
貼り合わせ後の支持基板層と半導体基板層の間にパルス
電圧を印加しながら、半導体基板層表面をエッチングし
うる溶液またはガスに接触させて半導体基板層を薄膜化
する工程とを含む薄膜ＳＯＩ基板の製造方法に関する。
【００１０】また、本発明は支持基板と半導体基板を、
絶縁層を間に介して貼り合わせる工程と、貼り合わせ後
の支持基板層と半導体基板層の間にパルス電圧を印加し
ながら、半導体基板層表面の半導体を反応させて除去可
能な半導体化合物層を形成する工程と、この半導体化合
物層を除去し、半導体基板層を薄膜化する工程とを含む
薄膜ＳＯＩ基板の製造方法に関する。
絶縁層を間に介して貼り合わせる工程と、貼り合わせ後
の支持基板層と半導体基板層の間にパルス電圧を印加し
ながら、半導体基板層表面の半導体を反応させて除去可
能な半導体化合物層を形成する工程と、この半導体化合
物層を除去し、半導体基板層を薄膜化する工程とを含む
薄膜ＳＯＩ基板の製造方法に関する。
【００１１】本発明では、前記のパルス電圧の印加方法
は、パルス電源の一方の端子を支持基板層に接続し、他
方の端子を支持基板層から絶縁された溶液またはガスに
接触させてパルス電圧を印加することが好ましい。
は、パルス電源の一方の端子を支持基板層に接続し、他
方の端子を支持基板層から絶縁された溶液またはガスに
接触させてパルス電圧を印加することが好ましい。
【００１２】本発明では、前記のパルス電圧の印加方法
は、パルス電源の一方の端子を支持基板層に接続し、他
方の端子を半導体基板層に接続してパルス電圧を印加す
ることが好ましい。
は、パルス電源の一方の端子を支持基板層に接続し、他
方の端子を半導体基板層に接続してパルス電圧を印加す
ることが好ましい。
【００１３】さらに本発明は、支持基板と半導体基板
を、絶縁層を間に介して貼り合わせた基板を薄膜化する
薄膜ＳＯＩ基板の製造装置であって、貼り合わせ後の支
持基板層と半導体基板層の間にパルス電圧を印加するパ
ルス電源と、エッチングしうる溶液もしくはガス、半導
体と反応して除去可能な半導体化合物層を形成しうる溶
液もしくはガス、またはこの半導体化合物層を除去しう
る溶液もしくはガスに、半導体基板層表面の所定の領域
のみを接触させるシール手段とを有する薄膜ＳＯＩ基板
の製造装置に関する。
を、絶縁層を間に介して貼り合わせた基板を薄膜化する
薄膜ＳＯＩ基板の製造装置であって、貼り合わせ後の支
持基板層と半導体基板層の間にパルス電圧を印加するパ
ルス電源と、エッチングしうる溶液もしくはガス、半導
体と反応して除去可能な半導体化合物層を形成しうる溶
液もしくはガス、またはこの半導体化合物層を除去しう
る溶液もしくはガスに、半導体基板層表面の所定の領域
のみを接触させるシール手段とを有する薄膜ＳＯＩ基板
の製造装置に関する。
【００１４】この製造装置では、前記パルス電源の一方
の端子を支持基板層に接続する手段と、他方の端子を支
持基板層から絶縁された溶液またはガスに接触させる手
段とをさらに有することが好ましい。
の端子を支持基板層に接続する手段と、他方の端子を支
持基板層から絶縁された溶液またはガスに接触させる手
段とをさらに有することが好ましい。
【００１５】前記の製造装置では、前記パルス電源の一
方の端子を支持基板層に接続する手段と、他方の端子を
半導体基板層に接続する手段とをさらに有することが好
ましい。
方の端子を支持基板層に接続する手段と、他方の端子を
半導体基板層に接続する手段とをさらに有することが好
ましい。
【００１６】
【発明の実施の形態】半導体のエッチング反応（エッチ
ング液を用いた液相エッチング、一部のガスによる気相
エッチング）や電極反応（例えば陽極酸化や陽極化成
等）等の電気化学反応において、そのエッチング速度等
の反応速度はキャリアの有無あるいはその濃度に大きく
依存する。従って、半導体層中にキャリアの存在しない
空乏層を形成すれば、エッチング等の反応速度が極端に
遅くなる。空乏層はエッチストップあるいは反応のスト
ップ層として働き、均一な空乏層に応じた均一な活性層
膜を得ることが可能となる。
ング液を用いた液相エッチング、一部のガスによる気相
エッチング）や電極反応（例えば陽極酸化や陽極化成
等）等の電気化学反応において、そのエッチング速度等
の反応速度はキャリアの有無あるいはその濃度に大きく
依存する。従って、半導体層中にキャリアの存在しない
空乏層を形成すれば、エッチング等の反応速度が極端に
遅くなる。空乏層はエッチストップあるいは反応のスト
ップ層として働き、均一な空乏層に応じた均一な活性層
膜を得ることが可能となる。
【００１７】以下に一例として弗硝酸系溶液（ＨＦ／Ｈ
ＮＯ3／ＣＨ3ＣＯＯＨ混合溶液）を用いた化学的エッチ
ングで、空乏層がエッチストップとして作用する原理を
説明する。ＣＨ3ＣＯＯＨを緩衝剤として用いた、ＨＦ
／ＨＮＯ3溶液でＳｉのエッチングを行う場合には、以
下に式で示す一連の反応のしたがってエッチングが進行
する。 Ｓｉ＋２ｈ+ → Ｓｉ2+ （１） Ｓｉ2+＋２ＯＨ- → ＳｉＯ2＋Ｈ2 （２） ＳｉＯ2＋６ＨＦ → Ｈ2ＳｉＦ6（水溶性）＋Ｈ2Ｏ （３）
ＮＯ3／ＣＨ3ＣＯＯＨ混合溶液）を用いた化学的エッチ
ングで、空乏層がエッチストップとして作用する原理を
説明する。ＣＨ3ＣＯＯＨを緩衝剤として用いた、ＨＦ
／ＨＮＯ3溶液でＳｉのエッチングを行う場合には、以
下に式で示す一連の反応のしたがってエッチングが進行
する。 Ｓｉ＋２ｈ+ → Ｓｉ2+ （１） Ｓｉ2+＋２ＯＨ- → ＳｉＯ2＋Ｈ2 （２） ＳｉＯ2＋６ＨＦ → Ｈ2ＳｉＦ6（水溶性）＋Ｈ2Ｏ （３）
【００１８】したがって、（１）式でみるキャリア（こ
の場合はホール）の存在の有無が、エッチングの進平行
に大きな役割を果たす。したがって、エッチングの進行
面が空乏層端に達した時に、ホールが不足することでエ
ッチストップのメカニズムが働く。
の場合はホール）の存在の有無が、エッチングの進平行
に大きな役割を果たす。したがって、エッチングの進行
面が空乏層端に達した時に、ホールが不足することでエ
ッチストップのメカニズムが働く。
【００１９】この際に、直流電圧を印加しても原理的に
は同様な空乏層の形成が期待できるが、実際にはエッチ
ングの化学反応時に空乏層に注入された電子等のキャリ
アが、空乏層を消滅する働きを持ち、結果的にエッチス
トップ後の膜厚の均一性が劣化したり、エッチストップ
の再現性が悪いなどの欠点がある。
は同様な空乏層の形成が期待できるが、実際にはエッチ
ングの化学反応時に空乏層に注入された電子等のキャリ
アが、空乏層を消滅する働きを持ち、結果的にエッチス
トップ後の膜厚の均一性が劣化したり、エッチストップ
の再現性が悪いなどの欠点がある。
【００２０】そこで本発明は、貼り合わせＳＯＩ基板の
支持基板層と半導体基板層の間に、直流電圧ではなくパ
ルス電圧を印加する。パルス電圧を印加することによ
り、空乏層に注入されたキャリアを一度吐き出し再び空
乏層を形成する工程を繰り返すことになるので、キャリ
アが空乏層を消滅させることがない。従って本発明にお
いては、半導体基板層の貼り合わせ界面（絶縁膜との界
面）に、常時均一な空乏層が形成され、これがエッチン
グや電極反応の際のストップ層として働くために、半導
体基板層を高精度で均一に薄膜化できるのである。
支持基板層と半導体基板層の間に、直流電圧ではなくパ
ルス電圧を印加する。パルス電圧を印加することによ
り、空乏層に注入されたキャリアを一度吐き出し再び空
乏層を形成する工程を繰り返すことになるので、キャリ
アが空乏層を消滅させることがない。従って本発明にお
いては、半導体基板層の貼り合わせ界面（絶縁膜との界
面）に、常時均一な空乏層が形成され、これがエッチン
グや電極反応の際のストップ層として働くために、半導
体基板層を高精度で均一に薄膜化できるのである。
【００２１】本発明で用いられる半導体基板としては、
ＧａＡｓ等の化合物半導体基板、Ｇｅまたはシリコン等
の真性半導体基板等を用いることができるが、熱酸化等
により表面に容易に絶縁膜を形成することができるので
シリコン基板が好ましい。
ＧａＡｓ等の化合物半導体基板、Ｇｅまたはシリコン等
の真性半導体基板等を用いることができるが、熱酸化等
により表面に容易に絶縁膜を形成することができるので
シリコン基板が好ましい。
【００２２】本発明で用いられる支持基板としては、導
電性を有するものであれば特に制限はないが、通常は半
導体基板、特にシリコン基板が好ましく用いられる。現
状の半導体プロセスとの整合が良く、また、貼り合わせ
る半導体基板と熱膨張率等が大きく異ならない方が好ま
しいからである。
電性を有するものであれば特に制限はないが、通常は半
導体基板、特にシリコン基板が好ましく用いられる。現
状の半導体プロセスとの整合が良く、また、貼り合わせ
る半導体基板と熱膨張率等が大きく異ならない方が好ま
しいからである。
【００２３】本発明の絶縁膜は、半導体基板または支持
基板がシリコンである場合は上記のように熱酸化等によ
り表面に形成した酸化膜を用いることができる。
基板がシリコンである場合は上記のように熱酸化等によ
り表面に形成した酸化膜を用いることができる。
【００２４】基板の貼り合わせは、通常のＳＯＩ基板の
製造と同様に、絶縁膜を間に介して支持基板と半導体基
板とを重ね合わせ所定の温度で加熱することで行うこと
ができる。この後、この貼り合わせ基板の半導体基板層
を精度良く薄膜化する前に、機械化学的な研磨方法等を
用いて予めある程度薄くしておくと、次の薄膜化工程時
間を短縮できるので好ましい。
製造と同様に、絶縁膜を間に介して支持基板と半導体基
板とを重ね合わせ所定の温度で加熱することで行うこと
ができる。この後、この貼り合わせ基板の半導体基板層
を精度良く薄膜化する前に、機械化学的な研磨方法等を
用いて予めある程度薄くしておくと、次の薄膜化工程時
間を短縮できるので好ましい。
【００２５】エッチング反応により半導体基板層を薄膜
化するには、エッチング液を用いるウェットエッチン
グ、エッチングガスを用いるドライエッチング等のいず
れであっても、キャリアによってエッチング速度が変わ
るような方法である限り使用できる。
化するには、エッチング液を用いるウェットエッチン
グ、エッチングガスを用いるドライエッチング等のいず
れであっても、キャリアによってエッチング速度が変わ
るような方法である限り使用できる。
【００２６】例えば弗硝酸系溶液、ＫＯＨ系溶液、ヒド
ラジン系溶液等のエッチング液を用いるウェットエッチ
ング、Ｃｌ2、ＨＣｌ、ＣＣｌ4等のハロゲン系ガスをＥ
ＣＲ、高周波、ヘリコン等のプラズマ源等で解離して用
いるプラズマエッチング、Ｃｌ2、ＨＣｌ、ＣＣｌ4等の
ハロゲン系ガス等を用いる昇温エッチング等のガスエッ
チング等を挙げることができる。
ラジン系溶液等のエッチング液を用いるウェットエッチ
ング、Ｃｌ2、ＨＣｌ、ＣＣｌ4等のハロゲン系ガスをＥ
ＣＲ、高周波、ヘリコン等のプラズマ源等で解離して用
いるプラズマエッチング、Ｃｌ2、ＨＣｌ、ＣＣｌ4等の
ハロゲン系ガス等を用いる昇温エッチング等のガスエッ
チング等を挙げることができる。
【００２７】さらに、本発明では通常のエッチングのよ
うに半導体の反応と溶解（またはガス化）が同時に進行
するものでなくとも、半導体基板層の表面を反応させて
半導体化合物層を形成し、次いでこれを除去する工程を
１回または多数回繰り返すことにより半導体基板層を薄
膜化することができる。尚、ここで半導体化合物層と
は、半導体が反応して異なる化合物に変化したものばか
りでなく、物理的に除去しやすい状態に変化したものを
もいう。
うに半導体の反応と溶解（またはガス化）が同時に進行
するものでなくとも、半導体基板層の表面を反応させて
半導体化合物層を形成し、次いでこれを除去する工程を
１回または多数回繰り返すことにより半導体基板層を薄
膜化することができる。尚、ここで半導体化合物層と
は、半導体が反応して異なる化合物に変化したものばか
りでなく、物理的に除去しやすい状態に変化したものを
もいう。
【００２８】この場合、半導体化合物層の形成速度がキ
ャリアの存在によって変わるような方法について本発明
の適用が可能である。この半導体化合物層は、次の工程
で容易に除去できることが好ましい。
ャリアの存在によって変わるような方法について本発明
の適用が可能である。この半導体化合物層は、次の工程
で容易に除去できることが好ましい。
【００２９】このような例として、半導体基板がシリコ
ンである場合は、シリコン基板層の表面を電極酸化した
後に弗酸等で酸化膜を除去する方法、シリコン基板層の
表面を多孔質化した後、弗硝酸でエッチング除去する方
法等を挙げることができる。
ンである場合は、シリコン基板層の表面を電極酸化した
後に弗酸等で酸化膜を除去する方法、シリコン基板層の
表面を多孔質化した後、弗硝酸でエッチング除去する方
法等を挙げることができる。
【００３０】本発明で、パルス電圧の印加方法として
は、絶縁膜を挟んで支持基板層と半導体基板層の間に電
圧が加わるような方法であればどのような方法であって
も良い。
は、絶縁膜を挟んで支持基板層と半導体基板層の間に電
圧が加わるような方法であればどのような方法であって
も良い。
【００３１】例えば、支持基板層の裏側にパルス電源の
一方の端子を接続し、他方の端子を半導体基板層の表面
に接続することができる。また、溶液中であれば、一方
の端子は支持基板層に接続し、溶液中に適当な電極を設
けて他方の端子をこの電極と接続しても良い。溶液中の
場合は、支持基板層側にエッチング液等が触れないよう
に、適当なシール手段を設けることが特に好ましい。こ
れにより、支持基板層がエッチング等の反応液に曝され
ることがなく、また回路が短絡しないので支持基板層と
半導体基板層との間に確実にパルス電圧を印加すること
ができる。
一方の端子を接続し、他方の端子を半導体基板層の表面
に接続することができる。また、溶液中であれば、一方
の端子は支持基板層に接続し、溶液中に適当な電極を設
けて他方の端子をこの電極と接続しても良い。溶液中の
場合は、支持基板層側にエッチング液等が触れないよう
に、適当なシール手段を設けることが特に好ましい。こ
れにより、支持基板層がエッチング等の反応液に曝され
ることがなく、また回路が短絡しないので支持基板層と
半導体基板層との間に確実にパルス電圧を印加すること
ができる。
【００３２】また、プラズマエッチング等の場合であれ
ば、一方の端子を支持基板層に接続し、他方の端子を、
少なくとも支持基板層から絶縁され、プラズマと接触す
るような位置に設けられた適当な電極、または装置壁面
に接続することもできる。
ば、一方の端子を支持基板層に接続し、他方の端子を、
少なくとも支持基板層から絶縁され、プラズマと接触す
るような位置に設けられた適当な電極、または装置壁面
に接続することもできる。
【００３３】
【実施例】以下の実施例について図面を用いて詳細に説
明する。
明する。
【００３４】［実施例１］貼り合わせＳＯＩは、支持基
板にＰ型Ｓｉ基板（比抵抗１〜３Ω・ｃｍ厚さ６２５μ
ｍ）を用い、半導体基板としてＰ型Ｓｉ基板（比抵抗１
〜３Ω・ｃｍ）を熱酸化して厚さ約１μｍの酸化シリコ
ン膜を形成した後、支持基板と重ね合わせて熱処理を加
えて貼り合わせた。半導体基板を貼り合わせ面と反対側
の表面から通常の機械化学的な研磨で膜厚３〜５μｍ、
膜厚精度±０．５μｍまで薄膜化した。
板にＰ型Ｓｉ基板（比抵抗１〜３Ω・ｃｍ厚さ６２５μ
ｍ）を用い、半導体基板としてＰ型Ｓｉ基板（比抵抗１
〜３Ω・ｃｍ）を熱酸化して厚さ約１μｍの酸化シリコ
ン膜を形成した後、支持基板と重ね合わせて熱処理を加
えて貼り合わせた。半導体基板を貼り合わせ面と反対側
の表面から通常の機械化学的な研磨で膜厚３〜５μｍ、
膜厚精度±０．５μｍまで薄膜化した。
【００３５】このＳＯＩ基板を多数枚用意し、図１に示
す薄膜化装置に装着し、高精度な薄膜化工程を行った。
即ち貼り合わせＳＯＩ基板２０を、パルス電圧印加のた
めの金コートした支持基板電極３０に接するようにし
て、溶液分離のために薬品耐性に優れた材料のＯリング
４０を介して基板ホルダー１０で固定した。
す薄膜化装置に装着し、高精度な薄膜化工程を行った。
即ち貼り合わせＳＯＩ基板２０を、パルス電圧印加のた
めの金コートした支持基板電極３０に接するようにし
て、溶液分離のために薬品耐性に優れた材料のＯリング
４０を介して基板ホルダー１０で固定した。
【００３６】次に、溶液として混合比１：３：１０の弗
酸／硝酸／酢酸混合溶液、または純粋な酢酸の代わりに
ヨウ素を飽和した酢酸を加えた溶液でエッチングを行っ
た。
酸／硝酸／酢酸混合溶液、または純粋な酢酸の代わりに
ヨウ素を飽和した酢酸を加えた溶液でエッチングを行っ
た。
【００３７】エッチング中の各電極の電位はＰｔ電極８
０を接地し、パルス電圧発生器５０を用いてパルス電圧
を支持基板電極に０Ｖを基準に、波高を＋０．５Ｖ〜１
０Ｖ、周波数を１Ｈｚ〜１０ＭＨｚの間で変えてサンプ
ルごとに異なったパルス波形を印加した。
０を接地し、パルス電圧発生器５０を用いてパルス電圧
を支持基板電極に０Ｖを基準に、波高を＋０．５Ｖ〜１
０Ｖ、周波数を１Ｈｚ〜１０ＭＨｚの間で変えてサンプ
ルごとに異なったパルス波形を印加した。
【００３８】エッチング中の溶液はスターラー７０で攪
拌し、さらにコンピュータ制御されたヒーター６０で室
温から１００℃の間で制御した。エッチングはサンプル
によって、約１０〜３０分進行した後に自動的に停止し
た。
拌し、さらにコンピュータ制御されたヒーター６０で室
温から１００℃の間で制御した。エッチングはサンプル
によって、約１０〜３０分進行した後に自動的に停止し
た。
【００３９】光学的膜厚測定機で測定した半導体基板層
の膜厚は印加電圧に応じて０．５〜３μｍ、その精度は
±１ｎｍと極めて均一に薄膜化できた。
の膜厚は印加電圧に応じて０．５〜３μｍ、その精度は
±１ｎｍと極めて均一に薄膜化できた。
【００４０】尚、得られる空乏層幅はパルス電圧の高さ
の他に、半導体基板の比抵抗にも依存するため、これら
を考慮してサンプルごとに空乏層幅を計算し電圧を調整
することで所望の膜厚を精度良く得ることができる。
の他に、半導体基板の比抵抗にも依存するため、これら
を考慮してサンプルごとに空乏層幅を計算し電圧を調整
することで所望の膜厚を精度良く得ることができる。
【００４１】また、ヨウ素を飽和した酢酸を用いた場合
には、純粋な酢酸を加えた溶液に比べて、エッチング終
了後の試料表面の平坦性がさらに優れていた。
には、純粋な酢酸を加えた溶液に比べて、エッチング終
了後の試料表面の平坦性がさらに優れていた。
【００４２】［実施例２］実施例１で用いたものと同じ
ＳＯＩ基板を用意し、同じ配置および印加電圧の値を用
いて、溶液にＫＯＨ１０〜４０％水溶液を用いてエッチ
ングを行った。溶液温度を５０〜８０℃に保ってエッチ
ングを行ったところ、約５〜１０分でエッチングが停止
した。
ＳＯＩ基板を用意し、同じ配置および印加電圧の値を用
いて、溶液にＫＯＨ１０〜４０％水溶液を用いてエッチ
ングを行った。溶液温度を５０〜８０℃に保ってエッチ
ングを行ったところ、約５〜１０分でエッチングが停止
した。
【００４３】エッチング後の半導体基板層の膜厚とその
分布は、各電極の電位が実施例１と同じ場合には同じ結
果が得られた。したがって、本発明によればエッチング
後の半導体基板層の膜厚は、溶液の種類に依存せす、空
乏層の幅で規定されていることが確認できた。
分布は、各電極の電位が実施例１と同じ場合には同じ結
果が得られた。したがって、本発明によればエッチング
後の半導体基板層の膜厚は、溶液の種類に依存せす、空
乏層の幅で規定されていることが確認できた。
【００４４】［実施例３］実施例１で用いたものと同じ
ＳＯＩ基板を用意し、同じ装置を用いて、溶液にエチレ
ングリコールを使用し、実施例１と同様にパルス電圧を
印加しながら、また、シリコン基板層表面に電極を設
け、シリコン基板層（陽極）とＰｔ電極との間に電流を
流して陽極酸化を行った。電流密度は２０ｍＡ／ｃｍ2
と一定にし、シリコン基板層（陽極）とＰｔ電極電圧間
の電圧が５０Ｖ増加した際に、シリコン基板層表面に１
００〜３００オングストロームの酸化膜が形成された。
ＳＯＩ基板を用意し、同じ装置を用いて、溶液にエチレ
ングリコールを使用し、実施例１と同様にパルス電圧を
印加しながら、また、シリコン基板層表面に電極を設
け、シリコン基板層（陽極）とＰｔ電極との間に電流を
流して陽極酸化を行った。電流密度は２０ｍＡ／ｃｍ2
と一定にし、シリコン基板層（陽極）とＰｔ電極電圧間
の電圧が５０Ｖ増加した際に、シリコン基板層表面に１
００〜３００オングストロームの酸化膜が形成された。
【００４５】次にＳＯＩ基板を取り出し、希釈した弗酸
中に浸漬し、酸化膜を溶解除去した。さらにこの陽極酸
化と弗酸による酸化膜の除去を多数回繰り返し、薄膜化
を進めたところ、酸化反応が途中で停止し、薄膜化がそ
れ以上進行しなくなった。この結果、実施例１および２
と同じ膜厚および膜厚分布で、均一に薄膜化することが
できた。
中に浸漬し、酸化膜を溶解除去した。さらにこの陽極酸
化と弗酸による酸化膜の除去を多数回繰り返し、薄膜化
を進めたところ、酸化反応が途中で停止し、薄膜化がそ
れ以上進行しなくなった。この結果、実施例１および２
と同じ膜厚および膜厚分布で、均一に薄膜化することが
できた。
【００４６】尚、陽極酸化を行うためには、エチレング
リコールに代えて、ナトリウム・テトラボレートとほう
酸の混液等を用いてもよい。
リコールに代えて、ナトリウム・テトラボレートとほう
酸の混液等を用いてもよい。
【００４７】［実施例４］実施例１で用いたものと同じ
ＳＯＩ基板を用意し、同じ装置を用いて、溶液に弗酸／
エチルアルコール２：３溶液を用い、高さ５〜１５Ｖの
パルス電圧を印加し、また、実施例３で行ったと同様に
約２０〜８０ｍＡ／ｃｍ2の定電流を流した。この反応
は陽極化成として知られるもので、半導体基板層表面に
多孔質Ｓｉが形成された。反応は５〜１５分で停止し
た。次に弗硝酸溶液で多孔質Ｓｉ層のみを除去したとこ
ろ、実施例１〜３と同様の膜厚および分布で均一に薄膜
化されていた。
ＳＯＩ基板を用意し、同じ装置を用いて、溶液に弗酸／
エチルアルコール２：３溶液を用い、高さ５〜１５Ｖの
パルス電圧を印加し、また、実施例３で行ったと同様に
約２０〜８０ｍＡ／ｃｍ2の定電流を流した。この反応
は陽極化成として知られるもので、半導体基板層表面に
多孔質Ｓｉが形成された。反応は５〜１５分で停止し
た。次に弗硝酸溶液で多孔質Ｓｉ層のみを除去したとこ
ろ、実施例１〜３と同様の膜厚および分布で均一に薄膜
化されていた。
【００４８】［実施例５］実施例１で用いたものと同じ
ＳＯＩ基板をプラズマエッチング装置にセットし、支持
基板層と半導体基板層にパルス電源の端子をそれぞれ接
続し、半導体基板層側を基準に支持基板層側に対して高
さ１〜５Ｖのパルス電圧を印加し、ＣＣｌ 4ガスを用い
たプラズマエッチングを行った。
ＳＯＩ基板をプラズマエッチング装置にセットし、支持
基板層と半導体基板層にパルス電源の端子をそれぞれ接
続し、半導体基板層側を基準に支持基板層側に対して高
さ１〜５Ｖのパルス電圧を印加し、ＣＣｌ 4ガスを用い
たプラズマエッチングを行った。
【００４９】この結果、厚さ０．５〜３μｍ、分布が±
０．０１μｍと従来に比べて非常に均一に薄膜化するこ
とができた。上記の実施例よりも若干均一性の点で劣っ
ているのは、キャリアの存在しない空乏層でのエッチン
グ速度の低下割合が、実施例１および２に比べて小さい
ためである。しかし、この方法では、例えば、よりクリ
ーンで環境負荷の小さいドライエッチングの利点を利用
できる効果がある。
０．０１μｍと従来に比べて非常に均一に薄膜化するこ
とができた。上記の実施例よりも若干均一性の点で劣っ
ているのは、キャリアの存在しない空乏層でのエッチン
グ速度の低下割合が、実施例１および２に比べて小さい
ためである。しかし、この方法では、例えば、よりクリ
ーンで環境負荷の小さいドライエッチングの利点を利用
できる効果がある。
【００５０】ここで、ＣＣｌ4の他にも、半導体のエッ
チングが可能なガスでも同様に用いることができる。
チングが可能なガスでも同様に用いることができる。
【００５１】［実施例６］実施例１〜５で用いたパルス
電圧はいずれも、支持基板層側に０Ｖと＋側の所定の電
圧間で変動するパルス電圧を印加していたが、本実施例
で−０．１〜−１Ｖを基準として＋側に振れるような所
定の高さの電圧を印加しても同様の効果が得られた。
電圧はいずれも、支持基板層側に０Ｖと＋側の所定の電
圧間で変動するパルス電圧を印加していたが、本実施例
で−０．１〜−１Ｖを基準として＋側に振れるような所
定の高さの電圧を印加しても同様の効果が得られた。
【００５２】また、活性層の伝導型がｎ型の場合には、
支持基板電極３０と溶液中Ｐｔ電極８０の間に印加する
パルス電圧の極性を、ｐ型の場合と逆にすることで同様
の効果が得られた。
支持基板電極３０と溶液中Ｐｔ電極８０の間に印加する
パルス電圧の極性を、ｐ型の場合と逆にすることで同様
の効果が得られた。
【００５３】
【発明の効果】本発明によれば、低コストで再現性良
く、半導体基板層の厚さが均一で薄い、薄膜ＳＯＩ基板
の製造方法およびこれに用いられる製造装置を提供する
ことができる。
く、半導体基板層の厚さが均一で薄い、薄膜ＳＯＩ基板
の製造方法およびこれに用いられる製造装置を提供する
ことができる。
【図１】本発明の薄膜化装置の模式図である。
１０ 基板ホルダー ２０ 貼り合わせＳＯＩ基板 ３０ 支持基板電極 ４０ Ｏリング ５０ パルス電圧発生器 ６０ ヒーター ７０ スターラー ８０ 溶液中のＰｔ電極
─────────────────────────────────────────────────────
【手続補正書】
【提出日】平成９年２月１８日
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】００１８
【補正方法】変更
【補正内容】
【００１８】 したがって、（１）式でみるキャリア
（この場合はホール）の存在の有無が、エッチングの進
行に大きな役割を果たす。したがって、エッチングの進
行面が空乏層端に達した時に、ホールが不足することで
エッチストップのメカニズムが働く。
（この場合はホール）の存在の有無が、エッチングの進
行に大きな役割を果たす。したがって、エッチングの進
行面が空乏層端に達した時に、ホールが不足することで
エッチストップのメカニズムが働く。
Claims (7)
- 【請求項１】 支持基板と半導体基板を、絶縁層を間に
介して貼り合わせる工程と、 貼り合わせ後の支持基板層と半導体基板層の間にパルス
電圧を印加しながら、半導体基板層表面をエッチングし
うる溶液またはガスに接触させて半導体基板層を薄膜化
する工程とを含む薄膜ＳＯＩ基板の製造方法。 - 【請求項２】 支持基板と半導体基板を、絶縁層を間に
介して貼り合わせる工程と、 貼り合わせ後の支持基板層と半導体基板層の間にパルス
電圧を印加しながら、半導体基板層表面の半導体を反応
させて除去可能な半導体化合物層を形成する工程と、 この半導体化合物層を除去し、半導体基板層を薄膜化す
る工程とを含む薄膜ＳＯＩ基板の製造方法。 - 【請求項３】 前記のパルス電圧の印加方法は、パルス
電源の一方の端子を支持基板層に接続し、他方の端子を
支持基板層から絶縁された溶液またはガスに接触させて
パルス電圧を印加することを特徴とする請求項１または
２に記載の薄膜ＳＯＩ基板の製造方法。 - 【請求項４】 前記のパルス電圧の印加方法は、パルス
電源の一方の端子を支持基板層に接続し、他方の端子を
半導体基板層に接続してパルス電圧を印加することを特
徴とする請求項１または２に記載の薄膜ＳＯＩ基板の製
造方法。 - 【請求項５】 支持基板と半導体基板を、絶縁層を間に
介して貼り合わせた基板を薄膜化する薄膜ＳＯＩ基板の
製造装置であって、 貼り合わせ後の支持基板層と半導体基板層の間にパルス
電圧を印加するパルス電源と、 エッチングしうる溶液もしくはガス、半導体と反応して
除去可能な半導体化合物層を形成しうる溶液もしくはガ
ス、またはこの半導体化合物層を除去しうる溶液もしく
はガスに、半導体基板層表面の所定の領域のみを接触さ
せるシール手段とを有する薄膜ＳＯＩ基板の製造装置。 - 【請求項６】 前記パルス電源の一方の端子を支持基板
層に接続する手段と、 他方の端子を支持基板層から絶縁された溶液またはガス
に接触させる手段とをさらに有する請求項５記載の薄膜
ＳＯＩ基板の製造装置。 - 【請求項７】 前記パルス電源の一方の端子を支持基板
層に接続する手段と、 他方の端子を半導体基板層に接続する手段とをさらに有
する請求項５記載の薄膜ＳＯＩ基板の製造装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP27819596A JP2815001B2 (ja) | 1996-10-21 | 1996-10-21 | 薄膜ｓｏｉ基板の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP27819596A JP2815001B2 (ja) | 1996-10-21 | 1996-10-21 | 薄膜ｓｏｉ基板の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH10125882A true JPH10125882A (ja) | 1998-05-15 |
| JP2815001B2 JP2815001B2 (ja) | 1998-10-27 |
Family
ID=17593925
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP27819596A Expired - Fee Related JP2815001B2 (ja) | 1996-10-21 | 1996-10-21 | 薄膜ｓｏｉ基板の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2815001B2 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2011523202A (ja) * | 2008-05-02 | 2011-08-04 | アイメック | 酸化層の形成方法 |
| WO2023136040A1 (ja) * | 2022-01-14 | 2023-07-20 | 株式会社デンソー | 半導体ウェハの表面加工方法 |
-
1996
- 1996-10-21 JP JP27819596A patent/JP2815001B2/ja not_active Expired - Fee Related
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2011523202A (ja) * | 2008-05-02 | 2011-08-04 | アイメック | 酸化層の形成方法 |
| WO2023136040A1 (ja) * | 2022-01-14 | 2023-07-20 | 株式会社デンソー | 半導体ウェハの表面加工方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2815001B2 (ja) | 1998-10-27 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |