JPH10125570A - 位相エッジ位相シフト設計における相互接続の設計競合を排除する方法 - Google Patents
位相エッジ位相シフト設計における相互接続の設計競合を排除する方法Info
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- JPH10125570A JPH10125570A JP27758897A JP27758897A JPH10125570A JP H10125570 A JPH10125570 A JP H10125570A JP 27758897 A JP27758897 A JP 27758897A JP 27758897 A JP27758897 A JP 27758897A JP H10125570 A JPH10125570 A JP H10125570A
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- Y02P90/02—Total factory control, e.g. smart factories, flexible manufacturing systems [FMS] or integrated manufacturing systems [IMS]
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- General Physics & Mathematics (AREA)
- Preparing Plates And Mask In Photomechanical Process (AREA)
- Exposure And Positioning Against Photoresist Photosensitive Materials (AREA)
Abstract
(57)【要約】
【課題】 ＶＬＳＩ回路の製造に使用される位相エッジ
位相シフト・マスク（ＰＳＭ）においてもっとも頻繁に
遭遇する位相競合を自動的に探し出し、排除する方法を
開示する。 【解決手段】 このプロセスは、３方向相互接続の脚の
１つを探し出し、この幅を広げて、位相競合を回避する
自動ＣＡＤルーチンとして実施される。ＣＡＤおよび設
計ルール・チェック技法を使用して、設計競合をまずさ
がし出し、次いでこれを解決してから、きわめて時間の
かかる位相シフト・マスク設計を実際に実行する。設計
ルール・チェック前に、あるいはその一部として、元の
回路設計を処理し、マスク・レイアウトおよびマスク・
データ作成グループに渡す前に行われた処理の検証を可
能とする。
位相シフト・マスク（ＰＳＭ）においてもっとも頻繁に
遭遇する位相競合を自動的に探し出し、排除する方法を
開示する。 【解決手段】 このプロセスは、３方向相互接続の脚の
１つを探し出し、この幅を広げて、位相競合を回避する
自動ＣＡＤルーチンとして実施される。ＣＡＤおよび設
計ルール・チェック技法を使用して、設計競合をまずさ
がし出し、次いでこれを解決してから、きわめて時間の
かかる位相シフト・マスク設計を実際に実行する。設計
ルール・チェック前に、あるいはその一部として、元の
回路設計を処理し、マスク・レイアウトおよびマスク・
データ作成グループに渡す前に行われた処理の検証を可
能とする。
Description
【０００１】
【発明の属する技術分野】本発明は総括的に超大規模集
積回路（ＶＬＳＩ）の製造に関し、詳細にいえば、位相
シフト・マスクを使用することによるフォトリソグラフ
ィ画像の解像度の改善に関する。さらに詳細にいえば、
位相エッジ位相シフト・マスクにおいて頻繁に生じる型
式の設計競合を排除する方法を提供する。
積回路（ＶＬＳＩ）の製造に関し、詳細にいえば、位相
シフト・マスクを使用することによるフォトリソグラフ
ィ画像の解像度の改善に関する。さらに詳細にいえば、
位相エッジ位相シフト・マスクにおいて頻繁に生じる型
式の設計競合を排除する方法を提供する。
【０００２】
【従来の技術】超大規模集積（ＶＬＳＩ）相補型金属酸
化膜半導体（ＣＭＯＳ）チップは一連の材料付加（すな
わち、低圧化学的蒸着、スパッタリング操作など）、材
料除去（すなわち、湿式エッチング、反応性イオン・エ
ッチングなど）、および材料変性（すなわち、酸化、イ
オン注入など）により、シリコン・ウェハ上に製造され
る。これらの物理的および化学的操作はウェハ全体と相
互作用する。たとえば、ウェハを酸浴に入れた場合、ウ
ェハの全表面がエッチングされる。きわめて小型の電気
的に活性なデバイスをウェハ上に構築するためには、こ
れらの操作の影響を狭い、十分に画定された領域に限定
する必要がある。
化膜半導体（ＣＭＯＳ）チップは一連の材料付加（すな
わち、低圧化学的蒸着、スパッタリング操作など）、材
料除去（すなわち、湿式エッチング、反応性イオン・エ
ッチングなど）、および材料変性（すなわち、酸化、イ
オン注入など）により、シリコン・ウェハ上に製造され
る。これらの物理的および化学的操作はウェハ全体と相
互作用する。たとえば、ウェハを酸浴に入れた場合、ウ
ェハの全表面がエッチングされる。きわめて小型の電気
的に活性なデバイスをウェハ上に構築するためには、こ
れらの操作の影響を狭い、十分に画定された領域に限定
する必要がある。
【０００３】ＣＭＯＳデバイスのＶＬＳＩ製造に関連し
たリソグラフィは、感光性ポリマー（フォトレジストま
たはレジストと呼ばれることもある）に開口をパターン
形成する方法であり、これらの開口が一連の処理工程の
うち特定の操作によってシリコン基材が変性される小さ
い領域を画定する。ＣＭＯＳチップの製造には、フォト
レジストを繰り返しパターン化し、引き続いてエッチン
グ、注入、蒸着などの操作を行い、消費されたフォトレ
ジストを除去して、このプロセス・シーケンスをまた繰
り返すために新しいレジストを塗布する余地を作って終
わることを含んでいる。
たリソグラフィは、感光性ポリマー（フォトレジストま
たはレジストと呼ばれることもある）に開口をパターン
形成する方法であり、これらの開口が一連の処理工程の
うち特定の操作によってシリコン基材が変性される小さ
い領域を画定する。ＣＭＯＳチップの製造には、フォト
レジストを繰り返しパターン化し、引き続いてエッチン
グ、注入、蒸着などの操作を行い、消費されたフォトレ
ジストを除去して、このプロセス・シーケンスをまた繰
り返すために新しいレジストを塗布する余地を作って終
わることを含んでいる。
【０００４】基本的なリソグラフィ・システムは光源
と、ウェハに転送されるパターンを含んでいるステンシ
ルないしフォトマスクと、レンズ群と、ウェハ上の既存
のパターンをマスク上のパターンと整合させる手段とか
らなっている。５０個ないし１００個のチップを含んで
いるウェハが一度に１個ないし４個のチップのプロセス
でパターン化されるため、これらのリソグラフィ・ツー
ルは一般にステッパと呼ばれている。リソグラフィ・ス
テッパなどの光学式投影システムの解像度は、レイリー
（Ｒａｙｌｅｉｇｈ）の式で説明されているパラメータ
によって制限されている。 （１） Ｒ＝ｋ1λ／ＮＡ ただし、λは投影システムに使用される光源の波長（μ
ｍ）であり、ＮＡは使用される投影光学機器の開口数で
ある。ｋ1は組合せリソグラフィ・システムが理論解像
限度を実用上どの程度利用できるかを示す係数で、標準
的な露光システムにおいて０．８ないし０．５の範囲で
ある。Ｒは光学式投影システムの解像度の値である。光
学式リソグラフィでもっとも高い解像度は現在、２４８
ｎｍの波長で動作する深紫外線（ＤＵＶ）ステッパによ
って達成されているが、波長が３５６ｎｍの中紫外線
（ＭＵＶ）ステッパも広く使用されている。
と、ウェハに転送されるパターンを含んでいるステンシ
ルないしフォトマスクと、レンズ群と、ウェハ上の既存
のパターンをマスク上のパターンと整合させる手段とか
らなっている。５０個ないし１００個のチップを含んで
いるウェハが一度に１個ないし４個のチップのプロセス
でパターン化されるため、これらのリソグラフィ・ツー
ルは一般にステッパと呼ばれている。リソグラフィ・ス
テッパなどの光学式投影システムの解像度は、レイリー
（Ｒａｙｌｅｉｇｈ）の式で説明されているパラメータ
によって制限されている。 （１） Ｒ＝ｋ1λ／ＮＡ ただし、λは投影システムに使用される光源の波長（μ
ｍ）であり、ＮＡは使用される投影光学機器の開口数で
ある。ｋ1は組合せリソグラフィ・システムが理論解像
限度を実用上どの程度利用できるかを示す係数で、標準
的な露光システムにおいて０．８ないし０．５の範囲で
ある。Ｒは光学式投影システムの解像度の値である。光
学式リソグラフィでもっとも高い解像度は現在、２４８
ｎｍの波長で動作する深紫外線（ＤＵＶ）ステッパによ
って達成されているが、波長が３５６ｎｍの中紫外線
（ＭＵＶ）ステッパも広く使用されている。
【０００５】従来のフォトマスクは石英板上のクロム・
パターンからなっており、クロムをマスクから除去した
場合に、光が通過できるようになっている。特定の波長
の光がマスクを通してフォトレジストで覆われたウェハ
に投影され、ホールのパターンがマスク上におかれてい
る場合に、レジストを露光する。適切な波長の光にレジ
ストを露光させると、レジスト・ポリマーの分子構造が
変性し、現像剤が露光領域のレジストを溶解し、除去す
ることができるようになる。ネガ型レジストは未露光の
レジストだけが溶解されるようにする。フォトマスクは
照射された場合、オン（透明領域の点となる）またはオ
フ（クロムで覆われた点となる）のいずれかとなる、個
別の、きわめて小さい光源のアレイと考えることができ
る。これら個別の光源によって放射される光を規定する
電界ベクトルの振幅がマスクの断面全体にわたってマッ
プされている場合には、階段関数をプロットして、マス
ク上の各点が取ることのできる２つの状態（光オン、光
オフ）を反映させる。
パターンからなっており、クロムをマスクから除去した
場合に、光が通過できるようになっている。特定の波長
の光がマスクを通してフォトレジストで覆われたウェハ
に投影され、ホールのパターンがマスク上におかれてい
る場合に、レジストを露光する。適切な波長の光にレジ
ストを露光させると、レジスト・ポリマーの分子構造が
変性し、現像剤が露光領域のレジストを溶解し、除去す
ることができるようになる。ネガ型レジストは未露光の
レジストだけが溶解されるようにする。フォトマスクは
照射された場合、オン（透明領域の点となる）またはオ
フ（クロムで覆われた点となる）のいずれかとなる、個
別の、きわめて小さい光源のアレイと考えることができ
る。これら個別の光源によって放射される光を規定する
電界ベクトルの振幅がマスクの断面全体にわたってマッ
プされている場合には、階段関数をプロットして、マス
ク上の各点が取ることのできる２つの状態（光オン、光
オフ）を反映させる。
【０００６】これらの従来のフォトマスクは一般に、画
像振幅の２元性によりクロム・オン・グラス（ＣＯＧ）
２元マスクと呼ばれる。完全に方形の階段関数が存在す
るのは、厳密なマスク平面の理論限度においてだけであ
る。ウェハ平面などにおける、マスクから離隔した距離
においては、回折効果により、画像が有限の傾斜を示
す。寸法が小さい場合、すなわち、印刷される画像のサ
イズおよび間隔がλ／ＮＡ（ＮＡは露光システムの開口
数である）に関して小さいものである場合には、隣接す
る画像の電界ベクトルが相互作用し、推定的に加えられ
る。フィーチャ間の結果として生じる光度曲線は完全な
暗黒ではなく、隣接するフィーチャの相互作用によって
生じたかなりの量の光度を示す。露光システムの解像度
は投影された画像のコントラスト、すなわち隣接する明
暗のフィーチャの間の光度差によって制限される。公称
上暗黒な領域における光度が高くなると、隣接するフィ
ーチャが離散した画像としてではなく、１つのまとまっ
た構造として印刷される。
像振幅の２元性によりクロム・オン・グラス（ＣＯＧ）
２元マスクと呼ばれる。完全に方形の階段関数が存在す
るのは、厳密なマスク平面の理論限度においてだけであ
る。ウェハ平面などにおける、マスクから離隔した距離
においては、回折効果により、画像が有限の傾斜を示
す。寸法が小さい場合、すなわち、印刷される画像のサ
イズおよび間隔がλ／ＮＡ（ＮＡは露光システムの開口
数である）に関して小さいものである場合には、隣接す
る画像の電界ベクトルが相互作用し、推定的に加えられ
る。フィーチャ間の結果として生じる光度曲線は完全な
暗黒ではなく、隣接するフィーチャの相互作用によって
生じたかなりの量の光度を示す。露光システムの解像度
は投影された画像のコントラスト、すなわち隣接する明
暗のフィーチャの間の光度差によって制限される。公称
上暗黒な領域における光度が高くなると、隣接するフィ
ーチャが離散した画像としてではなく、１つのまとまっ
た構造として印刷される。
【０００７】小さい画像をリソグラフィで複製できる品
質は、利用可能なプロセスのラチチュード（latitud
e）、すなわち適正な画像サイズを依然もたらす許容線
量と焦点の変動量によって大きく左右される。位相シフ
ト・マスク（ＰＳＭ）リソグラフィはリソグラフィのプ
ロセス・ラチチュードを改善する、すなわちマスクに第
３のパラメータを導入することによって低いｋ1値（式
１参照）での操作が可能となる。電界ベクトルは他のベ
クトル量と同様に、大きさと方向を有しているため、電
界の振幅をオンオフすることに加えて、位相０°でオン
とし、位相１８０°でオフとすることができる。この位
相の変動はＰＳＭにおいては、光束がマスク材料を通過
する長さを変更することによって達成される。マスクを
適当な深さにくぼめることによって、マスクの薄い部分
を横切る光とマスクの厚い部分を横切る光の位相が１８
０°ずれる。すなわち、これらの電界ベクトルは大きさ
が等しいが、完全に反対方向へ向いており、したがっ
て、これらの光束の間の相互作用は完全に打ち消され
る。ＰＳＭに関する詳細については、「Phase-Shifting
Mask Strategies: Isolated Dark Lines」、Marc D. L
evenson、MicrolithographyWorld、１９９２年３／４月
号、６−１２ページを参照されたい。
質は、利用可能なプロセスのラチチュード（latitud
e）、すなわち適正な画像サイズを依然もたらす許容線
量と焦点の変動量によって大きく左右される。位相シフ
ト・マスク（ＰＳＭ）リソグラフィはリソグラフィのプ
ロセス・ラチチュードを改善する、すなわちマスクに第
３のパラメータを導入することによって低いｋ1値（式
１参照）での操作が可能となる。電界ベクトルは他のベ
クトル量と同様に、大きさと方向を有しているため、電
界の振幅をオンオフすることに加えて、位相０°でオン
とし、位相１８０°でオフとすることができる。この位
相の変動はＰＳＭにおいては、光束がマスク材料を通過
する長さを変更することによって達成される。マスクを
適当な深さにくぼめることによって、マスクの薄い部分
を横切る光とマスクの厚い部分を横切る光の位相が１８
０°ずれる。すなわち、これらの電界ベクトルは大きさ
が等しいが、完全に反対方向へ向いており、したがっ
て、これらの光束の間の相互作用は完全に打ち消され
る。ＰＳＭに関する詳細については、「Phase-Shifting
Mask Strategies: Isolated Dark Lines」、Marc D. L
evenson、MicrolithographyWorld、１９９２年３／４月
号、６−１２ページを参照されたい。
【０００８】ＰＳＭリソグラフィの限界を、最新のダイ
ナミック・ランダム・アクセス・メモリ（ＤＲＡＭ）テ
クノロジーの高性能論理派生品によって独自に検証する
ことができる。これらのテクノロジーは開発サイクルに
入ろうとしており、サブクォータ・ミクロンのプリント
・ゲート長と、大チップ面積でのゲート構造に関する厳
密な寸法管理が必要とされている。これらのゲート・テ
クノロジーが確立されているＤＲＡＭテクノロジーにお
けるゲート長さを縮めることに基づいているものである
ため、全体的なレイアウト・ピッチはすべての重要なマ
スク・レベルに対して一定のままであり、縮小されたゲ
ート上に幅が狭く、光学的に分離された線がもたらされ
る。細く、分離された線に関する厳しい線幅管理要件に
よって、これらの論理用途用の位相エッジＰＳＭ要件が
導かれる。
ナミック・ランダム・アクセス・メモリ（ＤＲＡＭ）テ
クノロジーの高性能論理派生品によって独自に検証する
ことができる。これらのテクノロジーは開発サイクルに
入ろうとしており、サブクォータ・ミクロンのプリント
・ゲート長と、大チップ面積でのゲート構造に関する厳
密な寸法管理が必要とされている。これらのゲート・テ
クノロジーが確立されているＤＲＡＭテクノロジーにお
けるゲート長さを縮めることに基づいているものである
ため、全体的なレイアウト・ピッチはすべての重要なマ
スク・レベルに対して一定のままであり、縮小されたゲ
ート上に幅が狭く、光学的に分離された線がもたらされ
る。細く、分離された線に関する厳しい線幅管理要件に
よって、これらの論理用途用の位相エッジＰＳＭ要件が
導かれる。
【０００９】位相エッジＰＳＭリソグラフィはマスク上
の不透明フィーチャにおける相転移によって引き起こさ
れるコントラストの向上を使用している。この相転移は
マスク上の細線構造の一方の側面における石英マスク基
板を適切な深さにエッチングすることによって達成され
る。マスク上のすべての細線構造がそれ自体で閉じてい
るというのではなく、エッチング領域のエッジの中には
裸の石英領域で終わっているものもある。１８０°の相
転移により画像の明るさが最小限となるため、これらの
過剰な位相エッジによって、細く黒い線が印刷される。
現在、希望しない画像はトリム・マスク、すなわち残留
位相エッジによって未露光のままとなっている領域にだ
け光を透過させるマスクを使用して消去されている。
の不透明フィーチャにおける相転移によって引き起こさ
れるコントラストの向上を使用している。この相転移は
マスク上の細線構造の一方の側面における石英マスク基
板を適切な深さにエッチングすることによって達成され
る。マスク上のすべての細線構造がそれ自体で閉じてい
るというのではなく、エッチング領域のエッジの中には
裸の石英領域で終わっているものもある。１８０°の相
転移により画像の明るさが最小限となるため、これらの
過剰な位相エッジによって、細く黒い線が印刷される。
現在、希望しない画像はトリム・マスク、すなわち残留
位相エッジによって未露光のままとなっている領域にだ
け光を透過させるマスクを使用して消去されている。
【００１０】ハード位相シフト・マスクを使用する（し
ばしば、マスクを二重にする）ことによって解像度を上
げることは、広範囲にわたって実証されているものであ
るが、この技法の実施はコンピュータ支援設計（ＣＡ
Ｄ）技術に依存するところがきわめて大きく、ＣＡＤは
既存の回路設計を変更して、位相シフト・マスクを構築
するのに必要な付加的な設計レベルを組み込むことがで
きる。設計変更はマスクの他の部分に関していそうシフ
トを必要とする領域をマスク上に画定すること（すなわ
ち、マスク基板をエッチングすること）、および希望し
ない位相エッジによって印刷された線を取り除くために
追加された設計からなっている。小さいフィーチャに対
して相転移を行うという基本的な概念は、簡単に実現で
きるものであり、また、十分な時間が与えられれば、表
示装置上で手作業で行うことができるものである。ＶＬ
ＳＩ製品プログラムにハード位相シフタを導入する前に
満足させることが必要な課題は、複雑なチップ設計の設
計変更を迅速に、高い信頼性で行うことにある。線幅管
理で通常最も重要なレベルの１つであるゲート・レベル
などのすべての明視野設計レベルに必要な、位相割当て
を必要とする領域に位相シフト設計ルールを効率よく変
換できる、製造可能なＣＡＤシステムは存在していな
い。
ばしば、マスクを二重にする）ことによって解像度を上
げることは、広範囲にわたって実証されているものであ
るが、この技法の実施はコンピュータ支援設計（ＣＡ
Ｄ）技術に依存するところがきわめて大きく、ＣＡＤは
既存の回路設計を変更して、位相シフト・マスクを構築
するのに必要な付加的な設計レベルを組み込むことがで
きる。設計変更はマスクの他の部分に関していそうシフ
トを必要とする領域をマスク上に画定すること（すなわ
ち、マスク基板をエッチングすること）、および希望し
ない位相エッジによって印刷された線を取り除くために
追加された設計からなっている。小さいフィーチャに対
して相転移を行うという基本的な概念は、簡単に実現で
きるものであり、また、十分な時間が与えられれば、表
示装置上で手作業で行うことができるものである。ＶＬ
ＳＩ製品プログラムにハード位相シフタを導入する前に
満足させることが必要な課題は、複雑なチップ設計の設
計変更を迅速に、高い信頼性で行うことにある。線幅管
理で通常最も重要なレベルの１つであるゲート・レベル
などのすべての明視野設計レベルに必要な、位相割当て
を必要とする領域に位相シフト設計ルールを効率よく変
換できる、製造可能なＣＡＤシステムは存在していな
い。
【００１１】位相エッジ・リソグラフィ分野の技術者に
は、最小限の寸法における３方交差部を位相シフトでき
ないこと、すなわちすべてが位相シフトを必要とする細
さの３本の線の背景を形成している３つの矩形部分が共
通ノードに接合しており、相互接続の各セグメントで色
を変える必要があるのに、２色でしか色分けできないこ
とが周知である。
は、最小限の寸法における３方交差部を位相シフトでき
ないこと、すなわちすべてが位相シフトを必要とする細
さの３本の線の背景を形成している３つの矩形部分が共
通ノードに接合しており、相互接続の各セグメントで色
を変える必要があるのに、２色でしか色分けできないこ
とが周知である。
【００１２】残念ながら、インバータなどの多くの広く
使用されている基本的なＣＭＯＳ回路構成要素には、１
つの入力から２つのＭＯＳＦＥＴへつながり、３方交差
部を作り上げているビニル絶縁電線が必要である。幸い
なことに、得られる３方交差部はポリ・ゲートではな
く、ビニル絶縁配線におけるものであり、設計を直接変
更して、回路性能に影響を及ぼすことなく、位相割当て
における競合を回避することが可能となる。
使用されている基本的なＣＭＯＳ回路構成要素には、１
つの入力から２つのＭＯＳＦＥＴへつながり、３方交差
部を作り上げているビニル絶縁電線が必要である。幸い
なことに、得られる３方交差部はポリ・ゲートではな
く、ビニル絶縁配線におけるものであり、設計を直接変
更して、回路性能に影響を及ぼすことなく、位相割当て
における競合を回避することが可能となる。
【００１３】最小寸法での３方交差部を排除することを
目的とした２種類の設計変更が可能である。第１に、３
方交差を犠牲レッグ（leg）によって４方交差部とし、
犠牲レッグをトリム（trim）・プロセスで取り除くこと
ができる。第２に、１本のレッグを位相シフトが必要の
ないところまで広げることによって、３方交差部を２方
交差部に変換することができる。最初の技法はスペース
の制約があるため、通常あまり望ましくない。第２の技
法は十分効果があるが、既存の設計に手作業で実施する
場合には、きわめて時間がかかるものである。設計ルー
ルを変更して、最初から３方交差の幅の広いレッグにす
ることは、既存の設計および設計ライブラリを、位相エ
ッジＰＳＭが必要なグラウンド・ルールへの移行に重大
な妨げとなる。
目的とした２種類の設計変更が可能である。第１に、３
方交差を犠牲レッグ（leg）によって４方交差部とし、
犠牲レッグをトリム（trim）・プロセスで取り除くこと
ができる。第２に、１本のレッグを位相シフトが必要の
ないところまで広げることによって、３方交差部を２方
交差部に変換することができる。最初の技法はスペース
の制約があるため、通常あまり望ましくない。第２の技
法は十分効果があるが、既存の設計に手作業で実施する
場合には、きわめて時間がかかるものである。設計ルー
ルを変更して、最初から３方交差の幅の広いレッグにす
ることは、既存の設計および設計ライブラリを、位相エ
ッジＰＳＭが必要なグラウンド・ルールへの移行に重大
な妨げとなる。
【００１４】本発明は元のＣＡＤレイアウトにおける３
方交差部、ないし「Ｔ」交差部を自動的に排除すること
に関する。
方交差部、ないし「Ｔ」交差部を自動的に排除すること
に関する。
【００１５】
【発明が解決しようとする課題】したがって、本発明の
目的は、位相エッジＰＳＭ設計における３方交差に関連
してもっとも頻繁に生じる位相競合を自動的に突き止
め、排除する方法を提供することである。
目的は、位相エッジＰＳＭ設計における３方交差に関連
してもっとも頻繁に生じる位相競合を自動的に突き止
め、排除する方法を提供することである。
【００１６】本発明の他の目的は、３方交差のレッグの
１つを突き止め、これを広げて、位相競合を回避する自
動ＣＡＤルーチンを提供することである。
１つを突き止め、これを広げて、位相競合を回避する自
動ＣＡＤルーチンを提供することである。
【００１７】
【課題を解決するための手段】本発明によれば、ＣＡＤ
および設計ルール・チェック技法を使用して、設計競合
を突き止め、これを解消してから、きわめて時間のかか
る位相シフト・マスク設計を行う方法が提供される。詳
細にいえば、本発明はＶＬＳＩチップ設計の最も重要な
レベルで遭遇する、もっともありふれた位相マスク設計
競合を突き止め、解消する。この設計競合はゲート・レ
ベルの設計において頻繁に遭遇する、最小寸法における
３方交差すなわち「Ｔ」交差である。設計ルール・チェ
ック前に、あるいはその一部として、元の回路設計を操
作する。これにより、マスク・レイアウトおよびマスク
・データ作成グループへの提出前に行った操作を検証で
きるようになる。
および設計ルール・チェック技法を使用して、設計競合
を突き止め、これを解消してから、きわめて時間のかか
る位相シフト・マスク設計を行う方法が提供される。詳
細にいえば、本発明はＶＬＳＩチップ設計の最も重要な
レベルで遭遇する、もっともありふれた位相マスク設計
競合を突き止め、解消する。この設計競合はゲート・レ
ベルの設計において頻繁に遭遇する、最小寸法における
３方交差すなわち「Ｔ」交差である。設計ルール・チェ
ック前に、あるいはその一部として、元の回路設計を操
作する。これにより、マスク・レイアウトおよびマスク
・データ作成グループへの提出前に行った操作を検証で
きるようになる。
【００１８】上記およびその他の目的、態様および利点
は図面を参照した、本発明の実施の好ましい形態につい
ての以下の詳細な説明からよりよく理解されよう。
は図面を参照した、本発明の実施の好ましい形態につい
ての以下の詳細な説明からよりよく理解されよう。
【００１９】
【発明の実施の形態】図面、特に図１１を参照すると、
ＶＬＳＩ回路設計における典型的なポリゲート構造によ
る位相シフトマスクにおける設計競合の排除に関する本
発明方法の論理を示す流れ図が示されている。この方法
はＶＬＳＩ回路設計における典型的なポリゲート構造に
よる位相シフトマスクにおける設計競合の自動排除のた
めのコンピュータ・プログラムで実施するのが好まし
い。本明細書に記載する本発明の概念および原理を参照
すると、このプログラムのソース・コードはこれが実施
される特定のＣＡＤプログラムにおける技量に１つによ
って作成できる。
ＶＬＳＩ回路設計における典型的なポリゲート構造によ
る位相シフトマスクにおける設計競合の排除に関する本
発明方法の論理を示す流れ図が示されている。この方法
はＶＬＳＩ回路設計における典型的なポリゲート構造に
よる位相シフトマスクにおける設計競合の自動排除のた
めのコンピュータ・プログラムで実施するのが好まし
い。本明細書に記載する本発明の概念および原理を参照
すると、このプログラムのソース・コードはこれが実施
される特定のＣＡＤプログラムにおける技量に１つによ
って作成できる。
【００２０】プロセスは機能ブロック１１で始まり、こ
のブロックにおいて元のプログラムは、図１に示すよう
な任意のクリティカル寸法における幾何学的形状の集合
体に伸張される。図１はＩＣのレイアウトで一般に認め
られる基本幾何学的構成の形状（たとえば、「Ｔ」、
「Ｌ」、および「Ｚ」）のサンプルを示す。本発明は比
較的複雑なチップ設計でもわずかな種類のベンド、ジョ
グ、交差部などを形成する矩形に変形することができる
という前提に基づくものである。本発明ではこれらの基
本的な形状をこれらがもっとも類似している英字によっ
て分類するのが有用であり、便利であることが判明した
が、このラベル付け自体が任意のものであることを理解
されたい。
のブロックにおいて元のプログラムは、図１に示すよう
な任意のクリティカル寸法における幾何学的形状の集合
体に伸張される。図１はＩＣのレイアウトで一般に認め
られる基本幾何学的構成の形状（たとえば、「Ｔ」、
「Ｌ」、および「Ｚ」）のサンプルを示す。本発明は比
較的複雑なチップ設計でもわずかな種類のベンド、ジョ
グ、交差部などを形成する矩形に変形することができる
という前提に基づくものである。本発明ではこれらの基
本的な形状をこれらがもっとも類似している英字によっ
て分類するのが有用であり、便利であることが判明した
が、このラベル付け自体が任意のものであることを理解
されたい。
【００２１】プロセスは機能ブロック１１で始まり、こ
のブロックにおいて、任意のクリティカル寸法の元の設
計がルーチンに入力（ロード）される。図１８に示すよ
うな複雑なチップ設計において本発明のルーチンを実証
するのではなく、本発明の有用性と用途は本発明の説明
を単純化するためいくつかの複雑でない設計について以
下で実証される。すなわち、本発明を説明するため、複
雑なチップ設計を、そのいくつかが図１に示されており
（たとえば、「Ｔ」、「Ｌ」、および「Ｚ」形状）、図
１８に示すような複雑な回路設計の構成形状を表してい
る、一連の基本形状に変形できる。本発明のルーチンを
実際のチップ設計に適用するにあたり、これらの基本形
状について示されている本発明のルーチンは、図１８に
示すような回路設計を全体として構成する類似したすべ
ての構成幾何学的形状に複写される。
のブロックにおいて、任意のクリティカル寸法の元の設
計がルーチンに入力（ロード）される。図１８に示すよ
うな複雑なチップ設計において本発明のルーチンを実証
するのではなく、本発明の有用性と用途は本発明の説明
を単純化するためいくつかの複雑でない設計について以
下で実証される。すなわち、本発明を説明するため、複
雑なチップ設計を、そのいくつかが図１に示されており
（たとえば、「Ｔ」、「Ｌ」、および「Ｚ」形状）、図
１８に示すような複雑な回路設計の構成形状を表してい
る、一連の基本形状に変形できる。本発明のルーチンを
実際のチップ設計に適用するにあたり、これらの基本形
状について示されている本発明のルーチンは、図１８に
示すような回路設計を全体として構成する類似したすべ
ての構成幾何学的形状に複写される。
【００２２】図２は「Ｔ」型で遭遇する位相競合を示
す。陰付きの領域は位相シフト領域である。すべての細
い線は片側に透明な領域を、また反対側に陰付きの領域
を有していなければならない。位相競合は二重矢印で示
されている。
す。陰付きの領域は位相シフト領域である。すべての細
い線は片側に透明な領域を、また反対側に陰付きの領域
を有していなければならない。位相競合は二重矢印で示
されている。
【００２３】本発明のプロセスの次のステップにおい
て、機能ブロック１２（図１１）に示されているよう
に、長いエッジ突起「Ａ」が図１に示す幾何学的形状の
集合体を使用して、図３に示すように生成される。詳細
にいえば、図３を参照すると、矩形の長いエッジ突起
「Ａ」が外部に形成され、幾何学的形状のすべての主要
エッジ「Ｍ」と接触して、エッジ突起「Ａ」が元の主要
エッジ「Ｍ」よりも、位相シフトを必要とするもっとも
幅の広いフィーチャの幅に等しい距離だけ長くなるよう
にする。
て、機能ブロック１２（図１１）に示されているよう
に、長いエッジ突起「Ａ」が図１に示す幾何学的形状の
集合体を使用して、図３に示すように生成される。詳細
にいえば、図３を参照すると、矩形の長いエッジ突起
「Ａ」が外部に形成され、幾何学的形状のすべての主要
エッジ「Ｍ」と接触して、エッジ突起「Ａ」が元の主要
エッジ「Ｍ」よりも、位相シフトを必要とするもっとも
幅の広いフィーチャの幅に等しい距離だけ長くなるよう
にする。
【００２４】その結果、すべての主要エッジ「Ｍ」は図
３に示すように、これに隣接し、そのすぐ外側に描かれ
た細長い矩形を有する。突起の同様な適用が「Ｚ」形お
よび「Ｌ」形にも当てはまる。
３に示すように、これに隣接し、そのすぐ外側に描かれ
た細長い矩形を有する。突起の同様な適用が「Ｚ」形お
よび「Ｌ」形にも当てはまる。
【００２５】図３に示すように、幾何学的形状（すなわ
ち、「Ｔ」、「Ｚ」および「Ｌ」）の小さい端部「ｅ」
は、端部「ｅ」の広がりの方向に平行に延びている突起
と接していない。しかしながら、線のエッジ「ｅ」を排
除することが必須ではないことを理解しなければならな
い。本発明のルーチンはこれらを含めても動作するもの
であるが、図面を簡単なものとするため図では省略され
ている。線のエッジ「ｅ」は臨界線幅以下の長さのすべ
てのエッジを選り分けてから、エッジ突起を形成するこ
とによって、簡単に排除される（すなわち、ルーチンは
エッジ「ｅ」に沿ったすべての短く、ずんぐりしたエッ
ジ突起形状を放棄する）。
ち、「Ｔ」、「Ｚ」および「Ｌ」）の小さい端部「ｅ」
は、端部「ｅ」の広がりの方向に平行に延びている突起
と接していない。しかしながら、線のエッジ「ｅ」を排
除することが必須ではないことを理解しなければならな
い。本発明のルーチンはこれらを含めても動作するもの
であるが、図面を簡単なものとするため図では省略され
ている。線のエッジ「ｅ」は臨界線幅以下の長さのすべ
てのエッジを選り分けてから、エッジ突起を形成するこ
とによって、簡単に排除される（すなわち、ルーチンは
エッジ「ｅ」に沿ったすべての短く、ずんぐりしたエッ
ジ突起形状を放棄する）。
【００２６】次に、プロセスにおいては、機能ブロック
１３（図１１）に示すように、矩形の短いエッジ突起
「Ｂ」の第２のセットが図４に示すように、すべての主
要エッジ「Ｍ」のすぐ内側で、これに接して形成され
て、位相シフトを必要とするもっとも幅の広いフィーチ
ャの幅に基づいた距離だけ、エッジ突起形状が元の端部
エッジ「ｅ」よりも短くなるようになる。結果として、
すべての主要エッジは図４に示すように、これに隣接
し、そのすぐ内側に描かれた短い矩形を有する。
１３（図１１）に示すように、矩形の短いエッジ突起
「Ｂ」の第２のセットが図４に示すように、すべての主
要エッジ「Ｍ」のすぐ内側で、これに接して形成され
て、位相シフトを必要とするもっとも幅の広いフィーチ
ャの幅に基づいた距離だけ、エッジ突起形状が元の端部
エッジ「ｅ」よりも短くなるようになる。結果として、
すべての主要エッジは図４に示すように、これに隣接
し、そのすぐ内側に描かれた短い矩形を有する。
【００２７】図５は元の図、ならびに細長いエッジ突起
「Ａ」および短いエッジ突起「Ｂ」との複合形を示す。
「Ａ」および短いエッジ突起「Ｂ」との複合形を示す。
【００２８】次いで、プロセスの流れの機能ブロック１
４に示すように、細長いエッジＡ1およびＡ2（墨ベタで
示す）が「Ｔ」に配置されるが、ただし、これらがそれ
ぞれ短いエッジＢ1（これも墨ベタで示す）を介して互
いに接触および交差して、「Ｃ」をもたらすという基準
を満たすことに基づいている。細長いエッジＡ1および
Ａ2、ならびにＣは図６に示す。また、「Ｚ」では、中
実の細長いエッジＡ3およびＡ4（墨ベタの）を特定する
ことができ、これらはそれぞれ短いエッジＢ2（これも
墨ベタ）を介して互いに接触および交差して、「Ｑ」を
もたらす細長いエッジである。
４に示すように、細長いエッジＡ1およびＡ2（墨ベタで
示す）が「Ｔ」に配置されるが、ただし、これらがそれ
ぞれ短いエッジＢ1（これも墨ベタで示す）を介して互
いに接触および交差して、「Ｃ」をもたらすという基準
を満たすことに基づいている。細長いエッジＡ1および
Ａ2、ならびにＣは図６に示す。また、「Ｚ」では、中
実の細長いエッジＡ3およびＡ4（墨ベタの）を特定する
ことができ、これらはそれぞれ短いエッジＢ2（これも
墨ベタ）を介して互いに接触および交差して、「Ｑ」を
もたらす細長いエッジである。
【００２９】図７は機能ブロック１４で確認された
「Ｔ」の形状エッジＥ1と形状エッジＥ2を別々に示して
いる。「Ｔ」のエッジＥ1はエッジＥ2とは、これらが本
来設計された形状において平行であり、向かい合ってい
ることにより、「Ｚ」において区別される。この状況は
「Ｔ」でのみ生じる。さらに、機能ブロック１５の次の
プロセス・ステップによれば、位相シフトを必要とする
もっとも幅の広いフィーチャの幅以下の距離のところで
平行で、かつ離隔しているすべてのエッジ突起「Ｃ」が
探し出され、図８に示すように、「Ｄ」がもたらされ
る。ルーチンのこの接合部において、「Ｔ」が探し出さ
れている。次のステップは「Ｔ」の排除に関するもので
ある。
「Ｔ」の形状エッジＥ1と形状エッジＥ2を別々に示して
いる。「Ｔ」のエッジＥ1はエッジＥ2とは、これらが本
来設計された形状において平行であり、向かい合ってい
ることにより、「Ｚ」において区別される。この状況は
「Ｔ」でのみ生じる。さらに、機能ブロック１５の次の
プロセス・ステップによれば、位相シフトを必要とする
もっとも幅の広いフィーチャの幅以下の距離のところで
平行で、かつ離隔しているすべてのエッジ突起「Ｃ」が
探し出され、図８に示すように、「Ｄ」がもたらされ
る。ルーチンのこの接合部において、「Ｔ」が探し出さ
れている。次のステップは「Ｔ」の排除に関するもので
ある。
【００３０】次に、機能ブロック１６において、第３の
セットのエッジ突起が「Ｔ」形状の元のエッジとまった
く同じ長さであり、現在のフィーチャの幅と位相シフト
を必要としない最小フィーチャ・サイズの差の少なくと
も半分の幅である「Ｄ」フィーチャから形成され、図９
に示すように「Ｅ」をもたらす。
セットのエッジ突起が「Ｔ」形状の元のエッジとまった
く同じ長さであり、現在のフィーチャの幅と位相シフト
を必要としない最小フィーチャ・サイズの差の少なくと
も半分の幅である「Ｄ」フィーチャから形成され、図９
に示すように「Ｅ」をもたらす。
【００３１】最後に、機能ブロック１７において、
「Ｅ」を元の回路設計と組み合わせて、完全に位相シフ
ト可能な設計を得る。代替策において、「Ｅ」は競合報
告手段として設計者に提示される。得られる修正された
構造が図１０に示されており、修正部が墨ベタで示され
ている。
「Ｅ」を元の回路設計と組み合わせて、完全に位相シフ
ト可能な設計を得る。代替策において、「Ｅ」は競合報
告手段として設計者に提示される。得られる修正された
構造が図１０に示されており、修正部が墨ベタで示され
ている。
【００３２】図１２は「Ｔ」問題を示すことのある基本
回路構成要素の他の例を示す。このくし構造１１０にお
いて、たとえば、複数の並列なトランジスタが共通ベー
ス・ワイヤ１１１により「歯」１１２−１１５を介して
オンとされる。トランジスタのゲート導体レベルは境界
で囲まれた白い領域で示されており、トランジスタが形
成される設計部分を画定する拡散領域はハッチングされ
て示されている。問題の生じる３方向交差部（「Ｔ」）
３０が指摘されている。
回路構成要素の他の例を示す。このくし構造１１０にお
いて、たとえば、複数の並列なトランジスタが共通ベー
ス・ワイヤ１１１により「歯」１１２−１１５を介して
オンとされる。トランジスタのゲート導体レベルは境界
で囲まれた白い領域で示されており、トランジスタが形
成される設計部分を画定する拡散領域はハッチングされ
て示されている。問題の生じる３方向交差部（「Ｔ」）
３０が指摘されている。
【００３３】図１３は図１２の構造が少なくとも１つの
「Ｔ」を含んでいるものと特定されてから、構造の非ク
リティカル部分を特定し、これらの部分の幅を位相シフ
トを必要としない寸法まで広げることによって、位相シ
フトの競合を除去したことを示す。これをどのように行
うのかの例を図１３に示し、ハッチング領域によって特
定される設計のすべてのエッジに沿って形成されたエッ
ジ突起から始まっている。
「Ｔ」を含んでいるものと特定されてから、構造の非ク
リティカル部分を特定し、これらの部分の幅を位相シフ
トを必要としない寸法まで広げることによって、位相シ
フトの競合を除去したことを示す。これをどのように行
うのかの例を図１３に示し、ハッチング領域によって特
定される設計のすべてのエッジに沿って形成されたエッ
ジ突起から始まっている。
【００３４】次に、図１４はクリティカル拡散領域を横
切るエッジ突起を除去して、元の構造の幅を非クリティ
カル領域においてだけ広げるエッジ突起を残すことを示
している。この態様で例示されているが、周知の設計ル
ール・チェック技法を使用して設計のクリティカル・エ
ッジに沿ったエッジ突起を除去するために、他の分類方
法を使用することもできる。「クリティカル」という用
語は本明細書においては、位相シフトの助けのないリソ
グラフィ・プロセスの有用な解像度限度よりも幅の狭い
フィーチャを説明するために使用されている。たとえ
ば、図１４は思想シフト解像度強化を必要とすることな
く、標準的なリソグラフィ・プロセスで複製することの
できる、幅の広い水平バーと、その寸法により、ＰＳＭ
設計ルーチンにとって「クリティカル」と見なされる、
幅の狭い垂直の歯とからなる「くし」構造を示してい
る。これらの幅の狭い「クリティカル」フィーチャは一
般に、得られるチップの電気的機能にもっとも重要なも
のである。たとえば、実施例として使用されたくし構造
は、電圧をくしのベースに印加すると同時に一連のゲー
ト（すなわち、歯）をオンとするのが必要な場合に、チ
ップ設計のゲート・レベルで見いだすことができる。
切るエッジ突起を除去して、元の構造の幅を非クリティ
カル領域においてだけ広げるエッジ突起を残すことを示
している。この態様で例示されているが、周知の設計ル
ール・チェック技法を使用して設計のクリティカル・エ
ッジに沿ったエッジ突起を除去するために、他の分類方
法を使用することもできる。「クリティカル」という用
語は本明細書においては、位相シフトの助けのないリソ
グラフィ・プロセスの有用な解像度限度よりも幅の狭い
フィーチャを説明するために使用されている。たとえ
ば、図１４は思想シフト解像度強化を必要とすることな
く、標準的なリソグラフィ・プロセスで複製することの
できる、幅の広い水平バーと、その寸法により、ＰＳＭ
設計ルーチンにとって「クリティカル」と見なされる、
幅の狭い垂直の歯とからなる「くし」構造を示してい
る。これらの幅の狭い「クリティカル」フィーチャは一
般に、得られるチップの電気的機能にもっとも重要なも
のである。たとえば、実施例として使用されたくし構造
は、電圧をくしのベースに印加すると同時に一連のゲー
ト（すなわち、歯）をオンとするのが必要な場合に、チ
ップ設計のゲート・レベルで見いだすことができる。
【００３５】図１５は非クリティカル・エッジ突起を元
の設計と組み合わせることによって形成された、最終的
に修正された構造を示す。図示のように、フィーチャ１
１１の幅が効果的に広げられている。
の設計と組み合わせることによって形成された、最終的
に修正された構造を示す。図示のように、フィーチャ１
１１の幅が効果的に広げられている。
【００３６】図１６および図１７は本発明によるＴ補正
後（上）、およびＴ補正なし（下）の場合に考えられる
位相割当ての例を示す。くし構造１１０のベース１１１
の幅が図１６において広げられているため、これを横切
っての位相遷移はもはや必要なく、「Ｔ」に関連した設
計競合が回避される。位相シフト領域は図１６および図
１７において、ハッチングされて示されている。本発明
のＴ補正がない図１７の構造に残っている位相競合は、
二重矢印で示されている。
後（上）、およびＴ補正なし（下）の場合に考えられる
位相割当ての例を示す。くし構造１１０のベース１１１
の幅が図１６において広げられているため、これを横切
っての位相遷移はもはや必要なく、「Ｔ」に関連した設
計競合が回避される。位相シフト領域は図１６および図
１７において、ハッチングされて示されている。本発明
のＴ補正がない図１７の構造に残っている位相競合は、
二重矢印で示されている。
【００３７】図１８は、傾斜したラインと複雑な配線を
含んでいる現実のゲート・レベル設計の小さいサンプル
を示す。図１８において、３方向相互接続すなわち
「Ｔ」相互接続の形態の４つの設計競合が丸で囲まれて
いる。図１９は３方向相互接続を最小寸法では維持する
ための、本発明により設計に適用された補正形状を示
す。補正は図１９においては、墨ベタで示されている。
本発明のルーチンの一部として生成された形状を使用し
て、エラーを設計者に視覚的に報告し、複雑なデータセ
ットにおいて問題のある設計を探し出すのを援助するこ
とができる。
含んでいる現実のゲート・レベル設計の小さいサンプル
を示す。図１８において、３方向相互接続すなわち
「Ｔ」相互接続の形態の４つの設計競合が丸で囲まれて
いる。図１９は３方向相互接続を最小寸法では維持する
ための、本発明により設計に適用された補正形状を示
す。補正は図１９においては、墨ベタで示されている。
本発明のルーチンの一部として生成された形状を使用し
て、エラーを設計者に視覚的に報告し、複雑なデータセ
ットにおいて問題のある設計を探し出すのを援助するこ
とができる。
【００３８】本発明はそれ故、マスク設計において問題
のある相互接続を自動的に突き止めるものであり、ゲー
ト・レベルの設計において頻繁に遭遇するような「Ｔ」
（すなわち、３方向相互接続）の脚の１つの幅を最小寸
法で広げることによって、「Ｔ」の重なりを排除する。
本発明方法は設計ルール・チェック前に、あるいはその
一部として元の回路設計を処理する。これによりマスク
設計者がマスク・レイアウトの実施前に処理を検査する
ことが可能となる。本発明は設計回路パターンを構成し
ている幾何学的形状における非クリティカル「脚」の幅
だけを広げることによって、チップの電気的性能に影響
を及ぼすことなくＴ競合を排除することを可能とする。
本発明方法は形状そのものではなく、形状の背景に位相
を割り当てる必要のある、重要な明視野設計環境におけ
る設計競合の排除にも適用できる。本発明方法はきわめ
て時間がかかる位相シフトマスク設計の実行し、かつ電
気的設計ルールの検証を抽出する前に、かつこれらを実
行することなく、設計競合を探し出し、解決できること
を利用して、きわめて費用効果の高い補正を行う。さら
に、本発明方法はこれが階層的で、非反復的であり、ま
たエラー報告を可能とする点で有利なものである。
のある相互接続を自動的に突き止めるものであり、ゲー
ト・レベルの設計において頻繁に遭遇するような「Ｔ」
（すなわち、３方向相互接続）の脚の１つの幅を最小寸
法で広げることによって、「Ｔ」の重なりを排除する。
本発明方法は設計ルール・チェック前に、あるいはその
一部として元の回路設計を処理する。これによりマスク
設計者がマスク・レイアウトの実施前に処理を検査する
ことが可能となる。本発明は設計回路パターンを構成し
ている幾何学的形状における非クリティカル「脚」の幅
だけを広げることによって、チップの電気的性能に影響
を及ぼすことなくＴ競合を排除することを可能とする。
本発明方法は形状そのものではなく、形状の背景に位相
を割り当てる必要のある、重要な明視野設計環境におけ
る設計競合の排除にも適用できる。本発明方法はきわめ
て時間がかかる位相シフトマスク設計の実行し、かつ電
気的設計ルールの検証を抽出する前に、かつこれらを実
行することなく、設計競合を探し出し、解決できること
を利用して、きわめて費用効果の高い補正を行う。さら
に、本発明方法はこれが階層的で、非反復的であり、ま
たエラー報告を可能とする点で有利なものである。
【００３９】ＣＡＤおよび設計ルール・チェック技法を
使用して、本発明のルーチンを実現する。好ましい実施
の形態において、本明細書に記載したマスク形状の生成
は、参照することにより、本明細書に一部となる米国特
許第５４８１４７３号および導第５４９７３３４号に記
載されているような、ＩＢＭ ＲＩＳＣ／６０００など
のワークステーションで動作する階層形状処理ツールを
使用して、階層ＣＡＤデータセットで実現される。ま
た、任意のサポートされているワークステーションで動
作する、Cadence Design SystemsのＣＡＤＥＮＣＥレイ
アウト・エディタなどの他の市販ＣＡＤシステムで実現
することができる。
使用して、本発明のルーチンを実現する。好ましい実施
の形態において、本明細書に記載したマスク形状の生成
は、参照することにより、本明細書に一部となる米国特
許第５４８１４７３号および導第５４９７３３４号に記
載されているような、ＩＢＭ ＲＩＳＣ／６０００など
のワークステーションで動作する階層形状処理ツールを
使用して、階層ＣＡＤデータセットで実現される。ま
た、任意のサポートされているワークステーションで動
作する、Cadence Design SystemsのＣＡＤＥＮＣＥレイ
アウト・エディタなどの他の市販ＣＡＤシステムで実現
することができる。
【００４０】さらに、本発明方法をCadence Design Sys
temsのＤＲＡＣＵＬＡTMというツールまたはAvanti!の
ＶＥＲＩＣＨＥＣＫTMに合わせてコードすることのでき
る最新のＤＲＣデッキの一部として使用して、所与の設
計の正しさを検査することができる。
temsのＤＲＡＣＵＬＡTMというツールまたはAvanti!の
ＶＥＲＩＣＨＥＣＫTMに合わせてコードすることのでき
る最新のＤＲＣデッキの一部として使用して、所与の設
計の正しさを検査することができる。
【００４１】位相エッジＰＳＭに対する最終的なＣＡＤ
データの変換を、元のチップ設計者によってではなく、
マスク作成機構によってサポートすることができるので
あるから、マスク・ライタ・データ作成および破壊操作
の一部として、たとえば、Transcription Enterprises
のＣＡＴＳ（computer aided transcription system：
コンピュータ支援転写システム）で実現されたレイアウ
ト検証ルーチンを含むことができる。
データの変換を、元のチップ設計者によってではなく、
マスク作成機構によってサポートすることができるので
あるから、マスク・ライタ・データ作成および破壊操作
の一部として、たとえば、Transcription Enterprises
のＣＡＴＳ（computer aided transcription system：
コンピュータ支援転写システム）で実現されたレイアウ
ト検証ルーチンを含むことができる。
【００４２】本発明方法をＶＬＳＩ回路の製造に使用さ
れる位相エッジ位相シフト・マスク設計における３方向
相互接続設計競合を探し出し、解決することに関して、
本明細書において例示したが、本発明が総括的に、たと
えば、道路地図、建築ＣＡＤ計画などにも適用される３
方向相互接続設計競合を探し出すことに適用できること
を理解すべきである。
れる位相エッジ位相シフト・マスク設計における３方向
相互接続設計競合を探し出し、解決することに関して、
本明細書において例示したが、本発明が総括的に、たと
えば、道路地図、建築ＣＡＤ計画などにも適用される３
方向相互接続設計競合を探し出すことに適用できること
を理解すべきである。
【００４３】本発明を単一の実施の形態に関して説明し
てきたが、当分野の技術者には本発明を首記の請求項の
精神および範囲内の改変を行って実施できることが認識
されよう。
てきたが、当分野の技術者には本発明を首記の請求項の
精神および範囲内の改変を行って実施できることが認識
されよう。
【００４４】まとめとして、本発明の構成に関して以下
の事項を開示する。
の事項を開示する。
【００４５】（１）幾何学的形状の集合体で形成された
パターンにおける３方向相互接続設計競合を探し出し、
解決する方法において、［１］前記幾何学的形状の各主
要境界エッジの外部に配置されており、これと接してい
る突起形状を有する第１のセットの突起を形成するステ
ップと、［２］前記幾何学的形状上に突起形状を有する
第２のセットのエッジ突起であって、前記主要境界エッ
ジの各々の内部に、これと接して形成される第２のセッ
トのエッジ突起を形成するステップと、［３］ステップ
［２］のエッジ突起と交差するステップ［１］の第１の
セットのエッジ突起をすべて探し出すステップと、
［４］ステップ［３］で特定されたもののうちから、位
相シフトを必要とするもっとも幅の広いフィーチャより
も幅が広くない距離で平行に、離隔しているすべてのエ
ッジ突起を探し出すステップと、［５］ステップ［４］
で特定された突起のうちから、長さが主要境界エッジと
正確に同じであり、かつ幅がフィーチャの幅と位相シフ
トを必要としない最小フィーチャ・サイズの差の少なく
とも半分である、第３のセットのエッジ突起を形成する
ステップと、［６］ステップ［５］で特定された突起を
元のパターンと組み合わせるステップとを備えている方
法。 （２）主要境界エッジと、該主要境界エッジと交差する
端部とによって画定された幾何学的形状の集合体で形成
されたパターンにおける３方向相互接続設計競合を探し
出し、解決する、コンピュータで実施される方法におい
て、前記幾何学的形状の各主要境界エッジ外部の、これ
と接している突起形状を有する第１のセットの突起
「Ａ」を形成するステップと、前記幾何学的形状上に突
起形状を有する第２のセットのエッジ突起「Ｂ」であっ
て、前記主要境界エッジの各々の内部に、これと接して
形成される第２のセットのエッジ突起「Ｂ」を形成する
ステップと、エッジ突起「Ｂ」と交差する前記第１のセ
ットのエッジ突起「Ａ」のすべてを探し出して、突起
「Ｃ」をもたらすステップと、位相シフトを必要とする
もっとも幅の広いフィーチャよりも幅が広くない距離で
平行に、離隔しているすべてのエッジ突起「Ｃ」を探し
出して、突起「Ｄ」をもたらすステップと、突起「Ｄ」
から、長さが主要境界エッジと正確に同じであり、かつ
幅がフィーチャの幅と位相シフトを必要としない最小フ
ィーチャ・サイズの差の少なくとも半分である、第３の
セットのエッジ突起を形成して、突起「Ｅ」をもたらす
ステップと、突起「Ｅ」を元のパターンと組み合わせる
ステップとを備えている方法。 （３）ＶＬＳＩ回路の製造に使用される位相エッジ位相
シフト・マスク設計における３方向相互接続設計競合を
探し出し、解決する方法において、元の回路設計を、任
意のクリティカル寸法の幾何学的形状であって、主要エ
ッジと、該主要境界エッジと交差する端部とによって画
定された幾何学的形状の集合体に分解するステップと、
前記幾何学的形状の各主要境界エッジ外部の、これと接
している突起形状を有する第１のセットの突起「Ａ」で
あって、該第１のセットの突起「Ａ」の各エッジ突起形
状の長さが接している主要境界の長さよりも、位相シフ
トを必要とする前記幾何学的形状におけるもっとも幅の
広いフィーチャの幅と等しい距離だけ長いものである突
起「Ａ」を形成するステップと、前記幾何学的形状上に
突起形状を有する、前記主要境界エッジの各々の内部
に、これと接して形成される第２のセットのエッジ突起
「Ｂ」であって、該第２のセットの突起「Ｂ」の各エッ
ジ突起形状の長さが接している主要境界の長さよりも、
位相シフトを必要とする前記幾何学的形状におけるもっ
とも幅の広いフィーチャの幅と等しい距離だけ短いもの
である突起「Ｂ」を形成するステップと、エッジ突起
「Ｂ」と交差する前記第１のセットのエッジ突起「Ａ」
のすべてを探し出して、突起「Ｃ」をもたらすステップ
と、位相シフトを必要とするもっとも幅の広いフィーチ
ャよりも幅が広くない距離で平行に、離隔しているすべ
てのエッジ突起「Ｃ」を探し出して、突起「Ｄ」をもた
らすステップと、突起「Ｄ」から、長さが主要境界エッ
ジと正確に同じであり、かつ幅がフィーチャの幅と位相
シフトを必要としない最小フィーチャ・サイズの差の少
なくとも半分である、第３のセットのエッジ突起を形成
して、突起「Ｅ」をもたらすステップと、突起「Ｅ」を
元のパターンと組み合わせるステップとを備えている方
法。 （４）前記幾何学的形状の前記端部が前記主要エッジと
直角に交差していることを特徴とする、上記（３）に記
載の方法。 （５）前記幾何学的形状がＴ形を含んでいることを特徴
とする、上記（３）に記載の方法。 （６）前記の長いエッジ突起「Ａ」が矩形を含んでいる
ことを特徴とする、上記（３）に記載の方法。 （７）前記の短いエッジ突起「Ｂ」が矩形を含んでいる
ことを特徴とする、上記（３）に記載の方法。 （８）前記３方向相互接続がＣＡＤおよびＤＲＣ技法を
使用して探し出されることを特徴とする、上記（３）に
記載の方法。 （９）最新のＤＲＣデッキを使用して、所与の設計の正
しさを検査するステップをさらに含んでいることを特徴
とする、上記（３）に記載の方法。 （１０）エラーを視覚的に表示し、３方向相互接続を探
し出すのを援助する表示手段をさらに含んでいるルーチ
ンの一部として、前記形状が生成されることを特徴とす
る、上記（３）に記載の方法。 （１１）前記パターンが明視野マスク設計で使用される
ことを特徴とする、上記（３）に記載の方法。
パターンにおける３方向相互接続設計競合を探し出し、
解決する方法において、［１］前記幾何学的形状の各主
要境界エッジの外部に配置されており、これと接してい
る突起形状を有する第１のセットの突起を形成するステ
ップと、［２］前記幾何学的形状上に突起形状を有する
第２のセットのエッジ突起であって、前記主要境界エッ
ジの各々の内部に、これと接して形成される第２のセッ
トのエッジ突起を形成するステップと、［３］ステップ
［２］のエッジ突起と交差するステップ［１］の第１の
セットのエッジ突起をすべて探し出すステップと、
［４］ステップ［３］で特定されたもののうちから、位
相シフトを必要とするもっとも幅の広いフィーチャより
も幅が広くない距離で平行に、離隔しているすべてのエ
ッジ突起を探し出すステップと、［５］ステップ［４］
で特定された突起のうちから、長さが主要境界エッジと
正確に同じであり、かつ幅がフィーチャの幅と位相シフ
トを必要としない最小フィーチャ・サイズの差の少なく
とも半分である、第３のセットのエッジ突起を形成する
ステップと、［６］ステップ［５］で特定された突起を
元のパターンと組み合わせるステップとを備えている方
法。 （２）主要境界エッジと、該主要境界エッジと交差する
端部とによって画定された幾何学的形状の集合体で形成
されたパターンにおける３方向相互接続設計競合を探し
出し、解決する、コンピュータで実施される方法におい
て、前記幾何学的形状の各主要境界エッジ外部の、これ
と接している突起形状を有する第１のセットの突起
「Ａ」を形成するステップと、前記幾何学的形状上に突
起形状を有する第２のセットのエッジ突起「Ｂ」であっ
て、前記主要境界エッジの各々の内部に、これと接して
形成される第２のセットのエッジ突起「Ｂ」を形成する
ステップと、エッジ突起「Ｂ」と交差する前記第１のセ
ットのエッジ突起「Ａ」のすべてを探し出して、突起
「Ｃ」をもたらすステップと、位相シフトを必要とする
もっとも幅の広いフィーチャよりも幅が広くない距離で
平行に、離隔しているすべてのエッジ突起「Ｃ」を探し
出して、突起「Ｄ」をもたらすステップと、突起「Ｄ」
から、長さが主要境界エッジと正確に同じであり、かつ
幅がフィーチャの幅と位相シフトを必要としない最小フ
ィーチャ・サイズの差の少なくとも半分である、第３の
セットのエッジ突起を形成して、突起「Ｅ」をもたらす
ステップと、突起「Ｅ」を元のパターンと組み合わせる
ステップとを備えている方法。 （３）ＶＬＳＩ回路の製造に使用される位相エッジ位相
シフト・マスク設計における３方向相互接続設計競合を
探し出し、解決する方法において、元の回路設計を、任
意のクリティカル寸法の幾何学的形状であって、主要エ
ッジと、該主要境界エッジと交差する端部とによって画
定された幾何学的形状の集合体に分解するステップと、
前記幾何学的形状の各主要境界エッジ外部の、これと接
している突起形状を有する第１のセットの突起「Ａ」で
あって、該第１のセットの突起「Ａ」の各エッジ突起形
状の長さが接している主要境界の長さよりも、位相シフ
トを必要とする前記幾何学的形状におけるもっとも幅の
広いフィーチャの幅と等しい距離だけ長いものである突
起「Ａ」を形成するステップと、前記幾何学的形状上に
突起形状を有する、前記主要境界エッジの各々の内部
に、これと接して形成される第２のセットのエッジ突起
「Ｂ」であって、該第２のセットの突起「Ｂ」の各エッ
ジ突起形状の長さが接している主要境界の長さよりも、
位相シフトを必要とする前記幾何学的形状におけるもっ
とも幅の広いフィーチャの幅と等しい距離だけ短いもの
である突起「Ｂ」を形成するステップと、エッジ突起
「Ｂ」と交差する前記第１のセットのエッジ突起「Ａ」
のすべてを探し出して、突起「Ｃ」をもたらすステップ
と、位相シフトを必要とするもっとも幅の広いフィーチ
ャよりも幅が広くない距離で平行に、離隔しているすべ
てのエッジ突起「Ｃ」を探し出して、突起「Ｄ」をもた
らすステップと、突起「Ｄ」から、長さが主要境界エッ
ジと正確に同じであり、かつ幅がフィーチャの幅と位相
シフトを必要としない最小フィーチャ・サイズの差の少
なくとも半分である、第３のセットのエッジ突起を形成
して、突起「Ｅ」をもたらすステップと、突起「Ｅ」を
元のパターンと組み合わせるステップとを備えている方
法。 （４）前記幾何学的形状の前記端部が前記主要エッジと
直角に交差していることを特徴とする、上記（３）に記
載の方法。 （５）前記幾何学的形状がＴ形を含んでいることを特徴
とする、上記（３）に記載の方法。 （６）前記の長いエッジ突起「Ａ」が矩形を含んでいる
ことを特徴とする、上記（３）に記載の方法。 （７）前記の短いエッジ突起「Ｂ」が矩形を含んでいる
ことを特徴とする、上記（３）に記載の方法。 （８）前記３方向相互接続がＣＡＤおよびＤＲＣ技法を
使用して探し出されることを特徴とする、上記（３）に
記載の方法。 （９）最新のＤＲＣデッキを使用して、所与の設計の正
しさを検査するステップをさらに含んでいることを特徴
とする、上記（３）に記載の方法。 （１０）エラーを視覚的に表示し、３方向相互接続を探
し出すのを援助する表示手段をさらに含んでいるルーチ
ンの一部として、前記形状が生成されることを特徴とす
る、上記（３）に記載の方法。 （１１）前記パターンが明視野マスク設計で使用される
ことを特徴とする、上記（３）に記載の方法。
【図１】任意のクリティカル寸法における幾何学的形状
の集合体の平面図である。
の集合体の平面図である。
【図２】図１に示すような設計の競合を排除するプロセ
スを示す平面図である。
スを示す平面図である。
【図３】図１に示すような設計の競合を排除するプロセ
スを示す平面図である。
スを示す平面図である。
【図４】図１に示すような設計の競合を排除するプロセ
スを示す平面図である。
スを示す平面図である。
【図５】図１に示すような設計の競合を排除するプロセ
スを示す平面図である。
スを示す平面図である。
【図６】図１に示すような設計の競合を排除するプロセ
スを示す平面図である。
スを示す平面図である。
【図７】図１に示すような設計の競合を排除するプロセ
スを示す平面図である。
スを示す平面図である。
【図８】図１に示すような設計の競合を排除するプロセ
スを示す平面図である。
スを示す平面図である。
【図９】図１に示すような設計の競合を排除するプロセ
スを示す平面図である。
スを示す平面図である。
【図１０】図１に示すような設計の競合を排除するプロ
セスを示す平面図である。
セスを示す平面図である。
【図１１】コンピュータで実施された、本発明による方
法の流れ図である。
法の流れ図である。
【図１２】図１２に示すような設計の競合を排除するプ
ロセスを示す平面図である。
ロセスを示す平面図である。
【図１３】図１２に示すような設計の競合を排除するプ
ロセスを示す平面図である。
ロセスを示す平面図である。
【図１４】図１２に示すような設計の競合を排除するプ
ロセスを示す平面図である。
ロセスを示す平面図である。
【図１５】図１２に示すような設計の競合を排除するプ
ロセスを示す平面図である。
ロセスを示す平面図である。
【図１６】図１０に示すような設計の競合に関するＴ修
正後（頂部）に考えられる位相整合の例を示す図であ
る。
正後（頂部）に考えられる位相整合の例を示す図であ
る。
【図１７】図１０に示すような設計の競合に関するＴ修
正なし（底部）の場合に考えられる位相整合の例を示す
図である。
正なし（底部）の場合に考えられる位相整合の例を示す
図である。
【図１８】現実のゲート・レベル設計の小さいサンプル
の平面図である。
の平面図である。
【図１９】本発明による設計に適用される補正形状の平
面図である。
面図である。
１１０ くし構造 １１１ ベース
───────────────────────────────────────────────────── フロントページの続き (72)発明者 ロバート・トマス・サヤ アメリカ合衆国12603 ニューヨーク州ポ ーキープシー マンダレー・ドライブ 72
Claims (11)
- 【請求項１】幾何学的形状の集合体で形成されたパター
ンにおける３方向相互接続設計競合を探し出し、解決す
る方法において、 ［１］前記幾何学的形状の各主要境界エッジの外部に配
置されており、これと接している突起形状を有する第１
のセットの突起を形成するステップと、 ［２］前記幾何学的形状上に突起形状を有する第２のセ
ットのエッジ突起であって、前記主要境界エッジの各々
の内部に、これと接して形成される第２のセットのエッ
ジ突起を形成するステップと、 ［３］ステップ［２］のエッジ突起と交差するステップ
［１］の第１のセットのエッジ突起をすべて探し出すス
テップと、 ［４］ステップ［３］で特定されたもののうちから、位
相シフトを必要とするもっとも幅の広いフィーチャより
も幅が広くない距離で平行に、離隔しているすべてのエ
ッジ突起を探し出すステップと、 ［５］ステップ［４］で特定された突起のうちから、長
さが主要境界エッジと正確に同じであり、かつ幅がフィ
ーチャの幅と位相シフトを必要としない最小フィーチャ
・サイズの差の少なくとも半分である、第３のセットの
エッジ突起を形成するステップと、 ［６］ステップ［５］で特定された突起を元のパターン
と組み合わせるステップとを備えている方法。 - 【請求項２】主要境界エッジと、該主要境界エッジと交
差する端部とによって画定された幾何学的形状の集合体
で形成されたパターンにおける３方向相互接続設計競合
を探し出し、解決する、コンピュータで実施される方法
において、 前記幾何学的形状の各主要境界エッジ外部の、これと接
している突起形状を有する第１のセットの突起「Ａ」を
形成するステップと、 前記幾何学的形状上に突起形状を有する第２のセットの
エッジ突起「Ｂ」であって、前記主要境界エッジの各々
の内部に、これと接して形成される第２のセットのエッ
ジ突起「Ｂ」を形成するステップと、 エッジ突起「Ｂ」と交差する前記第１のセットのエッジ
突起「Ａ」のすべてを探し出して、突起「Ｃ」をもたら
すステップと、 位相シフトを必要とするもっとも幅の広いフィーチャよ
りも幅が広くない距離で平行に、離隔しているすべての
エッジ突起「Ｃ」を探し出して、突起「Ｄ」をもたらす
ステップと、 突起「Ｄ」から、長さが主要境界エッジと正確に同じで
あり、かつ幅がフィーチャの幅と位相シフトを必要とし
ない最小フィーチャ・サイズの差の少なくとも半分であ
る、第３のセットのエッジ突起を形成して、突起「Ｅ」
をもたらすステップと、 突起「Ｅ」を元のパターンと組み合わせるステップとを
備えている方法。 - 【請求項３】ＶＬＳＩ回路の製造に使用される位相エッ
ジ位相シフト・マスク設計における３方向相互接続設計
競合を探し出し、解決する方法において、 元の回路設計を、任意のクリティカル寸法の幾何学的形
状であって、主要エッジと、該主要境界エッジと交差す
る端部とによって画定された幾何学的形状の集合体に分
解するステップと、 前記幾何学的形状の各主要境界エッジ外部の、これと接
している突起形状を有する第１のセットの突起「Ａ」で
あって、該第１のセットの突起「Ａ」の各エッジ突起形
状の長さが接している主要境界の長さよりも、位相シフ
トを必要とする前記幾何学的形状におけるもっとも幅の
広いフィーチャの幅と等しい距離だけ長いものである突
起「Ａ」を形成するステップと、 前記幾何学的形状上に突起形状を有する、前記主要境界
エッジの各々の内部に、これと接して形成される第２の
セットのエッジ突起「Ｂ」であって、該第２のセットの
突起「Ｂ」の各エッジ突起形状の長さが接している主要
境界の長さよりも、位相シフトを必要とする前記幾何学
的形状におけるもっとも幅の広いフィーチャの幅と等し
い距離だけ短いものである突起「Ｂ」を形成するステッ
プと、 エッジ突起「Ｂ」と交差する前記第１のセットのエッジ
突起「Ａ」のすべてを探し出して、突起「Ｃ」をもたら
すステップと、 位相シフトを必要とするもっとも幅の広いフィーチャよ
りも幅が広くない距離で平行に、離隔しているすべての
エッジ突起「Ｃ」を探し出して、突起「Ｄ」をもたらす
ステップと、 突起「Ｄ」から、長さが主要境界エッジと正確に同じで
あり、かつ幅がフィーチャの幅と位相シフトを必要とし
ない最小フィーチャ・サイズの差の少なくとも半分であ
る、第３のセットのエッジ突起を形成して、突起「Ｅ」
をもたらすステップと、 突起「Ｅ」を元のパターンと組み合わせるステップとを
備えている方法。 - 【請求項４】前記幾何学的形状の前記端部が前記主要エ
ッジと直角に交差していることを特徴とする、請求項３
に記載の方法。 - 【請求項５】前記幾何学的形状がＴ形を含んでいること
を特徴とする、請求項３に記載の方法。 - 【請求項６】前記の長いエッジ突起「Ａ」が矩形を含ん
でいることを特徴とする、請求項３に記載の方法。 - 【請求項７】前記の短いエッジ突起「Ｂ」が矩形を含ん
でいることを特徴とする、請求項３に記載の方法。 - 【請求項８】前記３方向相互接続がＣＡＤおよびＤＲＣ
技法を使用して探し出されることを特徴とする、請求項
３に記載の方法。 - 【請求項９】最新のＤＲＣデッキを使用して、所与の設
計の正しさを検査するステップをさらに含んでいること
を特徴とする、請求項３に記載の方法。 - 【請求項１０】エラーを視覚的に表示し、３方向相互接
続を探し出すのを援助する表示手段をさらに含んでいる
ルーチンの一部として、前記形状が生成されることを特
徴とする、請求項３に記載の方法。 - 【請求項１１】前記パターンが明視野マスク設計で使用
されることを特徴とする、請求項３に記載の方法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US08/733,584 US5923562A (en) | 1996-10-18 | 1996-10-18 | Method for automatically eliminating three way intersection design conflicts in phase edge, phase shift designs |
| US08/733584 | 1996-10-18 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH10125570A true JPH10125570A (ja) | 1998-05-15 |
Family
ID=24948253
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP27758897A Pending JPH10125570A (ja) | 1996-10-18 | 1997-10-09 | 位相エッジ位相シフト設計における相互接続の設計競合を排除する方法 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US5923562A (ja) |
| JP (1) | JPH10125570A (ja) |
| IL (1) | IL120573A (ja) |
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| Publication number | Priority date | Publication date | Assignee | Title |
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