JPH10124456A - 非同期データ処理装置 - Google Patents

非同期データ処理装置

Info

Publication number
JPH10124456A
JPH10124456A JP9054704A JP5470497A JPH10124456A JP H10124456 A JPH10124456 A JP H10124456A JP 9054704 A JP9054704 A JP 9054704A JP 5470497 A JP5470497 A JP 5470497A JP H10124456 A JPH10124456 A JP H10124456A
Authority
JP
Japan
Prior art keywords
control
circuit
asynchronous
signal
instruction
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
JP9054704A
Other languages
English (en)
Other versions
JP3709040B2 (ja
Inventor
D Paul
デイ ポール
Charles Peibaa Naijieru
チャールズ ペイバー ナイジェル
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
ARM Ltd
Original Assignee
Advanced Risc Machines Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Advanced Risc Machines Ltd filed Critical Advanced Risc Machines Ltd
Publication of JPH10124456A publication Critical patent/JPH10124456A/ja
Application granted granted Critical
Publication of JP3709040B2 publication Critical patent/JP3709040B2/ja
Anticipated expiration legal-status Critical
Expired - Fee Related legal-status Critical Current

Links

Classifications

    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F9/00—Arrangements for program control, e.g. control units
    • G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
    • G06F9/30—Arrangements for executing machine instructions, e.g. instruction decode
    • G06F9/38—Concurrent instruction execution, e.g. pipeline, look ahead
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F9/00—Arrangements for program control, e.g. control units
    • G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
    • G06F9/30—Arrangements for executing machine instructions, e.g. instruction decode
    • G06F9/30003—Arrangements for executing specific machine instructions
    • G06F9/30076—Arrangements for executing specific machine instructions to perform miscellaneous control operations, e.g. NOP
    • G06F9/30083—Power or thermal control instructions
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F1/00—Details not covered by groups G06F3/00 - G06F13/00 and G06F21/00
    • G06F1/26—Power supply means, e.g. regulation thereof
    • G06F1/32—Means for saving power
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F9/00—Arrangements for program control, e.g. control units
    • G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
    • G06F9/30—Arrangements for executing machine instructions, e.g. instruction decode
    • G06F9/30003—Arrangements for executing specific machine instructions
    • G06F9/30076—Arrangements for executing specific machine instructions to perform miscellaneous control operations, e.g. NOP
    • G06F9/30079—Pipeline control instructions, e.g. multicycle NOP
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F9/00—Arrangements for program control, e.g. control units
    • G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
    • G06F9/30—Arrangements for executing machine instructions, e.g. instruction decode
    • G06F9/38—Concurrent instruction execution, e.g. pipeline, look ahead
    • G06F9/3867—Concurrent instruction execution, e.g. pipeline, look ahead using instruction pipelines
    • G06F9/3869—Implementation aspects, e.g. pipeline latches; pipeline synchronisation and clocking
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F9/00—Arrangements for program control, e.g. control units
    • G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
    • G06F9/30—Arrangements for executing machine instructions, e.g. instruction decode
    • G06F9/38—Concurrent instruction execution, e.g. pipeline, look ahead
    • G06F9/3867—Concurrent instruction execution, e.g. pipeline, look ahead using instruction pipelines
    • G06F9/3871—Asynchronous instruction pipeline, e.g. using handshake signals between stages

Landscapes

  • Engineering & Computer Science (AREA)
  • Theoretical Computer Science (AREA)
  • Software Systems (AREA)
  • Physics & Mathematics (AREA)
  • General Engineering & Computer Science (AREA)
  • General Physics & Mathematics (AREA)
  • Advance Control (AREA)
  • Information Transfer Systems (AREA)
  • Multi Processors (AREA)

Abstract

(57)【要約】 【課題】 電力効率を改良したマイクロプロセッサを与
える。 【解決手段】 データ処理装置において、複数の非同期
制御回路を具備し、それぞれの非同期制御回路はその非
同期制御回路内でのデータの流れを制御するために要求
−確認制御ループを用い、かつ上記複数の非同期制御回
路の少なくとも１つの他方のものとデータ信号を交換す
るように構成されており、上記非同期制御回路の第１の
ものは、この第１の非同期制御回路の制御ループの制御
信号を阻止し、それによって上記複数の非同期制御回路
の制御ループが阻止されるようになるように上記少なく
とも１つの他のものとのデータ信号の交換を防止する停
止回路を含んでいる。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、非同期データ処理
装置に関し、より詳細には、非同期データ処理装置を高
電力効率の態様で動作できるようにする技術に関する。
【０００２】
【従来の技術】マイクロプロセッサのようなデータ処理
装置は、典型的には、同期アーキテクチャを用いて構成
される。これは、一般的に、非同期アーキテクチャより
も複雑ではないと考えられているからである。同期マイ
クロプロセッサは外部から供給されるクロック信号の制
御の下で動作するのに対して、非同期マイクロプロセッ
サは自己タイミングを行うようにされなければならず、
また外部から供給されるクロックを何等使用せずに動作
する必要がある。外部から供給されるクロックを用いな
い場合はマイクロプロセッサを設計する上での複雑さが
増大する。例えば、設計者は、基準クロックを用いない
でどのようにしてデータの流れを制御するかを考慮しな
ければならず、また処理素子の遅延がクロック周期によ
って簡単にモデル化されるのではなく、回路それ自体に
よって測定されなければならない。
【０００３】しかしながら、同期構成の設計に基づいた
マイクロプロセッサは特に高電力効率ではない。同期回
路のクロックは常時走っており回路内の遷移を生じさ
せ、それが電力を消費する。プロセッサがピーク作業負
荷に対処することができるようにクロック周波数が設定
されなければならず、クロック速度はソフトウェアの制
御の下で変化する需要に調節され得るが、これは荒い粒
度で比較的に雑に行われるに過ぎない。従って、殆どの
場合、クロックは現在の作業負荷のために必要なクロッ
クよりも高速で走ることになり、この結果電力が無駄と
なってしまう。
【０００４】
【発明が解決しようとする課題】従って、本発明の目的
は電力効率を改良したマイクロプロセッサを与えること
である。
【０００５】
【課題を解決するための手段】本発明は、（イ）複数の
非同期制御回路と、（ロ）上記非同期制御回路のそれぞ
れによって使用され、上記それぞれの非同期制御回路内
でのデータの流れを制御し、かつ上記複数の非同期制御
回路の少なくとも他の１つとデータ信号を交換するよう
に構成された要求−確認制御ループと、（ハ）上記非同
期制御回路の第１のものの中に含まれ、この第１の非同
期制御回路の制御ループの制御信号を阻止し、それによ
って上記複数の非同期制御回路の制御ループが阻止され
るようになるように上記複数の非同期制御回路の上記少
なくとも他の１つとのデータ信号の交換を防止する停止
回路と、を具備したデータを処理する装置を与える。
【０００６】本発明は、非同期構成の設計に基づいた装
置を与える。非同期設計は有用な仕事を行うための要求
に応じて回路の遷移を生じさせるだけである。それは０
の電力消費と最大性能との間を要求次第で瞬時に切り替
えることができる。多くの可能な応用は急速に変化する
作業負荷を有するために、非同期プロセッサは顕著な電
力の節約の可能性を与えることが見い出されている。
【０００７】殆どのマイクロプロセッサはＣＭＯＳ回路
として構成され、ＣＭＯＳ回路は、通常、全ての活動が
停止すれば、電力消費は無視できる程のものとなる。殆
どの従来技術のマイクロプロセッサは同期構成のもので
あり、そのため自走クロックを用いているため、それら
はそれらの活動を容易には制御し得ず、プログラムが行
うべき有用な仕事を終えた時に共通のソフトウェアの動
作は入力が到来するまで何もしないかあるいは周辺装置
をポーリングする連続ループに入ることである。これら
技法の両方共、回路内で連続する活動を行い、割込みが
生じるかあるいは周辺装置が入力を受けるまで有用な仕
事を全然行わないかあるいは極めて小さな仕事を行うの
にかなりの電力を消費する。同じプログラムを実行する
非同期プロセッサも極めて小さな仕事を行うのに同様な
電力を浪費してしまう。
【０００８】本発明は、この問題を、割込みが生じるま
で全てのプロセッサの活動を停止させる「停止」回路を
導入することによって解決する。この回路は処理装置の
非同期制御回路において制御信号を遮り、単一の要求−
確認制御ループを効果的に割込みすることによって働
く。制御回路は相関しているために、１つのループの制
御信号を急速に（しかし、瞬間的ではなく）阻止するこ
とは装置の他の全ての制御ループを停止させ、従ってこ
の停止は最終的には全体の装置にわたって伝わり、全て
の活動を停止させる。好ましくは、元の制御ループの停
止状態を開放するために割込み信号が使用され、次いで
活動はこの点からシステム全体にわたって伝わる。
【０００９】このようにして、本発明は、制御回路の１
つの制御ループの単一の制御点での停止状態をシステム
全体にわたって伝播させるようにデータ処理装置内の非
同期制御回路の遅延非感応性の特質を利用する。
【００１０】好ましくは、停止回路は要求−確認制御ル
ープによって作られた要求信号を阻止するように構成さ
れるが、当業者にとって明かなように、停止回路は要求
信号の代りに確認信号を阻止するように構成されること
ができる。
【００１１】好適実施例において、第１の非同期制御回
路は命令を実行するように構成されており、データ処理
装置は、更に、実行されるべき命令を、第１の非同期制
御回路の制御ループが阻止されるべきであることを指示
する所定の命令と比較する比較回路を具備している。好
ましくは、この比較回路はデータ処理装置の命令デコー
ダ内に含まれるが、この装置の他の位置に配置されるこ
とができる。好適実施例において、上記所定の命令は現
在の命令に分岐するブランチ命令である。しかしなが
ら、当業者にとって明らかなように、非同期制御回路の
制御ループを阻止および阻止解除する他の技法が使用で
き、このようなブランチ命令の使用は必須の要件ではな
い。
【００１２】好ましくは、上記停止回路は、１つあるい
はそれ以上の割込み信号と上記比較回路によって発生さ
れかつ実行されるべき命令が上記所定の命令と合致する
ことを指示する停止信号とを受ける入力を有する第１の
論理回路を具備している。更に、この第１の論理回路
は、第１の非同期制御回路の制御ループの制御信号が阻
止されるべきであることを確認するために使用される実
行信号を受ける入力を有してもよい。この実行信号は、
例えば制御ループの停止が実行された前の命令の結果で
条件付けられてもよいために好適実施例において使用さ
れる。この場合に、実行信号は、制御ループが停止され
るべきことを前の命令の結果が指示したならば発生され
ることになる。更に、前の命令はブランチ命令であって
もよく、この場合停止命令は実行されてはならず、従っ
て実行信号は不活性状態に設定されることになる。
【００１３】第１の論理回路は任意の好ましい態様で構
成されることができるが、好適実施例において、この第
１の論理回路は、全ての入力が論理１値を有する時に論
理０値を出力するように構成されたＮＡＮＤゲートであ
り、上記１つあるいはそれ以上の割込み信号は不活性状
態の時に論理１値を有し、残りの入力信号は活性状態の
時に論理１値を有する。
【００１４】好ましくは、停止回路は、更に、要求−確
認制御ループの要求信号と第１の論理回路の出力とを受
ける入力を有する第２の論理回路を具備しており、上記
第２の論理回路の出力は上記要求信号に対する意図され
た受け側に結合されている。好適実施例において、この
第２の論理回路はＡＮＤゲートであり、従って第１の論
理回路の出力が論理０値を有するならば上記要求信号を
出力しないように構成されている。当業者にとって明ら
かなように、論理ゲートの他の好ましい構成が停止回路
の論理回路を構成するために使用され得る。
【００１５】本発明の好ましい実施例において、割込み
信号が上記停止回路によって阻止された制御信号を開放
するように使用され、それによってデータ信号が制御回
路間で交換されることができるようにし、そのようにし
て上記制御ループが阻止解除されるようになっている。
【００１６】更に、好適実施例において、要求−確認制
御ループはレベル信号化通信プロトコルを用いる。
【００１７】好適実施例によれば、複数の非同期制御回
路は１組の相互作用する非同期パイプライン回路を含ん
でいる。
【００１８】本発明に従ったデータを処理する装置は、
任意の適切な形態を取ることができるが、好適実施例に
おいては、この装置はマイクロプロセッサである。
【００１９】本発明の第２の側面から見て、本発明は、
（イ）データを処理する複数の非同期制御回路を設ける
ようにし、各非同期制御回路がその非同期制御回路内で
データの流れを制御する要求−確認制御ループを用いる
ようにしかつ上記複数の非同期制御回路の少なくとも他
の１つとデータ信号を交換するように構成されるように
したこと、（ロ）合致する所定の状態に応じて、上記非
同期制御回路の第１のものの制御ループの制御信号を阻
止するようにし、それによって上記複数の非同期制御回
路の上記制御ループが阻止されるようになるように上記
複数の非同期制御回路の上記少なくとも他の１つとのデ
ータ信号の交換を防止するようにすること、を含んだデ
ータ処理装置でデータを処理する方法を与える。
【００２０】
【発明の実施の形態】本発明の実施例が、同様な参照番
号が同様な対象に対して使用される添付図面に関連し
て、以下に単なる例として記載される。
【００２１】好適実施例によるマイクロプロセッサの構
造を詳細に記載する前に、非同期設計についてのある背
景情報を以下に記載する。
【００２２】非同期設計は、多くの異った様相および多
くの異った技法を有する複雑な分野である。基準クロッ
クが何等存在しない場合にデータの流れを制御する技術
を設ける必要がある。本発明の好適実施例によるプロセ
ッサはデータの流れを制御するために「要求−確認」ハ
ンドシェイクの形態を利用する。「送り手」から「受け
手」へのデータの通信からなる動作のシーケンスは次の
通りである。 １）送り手はバスに有効データ値を置く。 ２）次いで、送り手は「要求」事象を発生する。 ３）受け手は、そうする準備がなされた時にデータを受
け入れる。 ４）受け手は送り手に「確認」事象を発生する。 ５）次いで、送り手はバスからデータを除去し、そうす
る準備がなされた時に次の通信を始めることができる。
【００２３】データは通常の２進符号化装置を用いてバ
スを通して送られるが、要求および確認事象を信号化す
る態様は多数存在する。１つの技法は、レベルの変化
（高レベルから低レベルへ、あるいは低レベルから高レ
ベルへ）が１つの事象を信号化するような「転移信号
化」を用いることである。図１Ａはこの転移信号化通信
プロトコルを示す。図１Ａに示されるように、送り手が
有効データ値をバスに置いた（転移１０で示されたよう
に）後に、送り手は低対高転移２０で示される要求事象
を発生する。次いで、受け手はデータをバスから読出
し、送り手に確認事象を発生する。これは図１Ａにおい
て転移３０によって表される。一旦、送り手が確認事象
を受ければ、転移４０によって表されるように、バスか
らデータを除去することができる。図１Ａの右手側に示
されるように、次いでステップのこのシーケンスは次の
データ値に対して繰り返される。図１Ａから明らかなよ
うに、高から低へのレベルの変化２５、３５も要求およ
び確認事象の発生を表す。
【００２４】要求および確認事象を信号化するための別
態様の技法は、図１Ｂに示されるように、レベル信号化
通信プロトコルを使用することであり、ここで１つの立
上りエッジは１つの事象を信号化し、０への戻り相は次
の事象が信号化され得る前に生じなければならない。図
１Ｂに示されているように、有効データ値がバスに置か
れる（転移１０）と、転移２０で送り手によって要求事
象が発生され、そのデータ値を受けると、転移３０で受
け手により確認事象が発生される。転移信号化通信プロ
トコルでの場合と同様に、次いで送り手は転移４０でデ
ータ値をバスから除去することができる。しかしなが
ら、更に、確認事象の受信時に、受け手は高対低転移５
０で示されるように要求事象を除去し、次いで受け手は
高対低転移６０で示されるように確認事象を除去する。
事象のこのシーケンスはバスに置かれる次のデータ値に
対してその後繰り返される。
【００２５】図１Ａおよび１Ｂから明らかなように、転
移信号化は、どの転移も役目を持っており、従ってその
タイミングは回路の機能によって決定されるため、概念
的にはより明確である。また、それは最小数の転移しか
用いないため、高電力効率のものとなるはずである。し
かしながら、転移制御を構成化するために使用されるＣ
ＭＯＳ回路は比較的低速で、低効率であり、そのため本
発明の好適実施例では、プロセッサは、２倍の数のトラ
ンジスタを使用し、プロトコルで回復（０への戻り）相
のタイミングについて幾分勝手な決定を取るようにさせ
てしまうが、より高速でより高電力効率である回路を使
用するレベル信号化通信プロトコルを採用する。
【００２６】上記の自己タイミング技術を用いれば、各
段で処理遅延を見込んで非同期パイプライン処理ユニッ
トを構成しかつ次の段に結果を送るように上述したプロ
トコルの１つを構成することが可能である。適切な設計
で、可変の処理遅延と任意の外部遅延が受入可能とな
り、勿論長い遅延は性能の低下に結び付くことになろう
が、その全てが事象の局部シーケンスとなる。
【００２７】同期プロセッサで使用されるクロッキング
パイプライン（そこでは、全体のパイプラインは最悪環
境（電圧および温度）条件下の最も遅い段、及び最悪の
場合を想定したデータによって決定される速度で常にク
ロッキングされなければならない）と異なり、非同期パ
イプラインは現在の状態によって決定される可変の速度
で動作する。めったにない最悪の場合の条件も処理ユニ
ットが僅かに長く処理することにより許される。これら
条件が生じても、これらの場合に、ある性能のロスはあ
ろうが、それらが充分まれである限り、全体の性能に対
する影響は少ない。
【００２８】非同期パイプライン処理ユニットを扱うた
めに使用される自己タイミング技術を論議したが、次に
本発明の好適実施例によるプロセッサのコア（コアとは
一般的な処理機能を行うために使用されるプロセッサの
部分である）が、プロセッサのコアの設計を示すブロッ
ク図である図２に関連して詳細に論議される。この設計
は１組の相互作用する非同期パイプラインに基づいてお
り、全てのパイプラインはそれらの自己の速度でそれら
の自己の時間で動作する。これらのパイプラインはプロ
セッサに受入不可能な長い待ち時間を導入してしまうと
思われるが、同期パイプラインと異って、非同期パイプ
ラインはこれがクロックサイクルに依存せずそのためそ
の自己の速度で動作できるため極めて小さな待ち時間を
持つに過ぎない。
【００２９】プロセッサの動作は、路２０５を介してメ
モリ２１０に命令フェッチ要求を出すアドレスインター
フェース２００で始まる。アドレスインターフェース２
００は自律アドレス歩進器を有しており、これは種々の
パイプラインバッファの容量が許す程度に先立ってアド
レスインターフェース２００が命令を予めフェッチする
ことができるようにする。次のアドレスを決定するため
のこの歩進器論理はループ路２１５によって表される。
一旦メモリパイプラインが命令を検索したら、この命令
は路２２０を介して命令パイプライン２２５に送られ
る。ここで、命令は命令デコード論理２３０に与えるた
めパイプラインの態様で記憶される。命令がデコーダ２
３０で復号化されると、それらは路２３５を介して制御
パイプライン２４０に与えられる。
【００３０】命令フェッチ要求を発生することに加え
て、アドレスインターフェースは、また、メモリ２１０
へデータ要求を発生する。データを検索すると、データ
値が路２４５を介してレジスタファイル２５０に読み込
まれる。次いで、実行パイプライン回路２６０は制御パ
イプライン２４０から命令を読み出し、レジスタファイ
ル２５０から読み出されたデータ値に対してこれらの命
令を実行する。実行の結果は路２６５を介してアドレス
インターフェース２００に与えられ、また、路２７０を
介してレジスタファイル２５０に戻されてもよい。実行
パイプラインから結果を受けると、アドレスインターフ
ェース２００は結果をメモリに記憶するため路２７５を
介してメモリパイプライン２１０に与える。
【００３１】アドレスインターフェース２００がメモリ
２１０に対して命令フェッチ要求を発生すると、命令要
求のプログラムカウンタ（ＰＣ）値を路２８５を介して
ＰＣパイプライン２８０に与える。ここから、ＰＣ値は
レジスタファイル２５０に保持された１つのＰＣレジス
タに読み出されることができ、ここでそれらはそれらが
実行する際に命令によるオペランドとして使用されても
よい。ＰＣパイプラインはメモリパイプラインの値に対
応するＰＣ値を記憶するように要求され、そのため各命
令は命令設定アーキテクチャによって定められるような
正しいＰＣ値と関連するようにされる。
【００３２】アドレスインターフェース２００は現在の
ＰＣ値から命令を逐次的に予めフェッチするように構成
されることができ、次いで、逐次的な実行からの全ての
偏差が実行パイプラインからアドレスパイプラインに訂
正値として発生され得る。
【００３３】本発明の好適実施例において、プロセッサ
のコアは、キャッシュとしてあるいは固定のＲＡＭ区域
として構成されることができるメモリの一部（例えばメ
モリの４Ｋバイト）、およびＤＲＡＭから作られたメモ
リを含んだ８、１６あるいは３２ビットの外部装置を直
接接続させるようにするフレキシブルメモリインターフ
ェース（「ファンネル」）と組み合わされてもよい。本
発明の好適実施例によるプロセッサのコアを含んだチッ
プの内部組織とメモリの４Ｋバイトとが図３に示されて
いる。
【００３４】非同期処理システムには基準クロックがな
いため、メモリがアクセスを発生するタイミングについ
て注意深い配慮を必要とする。好適実施例に従ったプロ
セッサチップに組み込まれる解決策はチップに直接接続
された単一の外部基準遅延器４００と始動時にロードさ
れかつ各メモリ領域の組織およびタイミング特性を特定
するコンフィギュレーションレジスタとを使用すること
である。基準遅延は通常外部ＳＲＡＭアクセス時間を反
映し、そのためＲＡＭは１つの基準遅延を取るように構
成化されるようになる。典型的に極めて低速であるＲＯ
Ｍが幾つかの基準遅延を取るように構成化されてもよ
い。基準遅延はオフチップタイミングのためだけに使用
され、全てのオンチップ遅延は自己タイミング決めのた
めに使用される。
【００３５】メモリの４Ｋバイトは、好ましくは、４つ
の１Ｋバイトのブロックからなるキャッシュとして構成
化され、それぞれのブロックはカッド（ｑｕａｄ）語ラ
インおよびブロックサイズを有する全結合ランダム置換
記憶装置である。ＣＡＭ４２０およびＲＡＭ４３０部分
間のパイプラインレジスタ４１０は、前のアクセスがＲ
ＡＭ内で完了する間に次のアクセスがそのＣＡＭルック
アップを始めることができるようにする。これは、デー
タが初めから戻される前に多数のメモリ要求を発生する
ようにプロセッサのコアの能力を広げる。逐次的アクセ
スが検出され、ＣＡＭルックアップをバイパスし、それ
によって電力を節約し、性能を向上する。
【００３６】本発明の好適実施例に従った非同期マイク
ロプロセッサの一般的な構造を記載したが、非同期制御
回路の１つの制御ループ内で応答を阻止しかつ阻止状態
を解除するために使用する回路を次に述べる。
【００３７】上記で論議したように、マイクロプロセッ
サは多数の相関した非同期制御回路からなり、それぞれ
はデータの流れを制御するため要求−確認制御ループを
用いる。これら制御ループの１つの応答を阻止すること
によって、この阻止状態は最終的には全体のマイクロプ
ロセッサにわたって伝えられ、全ての活動を停止する。
【００３８】本発明の好適実施例において、実行パイプ
ライン２６０の最終段内の要求−確認ループが阻止され
ることができるようにし、引続いて阻止解除されること
ができるようにする回路が設けられる。当業者に明白な
ように、非同期制御回路の全てが相関されているためこ
の阻止回路の実際の位置は問題ではなく、従って要求−
確認制御ループのいずれかを阻止することは究極的に同
一の効果を生じさせる。
【００３９】好適実施例で実行パイプライン２６０の最
終段の要求−確認制御ループを阻止および阻止解除する
ために使用される回路が次に図４に関連して述べられ
る。図４は必要な論理回路要素を示す回路図である。命
令が命令パイプライン２２５から命令デコーダ２３０に
与えられる各時間に、その命令は’Ｂ’命令と命令デコ
ーダ２３０内で比較される。’Ｂ’命令はブランチ命令
であり、’Ｂ’命令は現在の命令（すなわち、それ自
体）に分岐するブランチ命令である。従って、プログラ
ムはこの点で反復的にループし、割込みがこのループを
抜けさせるまで、有効な機能を行わない。’Ｂ’命令
は、行うべき一層の有効な仕事があることを指示する割
込みが受けられる時間まで、マイクロプロセッサをアイ
ドリング動作状態に保持するために典型的に使用され
る。本発明の好適実施例において、この’Ｂ’命令はプ
ロセッサ内で全ての活動を終了するために使用される。
【００４０】’Ｂ’命令が命令デコーダ２３０によって
検出されると、それは「停止」信号を発生し、この停止
信号は路２３５に沿って制御パイプライン２４０に与え
られ、そこから多くの他の制御信号と共に、実行パイプ
ライン２６０に与えられる。これら制御信号は実行パイ
プラインの機能の他の面を制御するために使用され、例
えば実行パイプライン内の算術論理ユニット（ＡＬＵ）
に情報を与えるために使用される（ＡＬＵはその動作を
行わなければならない）。
【００４１】実行パイプライン２６０の最終段は入力レ
ジスタ５００と出力レジスタ５２０を有し、これらレジ
スタはそれぞれ入力および出力データオペランドを保持
する。制御ループは、この段内でのデータ処理機能のた
めの時間を許容するために遅延５１１を受けなければな
らない要求信号５１０と確認信号５３０とで形成され、
これらは完全な制御ループを形成するようにレジスタ５
００および５２０内で結合されている。この制御ループ
はＡＮＤゲート５６０によって割込みされてもよく、こ
のＡＮＤゲートはＮＡＮＤゲート５５０の出力が論理０
であれば、要求信号が与えられないようにする。
【００４２】ＮＡＮＤゲート５５０は４つの入力信号、
すなわち命令デコーダ２３０で発生される「停止」信号
と割込み要求（ｉｒｑ）信号５５２と急速割込み要求
（ｆｉｑ）信号５５３と実行パイプラインによって発生
される実行信号５５４とを受け、’Ｂ’命令が当然実行
されなければならないかを確認する。また、実行信号
は、好適実施例で、例えば’Ｂ’命令の実行が前の命令
の結果について条件付きであってもよいために使用され
る。この場合に、’Ｂ’命令が処理されなければならな
いことを前の命令の結果が指示したならば、実行信号が
実行パイプラインによって発生されることになろう。別
態様として、前の命令はブランチ命令であってもよく、
この場合停止命令は実行されてはならず、従って実行信
号が「不活性」に設定されることになろう。
【００４３】ＮＡＮＤゲート５５０は、２つの割込みソ
ース、すなわち’ｉｒｑ’５５２および’ｆｉｑ’が不
活性状態（それらが「活性低」信号であるため論理１に
ある）、停止信号５５１が活性状態（論理１にある）か
つ実行信号５５４が活性状態（論理１にある）時のみ論
理１の出力を持つようになる。実行信号５５４は、好ま
しくは、実行パイプライン２６０の最終段内で発生さ
れ、従ってこの段は本発明の好適実施例の停止回路を構
成するための好ましい位置である。
【００４４】当業者にとって明らかなように、ＮＡＮＤ
ゲート５５０への入力５５１、５５２、５５３および５
５４のタイミングは回路の訂正機能にとって重要であ
る。実行信号５５４は、それが局部的に発生されかつそ
の訂正タイミングが遅延５１１によって保証されるため
に信頼性がある。遅延５１１は、実行信号が活性状態で
あるべきかどうかを前の命令の結果から決定させかつ適
切な実行信号を発生させるためのタイミングを可能にす
るように要求ラインの信号を遅延する。停止信号５５１
は命令デコーダ２３０で発生され、その訂正タイミング
は、値を安全に実行パイプライン２６０に与える既知の
同期技術を用いる制御パイプライン２４０によりそれが
伝送されることによって保証される。しかしながら、割
込み入力５５２および５５３は同じ態様では取り扱われ
得ない。’Ｂ’命令の実行に続いてシステムの制御回路
の全てが阻止された時でさえそれらが制御回路を阻止解
除させることができなければならないためである。従っ
て、割込みソースはライン５５２および５５３に直接結
合されなければならない。これは、停止信号５５１が活
性状態である間に割込み信号が活性状態（論理０値）か
ら不活性状態（論理１値）に決して転移を行ってはなら
ない（回路の誤ったふるまいを回避させなければならな
い場合に）ことを要求する。しかしながら、割込み信号
を発生する装置は、一般的に、プロセッサによって指示
されるまで割込みを撤回しないようになっており、この
ように割込み信号を取り除くことはソフトウェアの制御
の下でなされる。従って、このような制約には適切なプ
ログラミング技術によって容易に応じることができる。
【００４５】上述の技法によって、実行パイプライン２
６０は停止される。従って、これ以上の命令は実行パイ
プラインによっては実行されず、このようにして制御パ
イプラインが補充を行うようにする。一旦、制御パイプ
ライン２４０が全利用状態になったら、命令デコーダ２
３０は、それがもはや復号化命令を制御パイプラインに
与え得ないため停止し、従って命令パイプライン２２５
はメモリ２１０から受ける命令で補充される。
【００４６】他方、アドレスインターフェース２００
は、命令パイプライン２２５あるいはＰＣパイプライン
２８０が全利用状態になる時まで命令を単に検索するこ
とができる。上述したように、命令パイプライン２２５
は、命令デコーダ２３０がもはやパイプライン２２５か
ら命令を読み出していないため全利用状態になる。従っ
て、実行パイプライン２６０の停止により全体のマイク
ロプロセッサは最終的に全ての活動を終了するようにさ
れることが明かとなる。
【００４７】殆どのマイクロプロセッサ命令セットに既
に存在している’Ｂ’命令を用いることによって、新た
な命令のための必要性が回避され、多くの存在するコー
ドとのソフトウェアの互換性が維持され得る。しかしな
がら、当業者にとって明らかなように、非同期制御回路
の制御ループを阻止あるいは阻止解除する他の技法が使
用可能であり、’Ｂ’命令の使用は必須の要件ではな
い。
【００４８】ここにある特定の実施例を記載したが、本
発明はそれには限定されず、多くの変更およびそれに対
する付加が本発明の範囲内でなされてもよいことを認め
られたい。
【００４９】以上詳述したように、本発明はデータを処
理する装置および方法を与え、この装置は、複数の非同
期制御回路を具備しており、それぞれの非同期制御回路
はその非同期制御回路内でのデータの流れを制御するた
めに要求−確認制御ループを用い、かつ上記複数の非同
期制御回路の少なくとも１つの他方のものとデータ信号
を交換するように構成されている。更に、上記非同期制
御回路の第１のものは、この第１の非同期制御回路の制
御ループの制御信号を阻止し、それによって上記複数の
非同期制御回路の制御ループが阻止されるようになるよ
うに上記少なくとも１つの他のものとのデータ信号の交
換を防止する停止回路を含んでいる。本発明は非同期設
計に基づいており、これは有用な仕事を行うように要求
に応じて回路の変化を生じさせるに過ぎない。それは０
電力消費と最大性能との間で要求次第で瞬間的に切り替
えできる。本発明によれば、停止回路が設けられ、これ
は割込みが生じるまで全てのプロセッサの活動を停止さ
せる。好ましくは、この回路は処理装置の非同期制御回
路の制御信号を遮り、単一の要求−確認制御ループを効
果的に割込みすることによって働く。制御回路は相関し
ているために、１つのループの応答を急速に（しかしな
がら、瞬間的ではない）阻止することは装置の他の全て
の制御ループを停止し、従ってこの停止は究極的に全体
の装置にわたって伝播し、全ての活動を停止する。好ま
しくは、割込み信号が元の制御ループの停止状態を開放
するために使用され、次いで活動はこの点からシステム
全体にわたって伝播される。
【図面の簡単な説明】
【図１】Ａは非同期マイクロプロセッサにおいてデータ
の流れを制御するために使用されてもよい１つの通信プ
ロトコルを示す図である。Ｂは非同期マイクロプロセッ
サにおいてデータの流れを制御するために使用されても
よい他の異った通信プロトコルを示す図である。
【図２】本発明の好適実施例によるマイクロプロセッサ
のコアの設計を示すブロック図である。
【図３】メモリの一部に加えて、好適実施例のマイクロ
プロセッサのコアを組み込んでいるチップの内部組織を
示す図である。
【図４】本発明の好適実施例による非同期制御回路の要
求−確認ループを阻止および阻止解除するために使用さ
れる論理回路要素を示す回路図である。
【符号の説明】 ２１０ メモリパイプライン ２３０ 命令デコーダ ２４０ 制御パイプライン ２６０ 実行パイプライン ５１１ 遅延 ５５０ ＮＡＮＤゲート ５６０ ＡＮＤゲート

Claims (15)

    【特許請求の範囲】
  1. 【請求項１】 データを処理する装置において、 （イ）複数の非同期制御回路と、 （ロ）上記非同期制御回路のそれぞれによって使用さ
    れ、上記それぞれの非同期制御回路内でのデータの流れ
    を制御し、かつ上記複数の非同期制御回路の少なくとも
    １つの他のものとデータ信号を交換するように構成され
    た要求−確認制御ループと、 （ハ）上記非同期制御回路の第１のものの中に含まれ、
    この第１の非同期制御回路の制御ループの制御信号を阻
    止し、それによって上記複数の非同期制御回路の制御ル
    ープが阻止されるようになるように上記複数の非同期制
    御回路の上記少なくとも他の１つのものとのデータ信号
    の交換を防止する停止回路と、 を具備したことを特徴とする装置。
  2. 【請求項２】 特許請求の範囲第１項記載の装置におい
    て、上記停止回路は上記要求−確認ループによって作ら
    れる要求信号を阻止するように構成されたことを特徴と
    する装置。
  3. 【請求項３】 特許請求の範囲第１項記載の装置におい
    て、上記第１の非同期制御回路は命令を実行するように
    構成されており、上記装置は、更に、実行されるべき命
    令を、上記第１の非同期制御回路の上記制御ループが阻
    止されるべきであることを指示する所定の命令と比較す
    る比較回路を具備したことを特徴とする装置。
  4. 【請求項４】 特許請求の範囲第３項記載の装置におい
    て、命令デコーダを更に具備しており、上記比較回路は
    上記命令デコーダ内に含まれたことを特徴とする装置。
  5. 【請求項５】 特許請求の範囲第３項記載の装置におい
    て、上記所定の命令は現在の命令に分岐するブランチ命
    令であることを特徴とする装置。
  6. 【請求項６】 特許請求の範囲第３項記載の装置におい
    て、上記停止回路は、１つあるいはそれ以上の割込み信
    号と上記比較回路によって発生されかつ実行されるべき
    命令が上記所定の命令と合致することを指示する停止信
    号とを受ける入力を有する第１の論理回路を具備したこ
    とを特徴とする装置。
  7. 【請求項７】 特許請求の範囲第６項記載の装置におい
    て、上記第１の論理回路は、更に、上記第１の非同期制
    御回路の上記制御ループの制御信号が阻止されるべきで
    あることを確認するために使用される実行信号を受ける
    入力を有することを特徴とする装置。
  8. 【請求項８】 特許請求の範囲第６項記載の装置におい
    て、上記第１の論理回路は、全ての入力が論理１値を有
    する時に論理０値を出力するように構成されたＮＡＮＤ
    ゲートであり、上記１つあるいはそれ以上の割込み信号
    は不活性状態の時に論理１値を有し、残りの入力信号は
    活性状態の時に論理１値を有することを特徴とする装
    置。
  9. 【請求項９】 特許請求の範囲第６項記載の装置におい
    て、上記停止回路は、更に、上記要求−確認制御ループ
    の要求信号と上記第１の論理回路の出力とを受ける入力
    を有する第２の論理回路を具備しており、上記第２の論
    理回路の出力は上記要求信号に対する意図された受け側
    に結合されていることを特徴とする装置。
  10. 【請求項１０】 特許請求の範囲第９項記載の装置にお
    いて、上記第２の論理回路はＡＮＤゲートであり、従っ
    て上記第１の論理回路の出力が論理０値を有するならば
    上記要求信号を出力しないように構成されたことを特徴
    とする装置。
  11. 【請求項１１】 特許請求の範囲第１項記載の装置にお
    いて、割込み信号が上記停止回路によって阻止された制
    御信号を開放するように使用され、それによってデータ
    信号が制御回路間で交換されることができるようにし、
    そのようにして制御ループが阻止解除されるようになる
    ことを特徴とする装置。
  12. 【請求項１２】 特許請求の範囲第１項記載の装置にお
    いて、上記要求−確認制御ループはレベル信号化通信プ
    ロトコルを用いることを特徴とする装置。
  13. 【請求項１３】 特許請求の範囲第１項記載の装置にお
    いて、上記複数の非同期制御回路は１組の相関非同期パ
    イプライン回路を含んだことを特徴とする装置。
  14. 【請求項１４】 特許請求の範囲第１項記載の装置を含
    むマイクロプロセッサ。
  15. 【請求項１５】 データ処理装置でデータを処理する方
    法において、 （イ）データを処理する複数の非同期制御回路を設ける
    ようにし、各非同期制御回路がその非同期制御回路内で
    データの流れを制御する要求−確認制御ループを用いる
    ようにしかつ上記複数の非同期制御回路の少なくとも他
    の１つのものとデータ信号を交換するように構成される
    ようにしたこと、 （ロ）合致する所定の状態に応じて、上記非同期制御回
    路の第１のものの制御ループの制御信号を阻止するよう
    にし、それによって上記複数の非同期制御回路の上記制
    御ループが阻止されるようになるように上記複数の非同
    期制御回路の上記少なくとも他の１つのものとのデータ
    信号の交換を防止するようにすること、 を含んだことを特徴とする方法。
JP05470497A 1996-10-08 1997-03-10 非同期データ処理装置 Expired - Fee Related JP3709040B2 (ja)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
GB9620973A GB2318194B (en) 1996-10-08 1996-10-08 Asynchronous data processing apparatus
GB96209739 1996-10-08

Publications (2)

Publication Number Publication Date
JPH10124456A true JPH10124456A (ja) 1998-05-15
JP3709040B2 JP3709040B2 (ja) 2005-10-19

Family

ID=10801114

Family Applications (1)

Application Number Title Priority Date Filing Date
JP05470497A Expired - Fee Related JP3709040B2 (ja) 1996-10-08 1997-03-10 非同期データ処理装置

Country Status (11)

Country Link
US (1) US5887129A (ja)
EP (1) EP0931287B1 (ja)
JP (1) JP3709040B2 (ja)
KR (1) KR100505798B1 (ja)
CN (1) CN1214320C (ja)
DE (1) DE69705961T2 (ja)
GB (1) GB2318194B (ja)
IL (1) IL127355A (ja)
MY (1) MY129430A (ja)
RU (1) RU2182353C2 (ja)
WO (1) WO1998015893A1 (ja)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2012190251A (ja) * 2011-03-10 2012-10-04 Renesas Electronics Corp 非同期式回路

Families Citing this family (20)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5964866A (en) * 1996-10-24 1999-10-12 International Business Machines Corporation Elastic self-timed interface for data flow elements embodied as selective bypass of stages in an asynchronous microprocessor pipeline
US6381692B1 (en) * 1997-07-16 2002-04-30 California Institute Of Technology Pipelined asynchronous processing
KR100345009B1 (ko) * 2000-08-14 2002-07-20 주식회사 에이디칩스 비동기식 제어부의 생성 방법
TWI282918B (en) * 2000-11-13 2007-06-21 Intel Corp Method, device, and system for placing a processor in an idle state
WO2002077799A1 (en) * 2001-03-22 2002-10-03 Infineon Technologies Ag Program-controlled unit employing a stop instruction
US20040128597A1 (en) * 2002-12-17 2004-07-01 Swoboda Gary L. Apparatus and method for selecting program halts in an unprotected pipeline at non-interruptible points in code execution
US20080140890A1 (en) * 2004-02-27 2008-06-12 Koninklijke Philips Electronics N.V. Electronic Circuit Arrangement For Detecting a Failing Clock
EP1600845A1 (en) * 2004-05-28 2005-11-30 STMicroelectronics Limited Processor with power saving circuitry
DE102006048379B4 (de) * 2006-10-12 2008-11-06 Infineon Technologies Ag Verfahren zur Durchsatzsteuerung einer elektronischen Schaltung sowie entsprechende Durchsatzsteuerung und zugehörige Halbleiterschaltung
KR100934215B1 (ko) 2007-10-29 2009-12-29 한국전자통신연구원 이벤트 처리 명령어 세트 기반의 마이크로프로세서 및 이를이용한 이벤트 처리 방법
CN101452398B (zh) * 2007-12-05 2012-03-21 英业达股份有限公司 异步请求应答的通信方法
WO2010043401A2 (en) 2008-10-15 2010-04-22 Martin Vorbach Data processing device
WO2013098643A2 (en) * 2011-12-16 2013-07-04 Hyperion Core Inc. Advanced processor architecture
US9423866B2 (en) 2014-07-16 2016-08-23 Eta Compute, Inc. Asynchronous processor that adjusts a respective operating voltage for causing a task to consume substantially all of a respective allocated time interval for the task
US8418187B2 (en) * 2010-03-01 2013-04-09 Arm Limited Virtualization software migrating workload between processing circuitries while making architectural states available transparent to operating system
US9020648B2 (en) * 2011-04-19 2015-04-28 Cooper Technologies Company Zero power appliance control, systems and methods
CN105049173B (zh) * 2015-08-27 2017-12-22 南京南瑞继保电气有限公司 异步装置的同步方法
CN109800054B (zh) * 2018-12-24 2023-05-26 四川知周科技有限责任公司 一种分布式并行实时仿真调度实现方法
CN111190659B (zh) * 2019-12-09 2023-05-30 航天信息股份有限公司 上位机与传动机构的通信方法、装置、电子设备及介质
RU2738963C1 (ru) * 2019-12-25 2020-12-21 Федеральное государственное унитарное предприятие "Научно-производственный центр автоматики и приборостроения имени академика Н.А. Пилюгина" (ФГУП "НПЦАП") Асинхронное входное устройство

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US3821709A (en) * 1972-10-05 1974-06-28 Honeywell Inf Systems Memory storage sequencer
US4433391A (en) * 1981-08-17 1984-02-21 Burroughs Corporation Buffered handshake bus with transmission and response counters for avoiding receiver overflow
US4646300A (en) * 1983-11-14 1987-02-24 Tandem Computers Incorporated Communications method
JPH0758458B2 (ja) * 1988-07-21 1995-06-21 三菱電機株式会社 データ転送装置及びそれを使用したパイプライン処理装置
US5313621A (en) * 1990-05-18 1994-05-17 Zilog, Inc. Programmable wait states generator for a microprocessor and computer system utilizing it
JP2636695B2 (ja) * 1993-08-03 1997-07-30 日本電気株式会社 パイプライン処理回路

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2012190251A (ja) * 2011-03-10 2012-10-04 Renesas Electronics Corp 非同期式回路

Also Published As

Publication number Publication date
IL127355A (en) 2003-01-12
CN1230264A (zh) 1999-09-29
EP0931287A1 (en) 1999-07-28
KR100505798B1 (ko) 2005-08-04
GB2318194A (en) 1998-04-15
MY129430A (en) 2007-03-30
KR20000048931A (ko) 2000-07-25
EP0931287B1 (en) 2001-08-01
JP3709040B2 (ja) 2005-10-19
CN1214320C (zh) 2005-08-10
GB9620973D0 (en) 1996-11-27
WO1998015893A1 (en) 1998-04-16
GB2318194B (en) 2000-12-27
IL127355A0 (en) 1999-10-28
RU2182353C2 (ru) 2002-05-10
US5887129A (en) 1999-03-23
DE69705961T2 (de) 2002-04-04
DE69705961D1 (de) 2001-09-06

Similar Documents

Publication Publication Date Title
JP3709040B2 (ja) 非同期データ処理装置
US5652894A (en) Method and apparatus for providing power saving modes to a pipelined processor
US5987620A (en) Method and apparatus for a self-timed and self-enabled distributed clock
JP5047542B2 (ja) マルチスレッドプロセッサのディスパッチ時にスレッドをブロックする方法、コンピュータプログラム、および装置（精細なマルチスレッドディスパッチロックメカニズム）
US6522170B1 (en) Self-timed CMOS static logic circuit
JPH0667768A (ja) バスユニットと実行ユニットとを含むタイプのプロセッサを動作させる方法、中央処理装置、コンピュータシステム、およびクロック制御装置回路
JPH11312122A (ja) 使用者が構築可能なオンチッププログラムメモリシステム
JP2001022593A (ja) 割り込み可能なマルチサイクル命令を処理する方法および装置
WO2007098025A2 (en) Computer system with increased operating efficiency
JP2008542949A (ja) パイプライン型マイクロプロセッサの節電システムおよび節電方法
JP3790626B2 (ja) デュアルワードまたは複数命令をフェッチしかつ発行する方法および装置
US20070226457A1 (en) Computer system with increased operating efficiency
CN106444965B (zh) 时钟管理单元、包括其的集成电路和管理时钟的方法
JPH10260944A (ja) 割込みシステム
US6993674B2 (en) System LSI architecture and method for controlling the clock of a data processing system through the use of instructions
JP2754825B2 (ja) マイクロプロセッサ
KR20090016645A (ko) 컴퓨터의 입력을 모니터링하는 방법과 장치
US6473864B1 (en) Method and system for providing power management to a processing system
US20040128484A1 (en) Method and apparatus for transparent delayed write-back
US20070169022A1 (en) Processor having multiple instruction sources and execution modes
US9658857B2 (en) Method and apparatus for processor to operate at its natural clock frequency in the system
KR100631495B1 (ko) 마이크로 프로세서
JP2636074B2 (ja) マイクロプロセッサ
US20050027974A1 (en) Method and system for conserving resources in an instruction pipeline
KR100284288B1 (ko) 프로세서의 전력 절감 장치 및 방법

Legal Events

Date Code Title Description
A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20040901

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20040907

A02 Decision of refusal

Free format text: JAPANESE INTERMEDIATE CODE: A02

Effective date: 20050121

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20050412

A911 Transfer to examiner for re-examination before appeal (zenchi)

Free format text: JAPANESE INTERMEDIATE CODE: A911

Effective date: 20050510

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20050729

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20050805

R150 Certificate of patent or registration of utility model

Free format text: JAPANESE INTERMEDIATE CODE: R150

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20090812

Year of fee payment: 4

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20100812

Year of fee payment: 5

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20110812

Year of fee payment: 6

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20110812

Year of fee payment: 6

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20120812

Year of fee payment: 7

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20130812

Year of fee payment: 8

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

LAPS Cancellation because of no payment of annual fees