JPH10124393A - データ処理装置 - Google Patents

Abstract

(57)【要約】 （修正有） 【課題】 キャッシュメモリの無効化要求を効率的に供
給することにより主記憶へのアクセスを効率よく行える
データ処理装置を提供する。 【解決手段】 ベクトルユニット２を主記憶アクセス制
御部６−０〜６−３を介して主記憶装置５−００〜５−
３１に接続し、スカラユニット３をシステム制御装置７
を介して主記憶アクセス制御部に接続し、主記憶アクセ
ス制御部にベクトルユニット２から主記憶装置へのアク
セスに応じてスカラユニット３のキャッシュメモリの同
一ラインのデータを無効化する要求を生成するととも
に、生成した無効化要求のうち同一の要求を削除する機
能を有する無効化要求制御回路１３を設け、システム制
御装置７に主記憶アクセス制御部から供給される無効化
要求のうちスカラユニット３のキャッシュメモリの同一
ラインのデータの無効化要求を一つの要求に削減する機
能と同一の無効化要求が再び供給されたときには、２回
目以降の要求を削除する機能を有する制御回路を設け
る。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明はデータ処理装置に係
り、特に、複数の主記憶装置とキャッシュメモリとのデ
ータの同一性を管理する管理ユニットを有するデータ処
理装置に関する。近年、ベクトル演算機能を有する計算
機が開発されている。ベクトル計算機にはベクトル計算
を行うためのベクトルユニットの他に、通常のスカラ計
算を行うためのスカラユニットも設けられているの一般
的である。このとき、使用するメモリはベクトルユニッ
トとスカラユニットとで共有されていた。

【０００２】スカラユニットにはキャッシュメモリが設
けられている。このキャッシュメモリの内容はメモリの
内容と一致している必要がある。しかし、このような装
置では、メモリをベクトルユニットとスカラユニットと
で共有するため、ベクトルユニットがメモリにアクセス
した場合に、スカラユニットのキャッシュメモリとメモ
リに格納されたデータとが相違することになるため、キ
ャッシュメモリのデータを無効化する等の処理が必要さ
れている。

【０００３】

【従来の技術】図８にベクトル計算機のブロック構成図
を示す。従来のベクトル計算機を含むデータ処理装置４
０は、ベクトル計算を行うベクトルユニット４１、スカ
ラ計算を行うスカラユニット４２、入出力制御装置４
３、共有された主記憶装置４４、主記憶装置４４へのア
クセスを制御するメモリコントロールユニット４５、シ
ステム制御部４６から構成される。

【０００４】主記憶装置４４は複数の主記憶装置４４−
０〜４４−１から構成され、主記憶装置４４−０〜４４
−１は、すべてメモリコントロールユニット４５に接続
されており、ベクトルユニット４１、スカラユニット４
２、ＩＯ制御装置４３、システム記憶装置４６から主記
憶装置４４−０〜４４−３への主記憶アクセスリクエス
トは、メモリコントロールユニット４５が全て管理して
いた。メモリコントロールユニット４５は、主記憶装置
４４をベクトルユニット４１とスカラユニット４２と共
有しているため、順序の保障やスカラユニット４２内の
キャッシュメモリと主記憶装置４４内のデータの一致性
保障を行っていた。

【０００５】このため、ベクトルユニット４１やシステ
ム制御部４６の連続アクセスの結果、データか書き換え
られたときには、メモリコントロールユニット４５から
スカラユニット４２に対してキャッシュのラインサイズ
に応じて無効化要求（ＣＩ）を送出することによりスカ
ラユニット４２内のキャッシュメモリと主記憶装置４４
−０〜４４−３内のデータの一致性保障を行っていた。

【０００６】ところが、近年、プロセッサやＩＯの性能
向上が激しく、メモリサイクルタイム、アクセスタイム
の性能向上を上回るため、効率な処理を行うためクロッ
クサイクル当たりのバンド幅を拡張する必要がある。こ
の結果、物理的な制約から全ての主記憶アクセスリクエ
ストをメモリコンロトールユニットの一カ所で管理する
ことが困難になってきている。

【０００７】そこで、ベクトルユニットからのアクセス
は直接主記憶装置ＭＳＵまたはＭＡＣに接続する形態を
取るようになってきている。図９に従来の他の一例のブ
ロック構成図を示す。図９に示すデータ処理装置５０
は、ベクトル計算を行うベクトルユニット５１、スカラ
計算を行うスカラユニット５２、入出力制御装置５３、
共有された主記憶装置５４、主記憶装置５４へのアクセ
スを制御する主記憶アクセス制御部５５−０〜５５−
３、システム記憶装置５６、スカラユニット５２、入出
力制御装置５３、システム記憶装置５６から主記憶アク
セス制御部５５へのアクセスを制御するシステム制御装
置５７から構成される。

【０００８】主記憶装置５４は、複数の主記憶装置５４
−００〜５４−３１が複数のブロックに分割された構成
とされており、クロックサイクル当たりにアクセス可能
なバンド幅が拡張されている。複数の主記憶装置５４−
００〜５４−３１はブロック毎に主記憶アクセス制御部
５５−０〜５５−３に接続されている。

【０００９】ベクトルユニット５１は、主記憶アクセス
制御部５５に直接接続され、拡張された主記憶装置５４
に効率よくアクセス可能とされている。また、スカラユ
ニット５２、入出力制御装置５３、システム記憶装置５
６はシステム制御装置５７を介して主記憶装置５４とス
カラユニット５２とのデータの一致性等を保障する構成
とされている。

【００１０】しかしながら、上記構成のデータ処理装置
５０では、各主記憶装置５４−００〜５４−３１または
主記憶アクセス制御部５５毎にリクエストの順序を保障
することは容易でも、主記憶装置５４−００〜５４−３
１と主記憶アクセス制御部５５との間で保障を行うこと
が困難になる。そこで、主記憶装置５４−００〜５４−
３１と主記憶アクセス制御部５５との間ではアーキテク
チャ等で定められている程度以上の保障は行わない構成
とされていた。

【００１１】

【発明が解決しようとする課題】しかるに、従来の図９
に示す形態のデータ処理装置では、上記のように、各主
記憶装置または主記憶アクセス制御部毎にリクエストの
順序を保障することは容易でも、主記憶装置と主記憶ア
クセス制御部との間で保障を行うことが困難になり、主
記憶装置と主記憶アクセス制御部との間ではアーキテク
チャ等で定められている程度以上の保障は行わない構成
とされていた。

【００１２】一方、ベクトル計算機のメモリインタリー
ブは、ベクトルユニットのバンド幅が広いため、スカラ
ユニットのキャッシュの１ラインが複数の主記憶装置に
またがっている。そのため、順序保障では、どの要素
（エレメント）が最後にアクセスされるか不定となり、
無効化要求を発生するタイミングを一意に決定すること
が困難になる。例えば、各主記憶装置または主記憶アク
セス制御部が無効化要求を発生する場合に、各主記憶装
置間または各主記憶アクセス制御部間でタイミングを調
整していなければ、ベクトルユニットやシステム制御装
置の連続アクセスの場合でも、複数の無効化要求がスカ
ラユニットの同一キャッシュラインに対して発生してし
まう。

【００１３】このため、スカラユニットの同一キャッシ
ュラインへの無効化要求は一回でよいにもかかわらず、
他の多くの不要な無効化要求が発生してしまうという問
題点があった。本発明は上記の点に鑑みてなされたもの
で、無効化要求を効率的に供給することにより主記憶へ
のアクセスを効率よく行えるデータ処理装置を提供する
ことを目的とする。

【００１４】

【課題を解決するための手段】本発明の請求項１は、複
数の主記憶装置からなる複数の記憶装置群と、該記憶装
置群毎に接続され、接続された複数の記憶装置へのちア
クセスを制御する複数のアクセス制御手段と、前記複数
のアクセス制御手段に接続された第１の処理手段と、前
記アクセス制御手段に接続され前記アクセス制御手段へ
のアクセスを振り分けるシステム制御手段と、該システ
ム制御手段に接続された第２の処理手段とを有するデー
タ処理装置において、前記複数のアクセス制御手段に設
けられ、前記第１の処理手段の前記記憶装置群へのアク
セスに応じて前記アクセスに対応した前記第２の処理手
段のデータを無効化する無効化要求を生成する無効化要
求生成手段と、前記複数のアクセス制御手段に設けら
れ、前記無効化要求生成手段で生成された前記無効化要
求のうち同一の無効化要求を削除する第１の無効化要求
削減手段と有することを特徴とする。

【００１５】請求項１によれば、第１の無効化要求削減
手段により無効化要求生成手段で生成された無効化要求
のうち同一の無効化要求は削除されるため、同一の無効
化要求がシステム制御手段に供給されることがなく、し
たがって、システム制御手段での処理を効率的に行える
とともに、第２の処理手段での処理を効率的に行える。

【００１６】請求項２は、前記システム制御手段に設け
られ、前記複数のアクセス制御手段から供給される複数
の無効化要求のうち前記第２の処理手段に保持された同
一のデータに対する複数の無効化要求を一つの無効化要
求に削減する第２の無効化要求削減手段を有することを
特徴とする。

【００１７】請求項２によれば、第２の無効化要求削減
手段により複数のアクセス制御手段から供給される複数
の無効化要求のうち同一を一つの無効化要求に削減する
ことにより複数のアクセス制御手段から供給される同一
の無効化要求を一つに削減できるため、同一の無効化要
求が第２の処理手段に供給されることがなく、第２の処
理手段での処理が効率的にできる。

【００１８】請求項３は、前記システム制御手段に設け
られ、前記複数のアクセス制御手段から供給される複数
の無効化要求のうち同一の無効化要求が再び供給された
ときには２回目以降の無効化要求を削除する第３の無効
化要求削減手段を有することを特徴とする。

【００１９】請求項３によれば、第３の無効化要求削減
手段により複数のアクセス制御手段から供給される無効
化要求のうち同一の無効化要求が再び供給されたときに
は２回目の無効化要求を削除することにより、同一の無
効化要求が第２の処理手段に何回も供給されることがな
くなるため、第２の処理手段での処理が効率的にでき
る。

【００２０】

【発明の実施の形態】図１に本発明の一実施例のブロッ
ク構成図を示す。本実施例のデータ処理装置１は、ベク
トル計算機を構成しており、特許請求の範囲の第１の処
理手段に相当し、ベクトル処理を行うベクトルユニット
（ＶＵ）２、特許請求の範囲の第２の処理手段に相当
し、スカラ処理を行うスカラユニット（ＳＵ）３、外部
装置との接続を行う入出力（ＩＯ）制御装置（ＩＯＰ）
４を有し、ベクトルユニット２及びスカラユニット３
は、共通の主記憶装置（ＭＳＵ）５−００〜５−３１に
アクセス可能な構成とされている。

【００２１】特許請求の範囲の主記憶装置群を構成する
主記憶装置５−００及び５−０１、主記憶装置５−１０
及び５−１１、主記憶装置５−２０及び５−２１、主記
憶装置５−３０及び５−３１の４つのグループにグルー
プ分けされている。主記憶装置５−００及び主記憶装置
５−０１は、特許請求の範囲のアクセス制御手段に相当
する主記憶アクセス制御部（ＭＡＣ）６−０によりアク
セスが制御され、主記憶装置５−１０及び主記憶装置５
−１１は、主記憶アクセス制御部６−１によりアクセス
が制御され、主記憶装置５−２０及び主記憶装置５−２
１は、主記憶アクセス制御部６−２によりアクセスが制
御され、主記憶装置５−３０及び主記憶装置５−３１
は、主記憶アクセス制御部６−３によりアクセスが制御
される。

【００２２】ベクトルユニット２は、主記憶アクセス制
御部６−０〜６−３に直接接続され、主記憶装置５−０
０〜５−３１に直接アクセス可能な構成とされている。
また、スカラユニット３、及び、ＩＯ制御装置４は、特
許請求の範囲のシステム制御手段に相当するシステム制
御装置（ＳＣＵ）７及びシステム記憶装置（ＳＳＵ）８
を介して主記憶アクセス制御装置６−０〜６−３に接続
され、システム制御装置（ＳＣＵ）７及びシステム記憶
装置（ＳＳＵ）８を介して主記憶装置５−００〜５−３
１にアクセス可能な構成とされている。

【００２３】図２に本発明の一実施例の主記憶アクセス
制御装置のブロック構成図を示す。主記憶アクセス制御
部６−１〜６−３は、特許請求の範囲の無効化要求生成
手段に相当し、ベクトルユニット２又はシステム制御装
置７からの主記憶アクセスリクエストを保持する主記憶
アクセスリクエスト保持部９−０、９−１、１０、主記
憶装置５−００及び５−０１、主記憶装置５−１０及び
５−１１、主記憶装置５−２０及び５−２１、主記憶装
置５−３０及び５−３１のバンク及びバスの状態を管理
し、主記憶アクセスリクエストの優先順位を決定するプ
ライオリティ回路（ＰＲＩＯ）１１、主記憶装置５−０
０及び５−０１、主記憶装置５−１０及び５−１１、プ
ライオリティ回路１１により決定された順位に応じて対
応する主記憶装置５−２０及び５−２１、主記憶装置５
−３０及び５−３１への主記憶アクセス要求を発信する
とともに、ベクトルユニット２及びシステム制御装置７
を介してスカラユニット３から供給されたデータを対応
する主記憶装置５−００及び５−０１、主記憶装置５−
１０及び５−１１、主記憶装置５−２０及び５−２１、
主記憶装置５−３０及び５−３１にプライオリティ回路
１１により決定された順位に応じて送信し、また、対応
する主記憶装置５−００及び５−０１、主記憶装置５−
１０及び５−１１、主記憶装置５−２０及び５−２１、
主記憶装置５−３０及び５−３１からプライオリティ回
路１１により決定された順位に応じてロードされたロー
ドデータをベクトルユニット２及びシステム制御装置７
を介してスカラユニット３に供給するパイプライン回路
（ＰＩＰＥ）１２、特許請求の範囲の第１の無効化要求
削減手段に相当し、ベクトルユニット２及びシステム制
御装置７からの主記憶アクセスリクエストに応じて無効
化要求（ＣＩ）を生成するとともに、不要な無効化要求
の削除を行う無効化要求制御回路（ＣＩＣ）１３から構
成される。

【００２４】主記憶アクセスリクエスト保持部（ＶＵＲ
Ｑ０）９−０は、ベクトルユニット２に接続され、ベク
トルユニット２から主記憶装置５−００、５−１０、５
−２０、５−３０への主記憶アクセスリクエストを保持
するとともに、プライオリティ回路１１に主記憶アクセ
スリクエストを供給する。また、主記憶アクセスリクエ
スト保持部（ＶＵＲＱ１）９−１は、ベクトルユニット
２に接続され、ベクトルユニット２から主記憶装置５−
０１、５−１１、５−２１、５−３１への主記憶アクセ
スリクエストを保持するとともに、プライオリティ回路
１１に主記憶アクセスリクエストを供給する。さらに、
主記憶アクセスリクエスト保持部１０は、システム制御
装置７に接続され、システム制御装置７から主記憶装置
５−００及び５−０１、主記憶装置５−１０及び５−１
１、主記憶装置５−２０及び５−２１、主記憶装置５−
３０及び５−３１への主記憶アクセスリクエストを保持
するとともに、プライオリティ回路１１に主記憶アクセ
スリクエストを供給する。

【００２５】図３に本発明の一実施例の無効化要求制御
回路のブロック構成図を示す。無効化要求制御回路１３
は、プライオリティ回路１１と接続されており、プライ
オリティ回路１１から供給される無効化要求及びブロッ
クフェッチリクエストを受信する受信レジスタ１４、受
信レジスタ１４に保持された無効化要求又はブロックフ
ェッチリクエストはシステム制御装置７に供給すべき形
式に変換する変換回路１５、、変換回路１５で変換され
た要求を保持し、システム制御装置７に送出する送出レ
ジスタ１６、送出レジスタ１６から送出された要求を保
持する要求保持レジスタ１７、送出レジスタ１６と要求
保持レジスタ１７との出力を比較して、無効化要求の有
効・無効を決定する無効化要求無効回路１８から構成さ
れる。 プライオリティ回路１１は、受信レジスタ１４
に対して無効化要求及びブロックフェッチリクエストと
して、ＴＡＧのシステム制御装置７のｗａｙ0 への書き
込み有効時にオンする書き込み有効ビットＢ0 、ＴＡＧ
のシステム制御装置７のｗａｙ1 への書き込み有効時に
オンする書き込み有効ビットＢ1 、無効化要求ＣＩのと
きオンする無効化有効ビットＣ、無効化要求を行うアド
レスを示すＣＩアドレスＡｄｒ、無効化要求の発信元装
置を識別する識別番号ＩＤを供給する。プライオリティ
回路１１から供給される要求のうち無効化有効ビットＣ
がオンのとき無効化要求であり、オフのときはブロック
フェッチリクエストである。

【００２６】受信レジスタ１４は、プライオリティ回路
１１からの上記書き込み有効ビットＢ0 、Ｂ1 、無効化
要求有効ビットＣ、ＣＩアドレスＡｄｒ、識別番号ＩＤ
を保持する。受信レジスタ１４に保持された無効化要求
又はブロックフェッチリクエストはＳＣＵに供給すべき
形式に変換する変換回路１４に供給される。

【００２７】変換回路１４は、ＴＡＧ１５ａ、１５ｂ、
コンペア回路１５ｃ、１５ｄ、ＡＮＤゲート１５ｅ、１
５ｆから構成される。ＴＡＧ１５ａは、受信レジスタ１
４のｗａｙ0 への書き込みを有効にする書き込み有効ビ
ットＢ0 、及び、ＣＩアドレスＡｄｒが供給され、有効
ビットＢ0 がオンのときに、供給されたＣＩアドレスＡ
ｄｒをライン番号ＬＩＮＥに登録する。

【００２８】また、ＴＡＧ１５ｂは、受信レジスタ１４
のｗａｙ1 への書き込みを有効にする書き込み有効ビッ
トＢ1 、及び、ＣＩアドレスＡｄｒが供給され、有効ビ
ットＢ1 がオンのときに、供給されたＣＩアドレスＡｄ
ｒをライン番号ＬＩＮＥに登録する。

【００２９】コンペア回路１５ｃは、受信レジスタ１４
のＣＩアドレスＡｄｒのライン番号に相当する部分以外
の部分とＴＡＧ１５ａに登録されているアドレスとの一
致・不一致を比較し、一致でオン、不一致でオフを出力
し、ＡＮＤゲート１５ｅに供給する。

【００３０】コンペア回路１５ｄは、受信レジスタ１４
のＣＩアドレスＡｄｒのライン番号に相当する部分以外
の部分とＴＡＧ１５ａに登録されているアドレスとの一
致・不一致を比較し、一致でオン、不一致でオフを出力
し、ＡＮＤゲート１５ｆに供給する。

【００３１】ＡＮＤゲート１５ｅには、受信レジスタ１
４の無効化有効ビットＣ及びコンペア回路１５ｃの出力
が供給され、無効化有効ビットＣがオンのときに、コン
ペア回路１５ｃの出力をｗａｙ0 への無効化要求を有効
にするＣＩ有効ビットＶ0 としてＣＩ送出レジスタ１６
に供給する。

【００３２】ＡＮＤゲート１５ｆには、受信レジスタ１
４の無効化有効ビットＣ及びコンペア回路１５ｄの出力
が供給され、無効化有効ビットＣがオンのときに、コン
ペア回路１５ｄの出力をｗａｙ1 への無効化要求を有効
にする無効化要求有効ビットＶ1 としてＣＩ送出レジス
タ１６に供給する。

【００３３】ＣＩ送出レジスタ１６には、変換回路１４
で変換されたライン番号ＬＩＮＥ、無効化要求有効ビッ
トＶ1 、Ｖ2 、及び、受信レジスタ１４に保持された装
置ＩＤが供給され、供給された情報を保持する。ＣＩ送
出レジスタ１６は、ＣＩ送出レジスタ１６に保持された
要求情報を保持し、保持した情報のうち、ライン番号Ｌ
ＩＮＥ、及び、装置ＩＤをそのままシステム制御装置７
に送出し、無効化要求有効ビットＶ1 、Ｖ2 を無効化要
求無効回路１８を介してシステム制御装置７に供給す
る。

【００３４】また、ＣＩ送出レジスタ１６に保持された
情報は、ＣＩ保持レジスタ１７に供給される。ＣＩ保持
レジスタ１７は、ＣＩ送出レジスタ１６に次回の情報が
供給されたときに無効化要求無効回路１８に前回の情報
を出力する。なお、ＣＩ送出レジスタ１６及びＣＩ保持
レジスタ１７は、ＴＡＧのｗａｙ0への無効化要求を有
効にするビットＶ0 、ＴＡＧのｗａｙ1 への無効化要求
を有効にするビットＶ1 、要求のあったラインを示すラ
イン番号ＬＩＮＥ、無効化要求の発信元の装置を識別す
る装置ＩＤから構成される。

【００３５】無効化要求無効回路１８は、コンペア回路
１８ａ、１８ｂ、ＯＲゲート１８ｃ、ＮＡＮＤゲート１
８ｅ、ＡＮＤゲート１８ｅ、１８ｆ、１８ｇ、１８ｈか
ら構成される。コンペア回路１８ａには、ＣＩ送出レジ
スタ１６及びＣＩ保持レジスタ１７からライン番号情報
ＬＩＮＥが供給される。コンペア回路１８ａは、ＣＩ送
出レジスタ１６に保持されたライン番号情報とＣＩ保持
レジスタ１７に保持されたライン番号情報とを比較し、
一致すればオン信号をＮＡＮＤゲート１８ｄに供給す
る。

【００３６】コンペア回路１８ｂには、ＣＩ送出レジス
タ１６及びＣＩ保持レジスタ１７から装置ＩＤ情報が供
給される。コンペア回路１８ｂは、ＣＩ送出レジスタ１
６に保持された装置ＩＤとＣＩ保持レジスタ１７に保持
された装置ＩＤとを比較し、一致すればオン信号をＮＡ
ＮＤゲート１８ｄに供給する。

【００３７】ＡＮＤゲート１８ｇには、ＣＩ送出レジス
タ１６から無効化有効ビットＶ0 が供給され、ＣＩ保持
レジスタ１７から無効化要求有効ビットＶ0 が供給さ
れ、ＣＩ送出レジスタ１６の無効化有効ビットＶ0 とＣ
Ｉ保持レジスタ１７の無効化要求有効ビットＶ0 との論
理積をとり、ＯＲゲート１８ｃに供給する。

【００３８】また、ＡＮＤゲート１８ｈには、ＣＩ送出
レジスタ１６から無効化有効ビットＶ1 が供給され、Ｃ
Ｉ保持レジスタ１７から無効化要求有効ビットＶ1 が供
給され、ＣＩ送出レジスタ１６の無効化有効ビットＶ1
とＣＩ保持レジスタ１７の無効化要求有効ビットＶ1 と
の論理積をとり、ＯＲゲート１８ｃに供給する。

【００３９】ＯＲゲート１８ｃには、ＡＮＤゲート１８
ｇの出力論理及びＡＮＤゲート１８ｈの出力論理が供給
され、ＡＮＤゲート１８ｇの出力論理とＡＮＤゲート１
８ｈの出力論理との論理和をとり、ＮＡＮＤゲート１８
ｄに供給する。ＮＡＮＤゲート１８ｄは、コンペア回路
１８ａ、１８ｂ、ＯＲゲート１８ｃから出力論理を受け
て、コンペア回路１８ａ、１８ｂ、ＯＲゲート１８ｃの
出力論理が全てオンのとき、すなわち、ＣＩ送出レジス
タ１６に保持された今回のライン番号、及び、装置ＩＤ
とＣＩ保持レジスタ１７に保持された前回のライン番
号、及び、装置ＩＤとが一致し、かつ、ＣＩ保持レジス
タ１７に保持された前回の無効化有効ビットＶ1 、Ｖ2
がオンのとき、出力をオフする。

【００４０】ＮＡＮＤゲート１８ｄの出力は、ＡＮＤゲ
ート１８ｅ、及び、ＡＮＤゲート１８ｆに供給される。
ＡＮＤゲート１８ｅにはＮＡＮＤゲート１８ｄの出力及
びＣＩ送出レジスタ１６からｗａｙ0 への無効化要求を
有効にする無効化有効ビットＶ0 が供給される。ＡＮＤ
ゲート１８ｅは、ＮＡＮＤゲート１８ｄの出力がオンの
ときＣＩ送出レジスタ１６に保持された無効化有効ビッ
トＶ0 を出力する。また、ＡＮＤゲート１８ｆにはＮＡ
ＮＤゲート１８ｄの出力及びＣＩ送出レジスタ１６から
ｗａｙ1 への無効化要求を有効にする無効化有効ビット
Ｖ1 が供給される。ＡＮＤゲート１８ｆは、ＮＡＮＤゲ
ート１８ｄの出力がオンのときＣＩ送出レジスタ１６に
保持された無効化有効ビットＶ1 を出力する。

【００４１】以上により、同一ラインへの無効化要求が
供給された場合に、システム制御装置７に供給される無
効化要求のラインへの無効化有効ビットＶ0 、Ｖ1 がと
もにオフされ、無効化されるため、同一ラインへの無効
化要求を重複して供給することがなくなる。

【００４２】なお、本実施例では、説明を容易にするた
めに前回供給された無効化要求だけをＣＩ保持レジスタ
１７に保持し、直前の無効化要求とだけ比較を行う構成
としたが、これに限ることはなく、複数回分の無効要求
を保持しておき、複数の無効化要求と比較を行う構成と
してよいことは言うまでもない。

【００４３】図４に本発明の一実施例のシステム制御装
置のブロック構成図を示す。システム制御装置７は、ス
カラユニット３と接続され、スカラユニット３から主記
憶アクセスリクエストが供給され、スカラユニット３か
らの主記憶アクセスリクエストを保持するリクエスト保
持回路（ＳＵＲＱ）１９、ＩＯ制御装置４と接続され、
ＩＯ制御装置４から主記憶アクセスリクエストが供給さ
れ、ＩＯ制御装置４からの主記憶アクセスリクエストを
保持するリクエスト保持回路（ＩＯＰＲＱ）２０、シス
テム記憶装置８に接続され、システム記憶装置８から主
記憶装置アクセスリクエストが供給され、システム記憶
装置８からの主記憶アクセスリクエストを保持するリク
エスト保持回路（ＳＳＵＲＱ）２１、上記リクエスト保
持回路１９、２０、２１に保持された主記憶アクセスリ
クエストを主記憶アクセス制御部６−０、６−１、６−
２に対応するリクエストに変換するリクエスト生成回路
２２、リクエスト生成回路２２から主記憶アクセスリク
エストを受け取り、対応する主記憶アクセス制御部６−
０〜６−３に供給するとともに、対応する主記憶アクセ
ス制御部６−０〜６−３からロードデータを受け取り、
主記憶アクセスリクエストに応じて割り振るリクエスト
制御回路２３−０〜２３−３、リクエスト制御回路２３
−０〜２３−３からリクエスト制御回路２３−０〜２３
−３でスカラユニット３に割り振られたロードデータが
供給され、供給されたロードデータをまとめてスカラユ
ニット３に供給するロードデータ制御回路２４、リクエ
スト制御回路２３−０〜２３−３からリクエスト制御回
路２３−０〜２３−３でＩＯ制御装置４に割り振られた
ロードデータが供給され、供給されたロードデータをま
とめてＩＯ制御装置４に供給するロードデータ制御回路
２５、リクエスト制御回路２３−０〜２３−３からリク
エスト制御回路２３−０〜２３−３でシステム記憶装置
８に割り振られたロードデータが供給され、供給された
ロードデータをまとめてシステム記憶装置８に供給する
ロードデータ制御回路２６、無効化要求に応じてスカラ
ユニット３を制御する無効化制御回路（ＣＭＣ）２７か
ら構成される。

【００４４】図５に本発明の一実施例の無効化制御回路
のブロック構成図を示す。無効化制御回路２７は、主記
憶アクセス制御部６−０〜６−３の送出レジスタ１６か
ら直接及び無効化要求無効回路１８を介して送出された
ライン番号、装置ＩＤ、及び、書き込み有効ビットＶ0
、Ｖ1 からなる無効化要求を保持する無効化要求保持
回路２８−０〜２８−３、特許請求の範囲の第２の無効
化要求削減手段に相当し、主記憶アクセス制御部６−０
〜６−３の送出レジスタ１６から直接及び無効化要求無
効回路１８を介して送出されたライン番号、装置ＩＤ、
及び、書き込み有効ビットＶ0 、Ｖ1 からなる無効化要
求が供給され、供給された無効化要求を比較し、同一の
無効化要求を削除する削除信号を生成し、無効化要求保
持回路２８−０〜２８−３に供給する削除信号生成回路
２９、特許請求の範囲の第３の無効化要求削減手段に相
当し、無効化要求保持回路２８−０〜２８−３に保持さ
れた無効化要求をスカラユニット３に送出する無効化要
求送出回路３０から構成される。

【００４５】無効化要求保持回路２８−０〜２８−３に
は、主記憶アクセス制御部６−０〜６−３の無効化要求
制御回路１３から重複なく出力された無効化要求が供給
されるとともに、削除信号生成回路２９から削除信号が
供給される。無効化要求保持回路２８−０〜２８−３
は、保持された無効化要求を無効化要求送出回路３０に
出力する。このとき、無効化要求保持回路２８−０〜２
８−３は、削除信号生成回路２９の削除信号がオンのと
きには保持した出力を削除し、出力しない構成とされて
いる。

【００４６】図６に本発明の一実施例の削除信号生成回
路のブロック構成図を示す。削除信号生成回路２９は、
各主記憶アクセス制御部６−０〜６−３からの無効化要
求を比較し、一致・不一致を検出するコンペア回路２９
ａ〜２９ｆ、コンペア回路２９ａ〜２９ｆの比較結果に
応じて削減する無効化要求を判定する無効化要求削減判
定回路２９ｇから構成される。

【００４７】コンペア回路２９ａには、主記憶アクセス
制御部６−０及び６−１の出力無効化要求が供給され
る。コンペア回路２９ａは、主記憶アクセス制御部６−
０の出力無効化要求の内容と主記憶アクセス制御部６−
１の出力無効化要求の内容とが一致したときオン信号を
出力する。

【００４８】コンペア回路２９ｂには、主記憶アクセス
制御部６−０及び６−２の出力無効化要求が供給され
る。コンペア回路２９ｂは、主記憶アクセス制御部６−
０の出力無効化要求の内容と主記憶アクセス制御部６−
２の出力無効化要求の内容とが一致したときオン信号を
出力する。

【００４９】コンペア回路２９ｃには、主記憶アクセス
制御部６−０及び６−３の出力無効化要求が供給され
る。コンペア回路２９ｃは、主記憶アクセス制御部６−
０の出力無効化要求の内容と主記憶アクセス制御部６−
３の出力無効化要求の内容とが一致したときオン信号を
出力する。

【００５０】コンペア回路２９ｄには、主記憶アクセス
制御部６−１及び６−２の出力無効化要求が供給され
る。コンペア回路２９ｄは、主記憶アクセス制御部６−
１の出力無効化要求の内容と主記憶アクセス制御部６−
２の出力無効化要求の内容とが一致したときオン信号を
出力する。

【００５１】コンペア回路２９ｅには、主記憶アクセス
制御部６−１及び６−３の出力無効化要求が供給され
る。コンペア回路２９ｅは、主記憶アクセス制御部６−
１の出力無効化要求の内容と主記憶アクセス制御部６−
３の出力無効化要求の内容とが一致したときオン信号を
出力する。

【００５２】コンペア回路２９ｆには、主記憶アクセス
制御部６−２及び６−３の出力無効化要求が供給され
る。コンペア回路２９ｆは、主記憶アクセス制御部６−
２の出力無効化要求の内容と主記憶アクセス制御部６−
３の出力無効化要求の内容とが一致したときオン信号を
出力する。

【００５３】コンペア回路２９ａ〜２９ｆの比較結果は
無効化要求削除判定回路２９ｇに供給される。無効化要
求削除判定回路２９ｇは、コンペア回路２９ａ〜２９ｆ
の比較結果に応じて削減信号Ｉ0 〜Ｉ4 を生成する。削
除信号Ｉ0 は、無効化要求保持回路２８−０に供給さ
れ、オン時に無効化要求保持回路２８−０に保持された
無効化要求を削除する。

【００５４】また、削除信号Ｉ1 は、無効化要求保持回
路２８−１に供給され、オン時に無効化要求保持回路２
８−１に保持された無効化要求を削除する。削除信号Ｉ
2 は、無効化要求保持回路２８−２に供給され、オン時
に無効化要求保持回路２８−２に保持された無効化要求
を削除する。削除信号Ｉ3 は、無効化要求保持回路２８
−３に供給され、オン時に無効化要求保持回路２８−３
に保持された無効化要求を削除する。

【００５５】無効化要求削除判定回路２９ｇは、コンペ
ア回路２９ａ〜２９ｃの比較結果がオンのとき、すなわ
ち、主記憶アクセス制御部６−０の出力無効化要求の内
容と主記憶アクセス制御部６−１、６−２、６−３の出
力無効化要求の内容とが一致したとき、無効化要求保持
回路２８−０の内容を削減する削減信号Ｉ0 をオンし、
無効化要求保持回路２８−０に供給する。また、無効化
要求削除判定回路２９ｇは、コンペア回路２９ｄ、２９
ｅの比較結果がオンのとき、すなわち、主記憶アクセス
制御部６−１の出力無効化要求の内容と主記憶アクセス
制御部６−２、６−３の出力無効化要求の内容とが一致
したとき、無効化要求保持回路２８−１の内容を削減す
る削減信号Ｉ1 をオンし、無効化要求保持回路２８−１
に供給する。さらに、無効化要求削除判定回路２９ｇ
は、コンペア回路２９ｆの比較結果がオンのとき、すな
わち、主記憶アクセス制御部６−２の出力無効化要求の
内容と主記憶アクセス制御部６−３の出力無効化要求の
内容とが一致したとき、無効化要求保持回路２８−２の
内容を削減する削減信号Ｉ2 をオンし、無効化要求保持
回路２８−２に供給する。

【００５６】なお、削除する際に上位の番号の無効化要
求保持回路がフルになる場合には、下位の番号の無効化
要求を削除する。例えば、コンペア回路２９ａ〜２９ｃ
の比較結果がオンで、主記憶アクセス制御部６−０の出
力無効化要求の内容と主記憶アクセス制御部６−１、６
−２、６−３の出力無効化要求の内容とが一致したと
き、無効化要求保持回路２８−１、２８−２、２８−３
がフルの状態であれば、無効化要求保持回路２８−１、
２８−２、２８−３の内容を削減する削減信号Ｉ1 、Ｉ
2 、Ｉ3 をオンし、無効化要求保持回路２８−１に供給
する。

【００５７】以上により、他の主記憶アクセス制御部６
−０〜６−３から供給された無効化要求に同一のものが
あっても削除されるため、重複する無効化要求がスカラ
ユニット３に供給されることがなくなる。無効化要求保
持回路２８−０、２８−１、２８−２、２８−３に保持
された主記憶アクセス制御部６−０〜６−３で重複なく
出力された無効化要求は、無効化要求送出回路３０に供
給される。

【００５８】図７に本発明の一実施例の無効化要求送出
回路のブロック構成図を示す。無効化要求送出回路３０
は、無効化要求保持回路２８−０、２８−１、２８−
２、２８−３の出力から一つの無効化要求を選択するセ
レクタ３１、セレクタ３１で選択された無効化要求を保
持し、スカラユニット３に送出する送出レジスタ３２、
送出レジスタ３２に保持された無効化要求を保持する保
持レジスタ３３、送出レジスタ３２に保持された今回供
給された無効化要求と前回保持された無効化要求とを比
較し、一致・不一致に応じて書き込み有効ビットＶ0 、
Ｖ1 を無効にする同一要求無効回路３４から構成され
る。

【００５９】送出レジスタ３２には、セレクタ３１で選
択されたライン番号ＬＩＮＥ、無効化要求有効ビットＶ
1 、Ｖ2 、及び、受信レジスタ１４に保持された装置Ｉ
Ｄからなる無効化要求が供給され、供給された情報を保
持する。送出レジスタ３２は、保持した情報のうち、ラ
イン番号ＬＩＮＥ、及び、装置ＩＤをそのままスカラユ
ニット３に送出し、無効化要求有効ビットＶ1 、Ｖ2 を
同一要求無効回路３４を介してスカラユニット３に供給
する。

【００６０】また、送出レジスタ３２に保持された情報
は、保持レジスタ３３に供給される。保持レジスタ３３
は、送出レジスタ３２に次回の情報が供給されたときに
同一要求無効回路３４に前回の情報を出力する。同一要
求無効回路３４は、コンペア回路３４ａ、３４ｂ、ＯＲ
ゲート３４ｃ、ＮＡＮＤゲート３４ｅ、ＡＮＤゲート３
４ｅ、３４ｆ、３４ｇ、３４ｈから構成される。

【００６１】コンペア回路３４ａには、送出レジスタ３
２及び保持レジスタ３３からライン番号情報ＬＩＮＥが
供給される。コンペア回路３４ａは、送出レジスタ３２
に保持されたライン番号情報と保持レジスタ３４に保持
されたライン番号情報とを比較し、一致すればオン信号
をＮＡＮＤゲート３４ｄに供給する。

【００６２】コンペア回路３４ｂには、送出レジスタ３
２及び保持レジスタ３３から装置ＩＤ情報が供給され
る。コンペア回路３４ｂは、送出レジスタ３２に保持さ
れた装置ＩＤと保持レジスタ３３に保持された装置ＩＤ
とを比較し、一致すればオン信号をＮＡＮＤゲート３４
ｄに供給する。

【００６３】ＡＮＤゲート３４ｇには送出レジスタ３２
の無効化要求有効ビットＶ0 、及び、保持レジスタ３３
の無効化要求有効ビットＶ0 が供給され、送出レジスタ
３２の無効化要求有効ビットＶ0 と保持レジスタ３３の
無効化要求有効ビットＶ0 との論理積をとり、ＯＲゲー
ト３４ｃに供給する。

【００６４】ＡＮＤゲート３４ｈには送出レジスタ３２
の無効化要求有効ビットＶ1 、及び、保持レジスタ３３
の無効化要求有効ビットＶ1 が供給され、送出レジスタ
３２の無効化要求有効ビットＶ1 と保持レジスタ３３の
無効化要求有効ビットＶ1 との論理積をとり、ＯＲゲー
ト３４ｃに供給する。

【００６５】ＯＲゲート３４ｃには、ＡＮＤゲート１８
ｇ、及び、ＡＮＤゲート１８ｈの出力論理が供給され、
ＡＮＤゲート１８ｇの出力論理とＡＮＤゲート１８ｈの
出力論理との論理和をとり、ＮＡＮＤゲート３４ｄに供
給する。ＮＡＮＤゲート３４ｄは、コンペア回路３４
ａ、３４ｂ、ＯＲゲート３４ｃから出力論理を受けて、
コンペア回路３４ａ、３４ｂ、ＯＲゲート３４ｃの出力
論理が全てオンのとき、すなわち、送出レジスタ３２に
保持された今回のライン番号、及び、装置ＩＤと保持レ
ジスタ３３に保持された前回のライン番号、及び、装置
ＩＤとが一致し、かつ、保持レジスタ３３に保持された
前回の無効化有効ビットＶ1 、Ｖ2 がオンのとき、出力
をオフする。

【００６６】ＮＡＮＤゲート３４ｄの出力は、ＡＮＤゲ
ート３４ｅ、及び、ＡＮＤゲート３４ｆに供給される。
ＡＮＤゲート３４ｅにはＮＡＮＤゲート３４ｄの出力及
び送出レジスタ３２からスカラユニット３のキャッシュ
ｗａｙ0 への無効化要求を有効にする無効化要求有効ビ
ットＶ0 が供給される。ＡＮＤゲート３４ｅは、ＮＡＮ
Ｄゲート３４ｄの出力がオンのとき送出レジスタ３３に
保持された無効化要求有効ビットＶ0 を出力する。

【００６７】また、ＡＮＤゲート３４ｆにはＮＡＮＤゲ
ート３４ｄの出力及び送出レジスタ３２からスカラユニ
ット３のキャッシュのｗａｙ1 への無効化要求を有効に
する無効化要求有効ビットＶ1 が供給される。ＡＮＤゲ
ート３４ｆは、ＮＡＮＤゲート３４ｄの出力がオンのと
き送出レジスタ３２に保持された無効化要求有効ビット
Ｖ1 を出力する。

【００６８】なお、無効化要求送出回路３０にはリクエ
スト生成回路２２からブロックフェッチリクエストが供
給され、リクエスト生成回路２２から供給されたブロッ
クフェッチリクエストと保持レジスタ３３に保持された
無効化要求とのライン番号を比較しており、リクエスト
生成回路２２から供給されたブロックフェッチリクエス
トと保持レジスタ３３に保持された無効化要求とのライ
ン番号が一致したときには保持レジスタ３３の無効化要
求有効ビットＶ1 、Ｖ2 をオフして、スカラユニット３
に供給する。

【００６９】このため、各主記憶アクセス制御部６−０
〜６−３から送られてくる無効化要求が比較され、先行
する無効化要求をスカラユニットへ送出してから同一ラ
インに対するスカラユニットからのフェッチリクエスト
を主記憶アクセス制御部へ送出するまでの間は、装置Ｉ
Ｄとライン番号が等しい無効化要求は無視され、無効化
要求が削減される。

【００７０】以上により、同一ラインへの無効化要求が
供給された場合に、システム制御装置７に供給される無
効化要求のラインへの無効化要求有効ビットＶ0 、Ｖ1
がともにオフされ、無効化されるため、同一ラインへの
無効化要求を重複してスカラユニット３に供給すること
がなくなり、スカラユニット３で不要な無効化を行うこ
とがない。

【００７１】なお、本実施例では、説明を容易にするた
めに前回供給された無効化要求だけを保持レジスタ３３
に保持し、直前の無効化要求とだけ比較を行う構成とし
たが、これに限ることはなく、複数回分の無効要求を保
持しておき、複数の無効化要求と比較を行う構成として
よいことは言うまでもない。

【００７２】以上本実施例によれば、無効化要求に、Ｃ
Ｍライン番号及びどの装置からのリクエストかを識別す
る装置ＩＤが付与され、両者が等しい無効化要求は、先
行する無効化要求がシステム制御装置７内部の無効化要
求ＣＩＱに存在する場合、及び、同一ラインに対するス
カラユニットからのフェッチリクエストが主記憶アクセ
ス制御部で処理されていない場合に消滅されるため、無
効化がすでに行われたり、重複する無効化要求などの不
要な無効化要求が削除されるため、効率のよい無効化要
求が可能となり、スカラユニット３から主記憶装置５−
００〜５−３１へのアクセスを効率よく行える。

【００７３】本実施例によれば、不要な無効化要求をス
カラユニットに送出する可能性が大幅に削減するため、
主記憶アクセス制御部−システム制御装置間でタイミン
グを調整するための多数の無効化要求用バスを設ける必
要がなくなるため、装置構成が簡単になる。また、多数
の無効化要求を処理しなくて済むため、無効化処理性能
を向上でき、主記憶アクセス性能を向上させることがで
きる。

【００７４】

【発明の効果】上述の如く、本発明の請求項１によれ
ば、第１の無効化要求削減手段により無効化要求生成手
段で生成された無効化要求のうち同一の無効化要求は削
除されるため、同一の無効化要求がシステム制御手段に
供給されることがなく、したがって、システム制御手段
での処理を効率的に行えるとともに、第２の処理手段で
の処理を効率的に行える等の特長を有する。

【００７５】請求項２によれば、第２の無効化要求削減
手段により複数のアクセス制御手段から供給される複数
の無効化要求のうち同一を一つの無効化要求に削減する
ことにより複数のアクセス制御手段から供給される同一
の無効化要求を一つに削減できるため、同一の無効化要
求が第２の処理手段に供給されることがなく、第２の処
理手段での処理が効率的にできる等の特長を有する。

【００７６】請求項３によれば、第３の無効化要求削減
手段により複数のアクセス制御手段から供給される無効
化要求のうち同一の無効化要求が供給された場合、２回
目の無効化要求を削除することにより、同一の無効化要
求が第２の処理手段に何回も供給されることがなくなる
ため、第２の処理手段での処理が効率的にできる等の特
長を有する。

【図面の簡単な説明】

【図１】本発明の一実施例のブロック構成図である。

【図２】本発明の一実施例の主記憶アクセス制御部のブ
ロック構成図である。

【図３】本発明の一実施例の無効化要求制御回路のブロ
ック構成図である。

【図４】本発明の一実施例のシステム制御装置のブロッ
ク構成図である。

【図５】本発明の一実施例の無効化制御回路のブロック
構成図である。

【図６】本発明の一実施例の削除信号生成回路のブロッ
ク構成図である。

【図７】本発明の一実施例の無効化要求送出回路のブロ
ック構成図である。

【図８】従来の一例のブロック構成図である。

【図９】従来の他の一例のブロック構成図である。

【符号の説明】

１ データ処理装置 ２ ベクトルユニット ３ スカラユニット ４ 入出力制御装置 ５−００〜５−３１ 主記憶装置（ＭＳＵ） ６−０〜６−３ 主記憶アクセス制御部（ＭＡＣ） ７ システム制御装置（ＳＣＵ） ８ システム記憶装置（ＳＳＵ）

Claims (3)

【特許請求の範囲】
1. 【請求項１】 複数の主記憶装置からなる複数の記憶装
   置群と、該記憶装置群毎に接続され、接続された複数の
   記憶装置へのアクセスを制御する複数のアクセス制御手
   段と、前記複数のアクセス制御手段に接続された第１の
   処理手段と、前記アクセス制御手段に接続され前記アク
   セス制御手段へのアクセスを振り分けるシステム制御手
   段と、該システム制御手段に接続された第２の処理手段
   とを有するデータ処理装置において、 前記複数のアクセス制御手段に設けられ、前記第１の処
   理手段の前記記憶装置群へのアクセスに応じて前記アク
   セスに対応した前記第２の処理手段のデータを無効化す
   る無効化要求を生成する無効化要求生成手段と、 前記複数のアクセス制御手段に設けられ、前記無効化要
   求生成手段で生成された前記無効化要求のうち同一の無
   効化要求を削除する第１の無効化要求削減手段と有する
   ことを特徴とするデータ処理装置。
2. 【請求項２】 前記システム制御手段に設けられ、前記
   複数のアクセス制御手段から供給される複数の無効化要
   求のうち前記第２の処理手段に保持された同一のデータ
   に対する複数の無効化要求を一つの無効化要求に削減す
   る第２の無効化要求削減手段を有することを特徴とする
   請求項１記載のデータ処理装置。
3. 【請求項３】 前記システム制御手段に設けられ、前記
   複数のアクセス制御手段から供給される複数の無効化要
   求のうち同一の無効化要求が再び供給されたときには、
   ２回目以降の無効化要求を削除する第３の無効化要求削
   減手段を有することを特徴とする請求項２記載のデータ
   処理装置。