JPH1011997A - 不揮発性半導体記憶装置 - Google Patents
不揮発性半導体記憶装置Info
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- JPH1011997A JPH1011997A JP16303896A JP16303896A JPH1011997A JP H1011997 A JPH1011997 A JP H1011997A JP 16303896 A JP16303896 A JP 16303896A JP 16303896 A JP16303896 A JP 16303896A JP H1011997 A JPH1011997 A JP H1011997A
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Abstract
(57)【要約】
【課題】 ＴＥＧを設けず、実際のメモリセルを検査
し、歩留り向上を図る。 【解決手段】 ＯＲ回路２２には、高電位検知回路２１
の出力と、モ−ド設定端子２３に印加される電位が入力
される。モ−ド設定端子２３に“Ｈ”レベルの電位を印
加すると、ＯＲ回路２２は、高電位検知回路２１の出力
のレベルにかかわらず、常に“Ｈ”レベルの電位を出力
するため、書き込み回路１９は、動作可能になる。この
時、ＶＰＰ端子２０に高電位ＶＰＰ（＞ＶＣＣ）を印加
すれば、メモリセルの書き込み特性の検査を行うことが
でき、ＶＰＰ端子２０に電源電位ＶＣＣを印加すれば、
メモリセルのオン・オフ特性の検査を行うことができ
る。一方、モ−ド設定端子２３に“Ｌ”レベルの電位を
印加すれば、通常動作を行うことができる。
し、歩留り向上を図る。 【解決手段】 ＯＲ回路２２には、高電位検知回路２１
の出力と、モ−ド設定端子２３に印加される電位が入力
される。モ−ド設定端子２３に“Ｈ”レベルの電位を印
加すると、ＯＲ回路２２は、高電位検知回路２１の出力
のレベルにかかわらず、常に“Ｈ”レベルの電位を出力
するため、書き込み回路１９は、動作可能になる。この
時、ＶＰＰ端子２０に高電位ＶＰＰ（＞ＶＣＣ）を印加
すれば、メモリセルの書き込み特性の検査を行うことが
でき、ＶＰＰ端子２０に電源電位ＶＣＣを印加すれば、
メモリセルのオン・オフ特性の検査を行うことができ
る。一方、モ−ド設定端子２３に“Ｌ”レベルの電位を
印加すれば、通常動作を行うことができる。
Description
【０００１】
【発明の属する技術分野】本発明は、ＥＰＲＯＭなどの
不揮発性半導体記憶装置において、メモリセルの電気的
特性を評価する際に使用されるものである。
不揮発性半導体記憶装置において、メモリセルの電気的
特性を評価する際に使用されるものである。
【０００２】
【従来の技術】従来、ＥＰＲＯＭなどの不揮発性半導体
記憶装置の製造段階において、メモリセルの電気的特性
を評価する場合、直接、メモリセルの特性を評価するこ
となく、ウェハ内の任意の位置に設けられたＴＥＧ（テ
ストエレメントグル−プ）を検査し、その検査結果に基
づいてメモリセルの特性を評価していた。
記憶装置の製造段階において、メモリセルの電気的特性
を評価する場合、直接、メモリセルの特性を評価するこ
となく、ウェハ内の任意の位置に設けられたＴＥＧ（テ
ストエレメントグル−プ）を検査し、その検査結果に基
づいてメモリセルの特性を評価していた。
【０００３】即ち、図７及び図８に示すように、ウェハ
１１のチップ領域１２内の任意の位置又はウェハ１１の
ダイシングライン１３内にテスト用メモリセルを形成
し、このテスト用メモリセルについて書き込み特性やオ
ン・オフ特性などの検査を行っていた。
１１のチップ領域１２内の任意の位置又はウェハ１１の
ダイシングライン１３内にテスト用メモリセルを形成
し、このテスト用メモリセルについて書き込み特性やオ
ン・オフ特性などの検査を行っていた。
【０００４】
【発明が解決しようとする課題】このようなＴＥＧの検
査によりメモリセルの特性を評価する場合、製造プロセ
スの条件は、当然にＴＥＧを構成するテスト用メモリセ
ルの特性により決定される。しかし、ＴＥＧを構成する
テスト用メモリセルは、数個程度であり、実際にメモリ
セルアレイを構成するメモリセルの数とは相当に異なっ
ている。
査によりメモリセルの特性を評価する場合、製造プロセ
スの条件は、当然にＴＥＧを構成するテスト用メモリセ
ルの特性により決定される。しかし、ＴＥＧを構成する
テスト用メモリセルは、数個程度であり、実際にメモリ
セルアレイを構成するメモリセルの数とは相当に異なっ
ている。
【０００５】このため、ＴＥＧにおけるテスト用メモリ
セルのドレイン容量及びゲ−ト抵抗などは、実際にメモ
リセルアレイを構成するメモリセルのドレイン容量及び
ゲ−ト抵抗などと異なる。
セルのドレイン容量及びゲ−ト抵抗などは、実際にメモ
リセルアレイを構成するメモリセルのドレイン容量及び
ゲ−ト抵抗などと異なる。
【０００６】従って、製造プロセスの条件をＴＥＧの検
査結果に基づいて決定しても、マ−ジン不足、素子不良
などが生じ、製造歩留りの向上が図れない。また、製造
段階が終了し、完成品（メモリＩＣ）を出荷した後にお
いて、完成品に不良が生じた場合には、当該完成品を破
壊することなく、不良箇所を特定することができない。
査結果に基づいて決定しても、マ−ジン不足、素子不良
などが生じ、製造歩留りの向上が図れない。また、製造
段階が終了し、完成品（メモリＩＣ）を出荷した後にお
いて、完成品に不良が生じた場合には、当該完成品を破
壊することなく、不良箇所を特定することができない。
【０００７】従って、完成品の出荷後の不良（市場不
良）箇所は、ＴＥＧの検査結果から推定するしかない。
本発明は、上記欠点を解決すべくなされたもので、その
目的は、ＴＥＧをウェハ内に設けることなく、実際のメ
モリセルの特性を検査し得る手段を設け、実際のメモリ
セルを検査することにより製造プロセスの条件を最適な
値に設定し、製造歩留りの向上を図ることである。ま
た、本発明の目的は、完成品の出荷後の不良（市場不
良）について、非破壊で、不良箇所を特定することであ
る。
良）箇所は、ＴＥＧの検査結果から推定するしかない。
本発明は、上記欠点を解決すべくなされたもので、その
目的は、ＴＥＧをウェハ内に設けることなく、実際のメ
モリセルの特性を検査し得る手段を設け、実際のメモリ
セルを検査することにより製造プロセスの条件を最適な
値に設定し、製造歩留りの向上を図ることである。ま
た、本発明の目的は、完成品の出荷後の不良（市場不
良）について、非破壊で、不良箇所を特定することであ
る。
【０００８】
【課題を解決するための手段】上記目的を達成するた
め、本発明の不揮発性半導体記憶装置は、メモリセルア
レイと、前記メモリセルアレイのメモリセルを選択する
デコ−ダと、第１電位又は前記第１電位よりも大きい第
２電位が印加されるＶＰＰ端子と、前記ＶＰＰ端子に前
記第２電位が印加された場合に、前記デコ−ダにより選
択されたメモリセルに前記第２電位を与えてデ−タの書
き込みを行うための書き込み回路と、前記ＶＰＰ端子に
前記第１電位が印加された場合に、前記デコ−ダにより
選択されたメモリセルのデ−タを読み出すための読み出
し回路とを有し、さらに、モ−ド設定端子と、前記モ−
ド設定端子に第１レベルの電位が印加された場合には、
前記ＶＰＰ端子に印加される電位にかかわらず前記書き
込み回路を動作させ、前記デコ−ダにより選択されたメ
モリセルの検査を行い、前記モ−ド設定端子に第２レベ
ルの電位が印加された場合には、前記ＶＰＰ端子に印加
される電位に応じて通常の書き込み動作又は読み出し動
作を行うモ−ド設定手段とを備えている。
め、本発明の不揮発性半導体記憶装置は、メモリセルア
レイと、前記メモリセルアレイのメモリセルを選択する
デコ−ダと、第１電位又は前記第１電位よりも大きい第
２電位が印加されるＶＰＰ端子と、前記ＶＰＰ端子に前
記第２電位が印加された場合に、前記デコ−ダにより選
択されたメモリセルに前記第２電位を与えてデ−タの書
き込みを行うための書き込み回路と、前記ＶＰＰ端子に
前記第１電位が印加された場合に、前記デコ−ダにより
選択されたメモリセルのデ−タを読み出すための読み出
し回路とを有し、さらに、モ−ド設定端子と、前記モ−
ド設定端子に第１レベルの電位が印加された場合には、
前記ＶＰＰ端子に印加される電位にかかわらず前記書き
込み回路を動作させ、前記デコ−ダにより選択されたメ
モリセルの検査を行い、前記モ−ド設定端子に第２レベ
ルの電位が印加された場合には、前記ＶＰＰ端子に印加
される電位に応じて通常の書き込み動作又は読み出し動
作を行うモ−ド設定手段とを備えている。
【０００９】この場合、前記モ−ド設定手段は、例え
ば、前記ＶＰＰ端子に印加される電位に応じて決定され
る電位のレベルと、前記モ−ド設定端子に印加される電
位のレベルの論理をとるロジック回路から構成される。
ば、前記ＶＰＰ端子に印加される電位に応じて決定され
る電位のレベルと、前記モ−ド設定端子に印加される電
位のレベルの論理をとるロジック回路から構成される。
【００１０】本発明の不揮発性半導体記憶装置は、メモ
リセルアレイと、前記メモリセルアレイのメモリセルを
選択するデコ−ダと、第１電位又は前記第１電位よりも
大きい第２電位が印加されるＶＰＰ端子と、前記ＶＰＰ
端子に前記第２電位が印加された場合に、前記デコ−ダ
により選択されたメモリセルに前記第２電位を与えてデ
−タの書き込みを行うための書き込み回路と、前記ＶＰ
Ｐ端子に前記第１電位が印加された場合に、前記デコ−
ダにより選択されたメモリセルのデ−タを読み出すため
の第１読み出し回路とを有し、さらに、前記メモリセル
アレイのメモリセルのうちモ−ド設定用のメモリセルの
デ−タのみを専用に読み出すための第２読み出し回路
と、所定のアドレス信号を前記デコ−ダに与えて前記モ
−ド設定用のメモリセルを選択し、前記第２読み出し回
路により前記モ−ド設定用のメモリセルのデ−タを読み
出すための手段と、前記モ−ド設定用のメモリセルから
読み出されるデ−タが第１レベルの電位の場合には、前
記ＶＰＰ端子に印加される電位にかかわらず前記書き込
み回路を動作させ、前記デコ−ダにより選択されるメモ
リセルの検査を行うモ−ド設定手段とを備えている。
リセルアレイと、前記メモリセルアレイのメモリセルを
選択するデコ−ダと、第１電位又は前記第１電位よりも
大きい第２電位が印加されるＶＰＰ端子と、前記ＶＰＰ
端子に前記第２電位が印加された場合に、前記デコ−ダ
により選択されたメモリセルに前記第２電位を与えてデ
−タの書き込みを行うための書き込み回路と、前記ＶＰ
Ｐ端子に前記第１電位が印加された場合に、前記デコ−
ダにより選択されたメモリセルのデ−タを読み出すため
の第１読み出し回路とを有し、さらに、前記メモリセル
アレイのメモリセルのうちモ−ド設定用のメモリセルの
デ−タのみを専用に読み出すための第２読み出し回路
と、所定のアドレス信号を前記デコ−ダに与えて前記モ
−ド設定用のメモリセルを選択し、前記第２読み出し回
路により前記モ−ド設定用のメモリセルのデ−タを読み
出すための手段と、前記モ−ド設定用のメモリセルから
読み出されるデ−タが第１レベルの電位の場合には、前
記ＶＰＰ端子に印加される電位にかかわらず前記書き込
み回路を動作させ、前記デコ−ダにより選択されるメモ
リセルの検査を行うモ−ド設定手段とを備えている。
【００１１】この場合、前記モ−ド設定手段は、例え
ば、前記ＶＰＰ端子に印加される電位に応じて決定され
る電位のレベルと、前記モ−ド設定用のメモリセルから
読み出されるデ−タの電位のレベルの論理をとるロジッ
ク回路から構成される。
ば、前記ＶＰＰ端子に印加される電位に応じて決定され
る電位のレベルと、前記モ−ド設定用のメモリセルから
読み出されるデ−タの電位のレベルの論理をとるロジッ
ク回路から構成される。
【００１２】本発明の不揮発性半導体記憶装置は、メモ
リセルアレイと、前記メモリセルアレイのメモリセルを
選択するデコ−ダと、第１電位又は前記第１電位よりも
大きい第２電位が印加されるＶＰＰ端子と、前記ＶＰＰ
端子に前記第２電位が印加された場合に、前記デコ−ダ
により選択されたメモリセルに前記第２電位を与えてデ
−タの書き込みを行うための書き込み回路と、前記ＶＰ
Ｐ端子に前記第１電位が印加された場合に、前記デコ−
ダにより選択されたメモリセルのデ−タを読み出すため
の読み出し回路とを有し、さらに、切断箇所を有し、前
記切断箇所の切断の有無により第１レベル又は第２レベ
ルの電位を出力する電位供給手段と、前記電位供給手段
が前記第１レベルの電位を出力する場合には、前記ＶＰ
Ｐ端子に印加される電位にかかわらず前記書き込み回路
を動作させ、前記デコ−ダにより選択されたメモリセル
の検査を行い、前記電位供給手段が前記第２レベルの電
位を出力する場合には、前記ＶＰＰ端子に印加される電
位に応じて通常の書き込み動作又は読み出し動作を行う
モ−ド設定手段とを備えている。
リセルアレイと、前記メモリセルアレイのメモリセルを
選択するデコ−ダと、第１電位又は前記第１電位よりも
大きい第２電位が印加されるＶＰＰ端子と、前記ＶＰＰ
端子に前記第２電位が印加された場合に、前記デコ−ダ
により選択されたメモリセルに前記第２電位を与えてデ
−タの書き込みを行うための書き込み回路と、前記ＶＰ
Ｐ端子に前記第１電位が印加された場合に、前記デコ−
ダにより選択されたメモリセルのデ−タを読み出すため
の読み出し回路とを有し、さらに、切断箇所を有し、前
記切断箇所の切断の有無により第１レベル又は第２レベ
ルの電位を出力する電位供給手段と、前記電位供給手段
が前記第１レベルの電位を出力する場合には、前記ＶＰ
Ｐ端子に印加される電位にかかわらず前記書き込み回路
を動作させ、前記デコ−ダにより選択されたメモリセル
の検査を行い、前記電位供給手段が前記第２レベルの電
位を出力する場合には、前記ＶＰＰ端子に印加される電
位に応じて通常の書き込み動作又は読み出し動作を行う
モ−ド設定手段とを備えている。
【００１３】この場合、前記モ−ド設定手段は、例え
ば、前記ＶＰＰ端子に印加される電位に応じて決定され
る電位のレベルと、前記電位供給手段から出力される電
位のレベルの論理をとるロジック回路から構成される。
ば、前記ＶＰＰ端子に印加される電位に応じて決定され
る電位のレベルと、前記電位供給手段から出力される電
位のレベルの論理をとるロジック回路から構成される。
【００１４】本発明の不揮発性半導体記憶装置は、メモ
リセルアレイと、前記メモリセルアレイのメモリセルを
選択するデコ−ダと、第１電位又は前記第１電位よりも
大きい第２電位が印加されるＶＰＰ端子と、前記ＶＰＰ
端子に前記第２電位が印加された場合に、前記デコ−ダ
により選択されたメモリセルに前記第２電位を与えてデ
−タの書き込みを行うための書き込み回路と、前記ＶＰ
Ｐ端子に前記第１電位が印加された場合に、前記デコ−
ダにより選択されたメモリセルのデ−タを読み出すため
の読み出し回路とを有し、さらに、制御信号に応じて第
１レベル又は第２レベルの電位を切り替えて出力するス
イッチと、前記スイッチが前記第１レベルの電位を出力
する場合には、前記ＶＰＰ端子に印加される電位にかか
わらず前記書き込み回路を動作させ、前記デコ−ダによ
り選択されたメモリセルの検査を行い、前記スイッチが
前記第２レベルの電位を出力する場合には、前記ＶＰＰ
端子に印加される電位に応じて通常の書き込み動作又は
読み出し動作を行うモ−ド設定手段とを備えている。
リセルアレイと、前記メモリセルアレイのメモリセルを
選択するデコ−ダと、第１電位又は前記第１電位よりも
大きい第２電位が印加されるＶＰＰ端子と、前記ＶＰＰ
端子に前記第２電位が印加された場合に、前記デコ−ダ
により選択されたメモリセルに前記第２電位を与えてデ
−タの書き込みを行うための書き込み回路と、前記ＶＰ
Ｐ端子に前記第１電位が印加された場合に、前記デコ−
ダにより選択されたメモリセルのデ−タを読み出すため
の読み出し回路とを有し、さらに、制御信号に応じて第
１レベル又は第２レベルの電位を切り替えて出力するス
イッチと、前記スイッチが前記第１レベルの電位を出力
する場合には、前記ＶＰＰ端子に印加される電位にかか
わらず前記書き込み回路を動作させ、前記デコ−ダによ
り選択されたメモリセルの検査を行い、前記スイッチが
前記第２レベルの電位を出力する場合には、前記ＶＰＰ
端子に印加される電位に応じて通常の書き込み動作又は
読み出し動作を行うモ−ド設定手段とを備えている。
【００１５】この場合、前記モ−ド設定手段は、例え
ば、前記ＶＰＰ端子に印加される電位に応じて決定され
る電位のレベルと、前記スイッチから出力される電位の
レベルの論理をとるロジック回路から構成される。
ば、前記ＶＰＰ端子に印加される電位に応じて決定され
る電位のレベルと、前記スイッチから出力される電位の
レベルの論理をとるロジック回路から構成される。
【００１６】
【発明の実施の形態】以下、図面を参照しながら、本発
明の不揮発性半導体記憶装置について詳細に説明する。
図１は、本発明の第１実施の形態に関わる不揮発性半導
体記憶装置の構成を示すものである。
明の不揮発性半導体記憶装置について詳細に説明する。
図１は、本発明の第１実施の形態に関わる不揮発性半導
体記憶装置の構成を示すものである。
【００１７】１４は、メモリセルアレイである。メモリ
セルアレイ１４を構成するメモリセルＭ１の一方の拡散
層は、ディスチャ−ジ用のＮチャネルＭＯＳトランジス
タＴＮ１を経由して接地点に接続されている。トランジ
スタＴＮ１のゲ−トには、ディスチャ−ジクロックが入
力されている。
セルアレイ１４を構成するメモリセルＭ１の一方の拡散
層は、ディスチャ−ジ用のＮチャネルＭＯＳトランジス
タＴＮ１を経由して接地点に接続されている。トランジ
スタＴＮ１のゲ−トには、ディスチャ−ジクロックが入
力されている。
【００１８】ロウデコ−ダ１５には、ロウアドレス信号
が入力されている。ロウデコ−ダ１５は、ロウアドレス
信号に基づいてメモリセルアレイ１４の１つの行を選択
する。カラムデコ−ダ１６には、カラムアドレス信号が
入力されている。カラムデコ−ダ１６は、カラムアドレ
ス信号に基づいてメモリセルアレイ１４の１つの列を選
択する。カラムデコ−ダ１６は、カラム選択用トランジ
スタＣＴ１，ＣＴ２，…から構成されている。
が入力されている。ロウデコ−ダ１５は、ロウアドレス
信号に基づいてメモリセルアレイ１４の１つの行を選択
する。カラムデコ−ダ１６には、カラムアドレス信号が
入力されている。カラムデコ−ダ１６は、カラムアドレ
ス信号に基づいてメモリセルアレイ１４の１つの列を選
択する。カラムデコ−ダ１６は、カラム選択用トランジ
スタＣＴ１，ＣＴ２，…から構成されている。
【００１９】読み出し回路１７は、カラムデコ−ダ１６
に接続され、ロウデコ−ダ１５及びカラムデコ−ダ１６
により選択された１つのメモリセルＭから読み出される
デ−タを出力端子１８に導く。
に接続され、ロウデコ−ダ１５及びカラムデコ−ダ１６
により選択された１つのメモリセルＭから読み出される
デ−タを出力端子１８に導く。
【００２０】書き込み回路１９は、ＶＰＰ端子２０とカ
ラムデコ−ダ１６との間に接続され、制御信号ＩＮがア
クティブ（“Ｌ”レベル）になったときに、カラムデコ
−ダ１６により選択された１つの列（ビット線）に書き
込み用の高電位ＶＰＰ又は電源電位ＶＣＣ（但し、ＶＰ
Ｐ＞ＶＣＣ）を与える。
ラムデコ−ダ１６との間に接続され、制御信号ＩＮがア
クティブ（“Ｌ”レベル）になったときに、カラムデコ
−ダ１６により選択された１つの列（ビット線）に書き
込み用の高電位ＶＰＰ又は電源電位ＶＣＣ（但し、ＶＰ
Ｐ＞ＶＣＣ）を与える。
【００２１】高電位検知回路２１は、ＶＰＰ端子２０に
印加される電位を検知し、ＶＰＰ端子２０に印加される
電位が書き込み用の高電位ＶＰＰ（例えば１２Ｖ位）の
場合には、“Ｈ”レベルの出力信号ＯＵＴ２を出力し、
ＶＰＰ端子２０に印加される電位が電源電位ＶＣＣ（例
えば５Ｖ位）の場合には、“Ｌ”レベルの出力信号ＯＵ
Ｔ２を出力する。
印加される電位を検知し、ＶＰＰ端子２０に印加される
電位が書き込み用の高電位ＶＰＰ（例えば１２Ｖ位）の
場合には、“Ｈ”レベルの出力信号ＯＵＴ２を出力し、
ＶＰＰ端子２０に印加される電位が電源電位ＶＣＣ（例
えば５Ｖ位）の場合には、“Ｌ”レベルの出力信号ＯＵ
Ｔ２を出力する。
【００２２】ＯＲ回路２２の２つの入力端子のうちの１
つは、高電位検知回路２１の出力端子に接続され、他の
１つは、モ−ド設定端子２３に接続されている。モ−ド
設定端子２３に“Ｈ”レベルの電位が印加される場合
は、ＩＣＥＬＬモ−ド、即ち診断モ−ドである。また、
モ−ド設定端子２３に“Ｌ”レベルの電位が印加される
場合は、ＰＶＲ（プログラムベリファイリ−ド）モ−
ド、即ち通常動作モ−ドである。
つは、高電位検知回路２１の出力端子に接続され、他の
１つは、モ−ド設定端子２３に接続されている。モ−ド
設定端子２３に“Ｈ”レベルの電位が印加される場合
は、ＩＣＥＬＬモ−ド、即ち診断モ−ドである。また、
モ−ド設定端子２３に“Ｌ”レベルの電位が印加される
場合は、ＰＶＲ（プログラムベリファイリ−ド）モ−
ド、即ち通常動作モ−ドである。
【００２３】ＮＡＮＤ回路２４には、ＯＲ回路２２の出
力信号、チップイネ−ブル信号ＣＥ及びバス選択信号Ｂ
ＵＳｎが入力され、ＮＡＮＤ回路２４からは、制御信号
ＩＮが出力される。
力信号、チップイネ−ブル信号ＣＥ及びバス選択信号Ｂ
ＵＳｎが入力され、ＮＡＮＤ回路２４からは、制御信号
ＩＮが出力される。
【００２４】チップイネ−ブル信号ＣＥ及びバス選択信
号ＢＵＳｎが共に“Ｈ”レベルの場合、ＩＣＥＬＬモ−
ドのときは、制御信号ＩＮは、常にアクティブ（“Ｌ”
レベル）であり、ＰＶＲモ−ドのときは、制御信号ＩＮ
のレベルは、高電位検知回路２１の出力信号ＯＵＴ２に
応じて変化する。
号ＢＵＳｎが共に“Ｈ”レベルの場合、ＩＣＥＬＬモ−
ドのときは、制御信号ＩＮは、常にアクティブ（“Ｌ”
レベル）であり、ＰＶＲモ−ドのときは、制御信号ＩＮ
のレベルは、高電位検知回路２１の出力信号ＯＵＴ２に
応じて変化する。
【００２５】図２は、図１の書き込み回路１９の構成の
一例を示すものである。入力信号（制御信号）ＩＮは、
ＮチャネルＭＯＳトランジスタＴＮ２を経由して、Ｐチ
ャネルＭＯＳトランジスタＴＰ１のゲ−トに入力されて
いる。トランジスタＴＰ１のソ−スは、ＶＰＰ端子２０
に接続されている。
一例を示すものである。入力信号（制御信号）ＩＮは、
ＮチャネルＭＯＳトランジスタＴＮ２を経由して、Ｐチ
ャネルＭＯＳトランジスタＴＰ１のゲ−トに入力されて
いる。トランジスタＴＰ１のソ−スは、ＶＰＰ端子２０
に接続されている。
【００２６】ＮチャネルＭＯＳトランジスタＴＮ３のソ
−スは、接地点に接続され、ドレインは、トランジスタ
ＴＰ１のドレインに接続され、ゲ−トには、入力信号Ｉ
Ｎが入力されている。
−スは、接地点に接続され、ドレインは、トランジスタ
ＴＰ１のドレインに接続され、ゲ−トには、入力信号Ｉ
Ｎが入力されている。
【００２７】ＰチャネルＭＯＳトランジスタＴＰ２のソ
−スは、ＶＰＰ端子２０に接続され、ドレインは、トラ
ンジスタＴＰ１のゲ−トに接続され、ゲ−トは、トラン
ジスタＴＰ１，ＴＮ３のドレインに接続されている。
−スは、ＶＰＰ端子２０に接続され、ドレインは、トラ
ンジスタＴＰ１のゲ−トに接続され、ゲ−トは、トラン
ジスタＴＰ１，ＴＮ３のドレインに接続されている。
【００２８】ＮチャネルＭＯＳトランジスタＴＮ４のソ
−スは、ＶＰＰ端子２０に接続され、ゲ−トは、トラン
ジスタＴＰ１，ＴＮ３のドレインに接続され、ドレイン
からは、出力信号ＯＵＴ１が出力される。
−スは、ＶＰＰ端子２０に接続され、ゲ−トは、トラン
ジスタＴＰ１，ＴＮ３のドレインに接続され、ドレイン
からは、出力信号ＯＵＴ１が出力される。
【００２９】図２の回路において、入力信号ＩＮが
“Ｌ”レベルの場合、トランジスタＴＰ１，ＴＮ４がオ
ン状態となり、トランジスタＴＰ２，ＴＮ３がオフ状態
となるため、書き込み回路の出力信号ＯＵＴ１は、ＶＰ
Ｐ又はＶＣＣとなる。一方、入力信号ＩＮが“Ｈ”レベ
ルの場合、トランジスタＴＰ１，ＴＮ４がオフ状態とな
り、トランジスタＴＰ２，ＴＮ３がオン状態となるた
め、書き込み回路は、非動作となる。
“Ｌ”レベルの場合、トランジスタＴＰ１，ＴＮ４がオ
ン状態となり、トランジスタＴＰ２，ＴＮ３がオフ状態
となるため、書き込み回路の出力信号ＯＵＴ１は、ＶＰ
Ｐ又はＶＣＣとなる。一方、入力信号ＩＮが“Ｈ”レベ
ルの場合、トランジスタＴＰ１，ＴＮ４がオフ状態とな
り、トランジスタＴＰ２，ＴＮ３がオン状態となるた
め、書き込み回路は、非動作となる。
【００３０】図３は、図１の高電位検知回路２１の構成
の一例を示すものである。ＶＰＰ端子２０と接地点の間
には、ＰチャネルＭＯＳトランジスタＴＰ３，ＴＰ４及
びＮチャネルＭＯＳトランジスタＴＮ５が接続されてい
る。トランジスタＴＰ３のゲ−トとドレインは、互いに
接続され、トランジスタＴＰ４，ＴＮ５のゲ−トには、
電源電位ＶＣＣが印加されている。
の一例を示すものである。ＶＰＰ端子２０と接地点の間
には、ＰチャネルＭＯＳトランジスタＴＰ３，ＴＰ４及
びＮチャネルＭＯＳトランジスタＴＮ５が接続されてい
る。トランジスタＴＰ３のゲ−トとドレインは、互いに
接続され、トランジスタＴＰ４，ＴＮ５のゲ−トには、
電源電位ＶＣＣが印加されている。
【００３１】トランジスタＴＰ４，ＴＮ５のドレイン
は、互いに接続され、その接続点は、インバ−タＩＮＶ
１の入力端子に接続されている。インバ−タＩＮＶ１の
出力端子は、インバ−タＩＮＶ２の入力端子に接続さ
れ、インバ−タＩＮＶ２の出力端子からは、出力信号Ｏ
ＵＴ２が得られる。
は、互いに接続され、その接続点は、インバ−タＩＮＶ
１の入力端子に接続されている。インバ−タＩＮＶ１の
出力端子は、インバ−タＩＮＶ２の入力端子に接続さ
れ、インバ−タＩＮＶ２の出力端子からは、出力信号Ｏ
ＵＴ２が得られる。
【００３２】図３の回路において、ＶＰＰ端子２０に電
源電位ＶＣＣが印加されている場合には、トランジスタ
ＴＰ３，ＴＰ４はオフ状態であり、トランジスタＴＮ５
はオン状態であるため、出力信号ＯＵＴ２は、“Ｌ”レ
ベルとなる。一方、ＶＰＰ端子２０に高電位ＶＰＰが印
加されている場合には、トランジスタＴＰ３，ＴＰ４，
ＴＮ５がオン状態となり、出力信号ＯＵＴ２は、“Ｈ”
レベルとなる。次に、上述した第１実施の形態に関わる
不揮発性半導体記憶装置の動作について説明する。
源電位ＶＣＣが印加されている場合には、トランジスタ
ＴＰ３，ＴＰ４はオフ状態であり、トランジスタＴＮ５
はオン状態であるため、出力信号ＯＵＴ２は、“Ｌ”レ
ベルとなる。一方、ＶＰＰ端子２０に高電位ＶＰＰが印
加されている場合には、トランジスタＴＰ３，ＴＰ４，
ＴＮ５がオン状態となり、出力信号ＯＵＴ２は、“Ｈ”
レベルとなる。次に、上述した第１実施の形態に関わる
不揮発性半導体記憶装置の動作について説明する。
【００３３】
【表１】
【００３４】まず、ＩＣＥＬＬモ−ドについて述べる。
このモ−ドは、ウェハ状態における特性評価時、及び、
完成品の出荷後における不良箇所の特定時などに行われ
る。
このモ−ドは、ウェハ状態における特性評価時、及び、
完成品の出荷後における不良箇所の特定時などに行われ
る。
【００３５】この場合、表１に示すように、モ−ド設定
端子２３に“Ｈ”レベルの電位を印加する。この時、Ｏ
Ｒ回路２２の出力は、高電位検知回路２１の出力信号Ｏ
ＵＴ２のレベルにかかわらず、常に“Ｈ”レベルとな
る。
端子２３に“Ｈ”レベルの電位を印加する。この時、Ｏ
Ｒ回路２２の出力は、高電位検知回路２１の出力信号Ｏ
ＵＴ２のレベルにかかわらず、常に“Ｈ”レベルとな
る。
【００３６】従って、チップイネ−ブル信号ＣＥ及びバ
ス選択信号ＢＵＳｎが共に“Ｈ”レベルのとき、制御信
号ＩＮは、アクティブ（“Ｌ”レベル）となり、書き込
み回路１９が動作可能状態となる。
ス選択信号ＢＵＳｎが共に“Ｈ”レベルのとき、制御信
号ＩＮは、アクティブ（“Ｌ”レベル）となり、書き込
み回路１９が動作可能状態となる。
【００３７】また、ロウアドレス信号及びカラムアドレ
ス信号を与え、検査の対象となる任意のメモリセルＭ１
を１つ選択する。ここで、ＶＰＰ端子２０に所定の電位
（接地電位から書き込み用の高電位までの間の電位）を
印加すると、ロウアドレス信号及びカラムアドレス信号
により選択された１つのメモリセルＭ１のソ−ス、ドレ
イン間には、所定の電圧が印加される。
ス信号を与え、検査の対象となる任意のメモリセルＭ１
を１つ選択する。ここで、ＶＰＰ端子２０に所定の電位
（接地電位から書き込み用の高電位までの間の電位）を
印加すると、ロウアドレス信号及びカラムアドレス信号
により選択された１つのメモリセルＭ１のソ−ス、ドレ
イン間には、所定の電圧が印加される。
【００３８】これにより、メモリセルアレイ１４内の任
意のメモリセルＭ１について、特性（電流の測定）の評
価をすることができる。次に、ＰＶＲモ−ドについて述
べる。
意のメモリセルＭ１について、特性（電流の測定）の評
価をすることができる。次に、ＰＶＲモ−ドについて述
べる。
【００３９】このモ−ドは、ウェハを切断してチップに
し、アセンブリを行い、完成品にした後に行われる。こ
の場合、表１に示すように、モ−ド設定端子２３には、
“Ｌ”レベルの電位が印加される。ここで、モ−ド設定
端子２３に常に“Ｌ”レベルの電位が印加されるよう
に、アセンブリ時において、ボンディングワイヤにより
モ−ド設定端子２３を接地端子ＶＥＥに接続させるよう
にしてもよい。
し、アセンブリを行い、完成品にした後に行われる。こ
の場合、表１に示すように、モ−ド設定端子２３には、
“Ｌ”レベルの電位が印加される。ここで、モ−ド設定
端子２３に常に“Ｌ”レベルの電位が印加されるよう
に、アセンブリ時において、ボンディングワイヤにより
モ−ド設定端子２３を接地端子ＶＥＥに接続させるよう
にしてもよい。
【００４０】この時、ＯＲ回路２２の出力は、高電位検
知回路２１の出力信号ＯＵＴ２のレベルに応じて変化す
る。即ち、書き込み動作時には、ＶＰＰ端子２０に書き
込み用の高電位ＶＰＰが印加されるため、高電位検知回
路２１の出力信号は、“Ｈ”レベルとなり、ＯＲ回路２
２の出力信号も、“Ｈ”レベルとなる。
知回路２１の出力信号ＯＵＴ２のレベルに応じて変化す
る。即ち、書き込み動作時には、ＶＰＰ端子２０に書き
込み用の高電位ＶＰＰが印加されるため、高電位検知回
路２１の出力信号は、“Ｈ”レベルとなり、ＯＲ回路２
２の出力信号も、“Ｈ”レベルとなる。
【００４１】従って、チップイネ−ブル信号ＣＥ及びバ
ス選択信号ＢＵＳｎが共に“Ｈ”レベルのとき、制御信
号ＩＮは、アクティブ（“Ｌ”レベル）となり、書き込
み回路１９が動作可能状態となる。
ス選択信号ＢＵＳｎが共に“Ｈ”レベルのとき、制御信
号ＩＮは、アクティブ（“Ｌ”レベル）となり、書き込
み回路１９が動作可能状態となる。
【００４２】これにより、ロウアドレス信号及びカラム
アドレス信号により選択された１つのメモリセルＭ１に
ついて、デ−タの書き込みが行われる。一方、読み出し
動作時には、ＶＰＰ端子２０に電源電位ＶＣＣ（又はそ
れ以下の電位）が印加されるため、高電位検知回路２１
の出力信号は、“Ｌ”レベルとなり、ＯＲ回路２２の出
力信号も、“Ｌ”レベルとなる。
アドレス信号により選択された１つのメモリセルＭ１に
ついて、デ−タの書き込みが行われる。一方、読み出し
動作時には、ＶＰＰ端子２０に電源電位ＶＣＣ（又はそ
れ以下の電位）が印加されるため、高電位検知回路２１
の出力信号は、“Ｌ”レベルとなり、ＯＲ回路２２の出
力信号も、“Ｌ”レベルとなる。
【００４３】従って、書き込み回路１９は、非動作可能
状態となる。これにより、ロウアドレス信号及びカラム
アドレス信号により選択された１つのメモリセルＭ１に
ついて、デ−タの読み出しが行われる。
状態となる。これにより、ロウアドレス信号及びカラム
アドレス信号により選択された１つのメモリセルＭ１に
ついて、デ−タの読み出しが行われる。
【００４４】上記構成を有する不揮発性半導体記憶装置
によれば、モ−ド設定端子と所定のロジック回路を設け
ることにより、ウェハ状態におけるメモリセルの特性評
価において、実際のメモリセルの特性を容易に検査する
ことができる。
によれば、モ−ド設定端子と所定のロジック回路を設け
ることにより、ウェハ状態におけるメモリセルの特性評
価において、実際のメモリセルの特性を容易に検査する
ことができる。
【００４５】従って、ＴＥＧではなく、実際のメモリセ
ルを検査することにより、製造プロセスの条件を最適な
値に設定し、製造歩留りの向上を図ることができる。ま
た、上記構成によれば、モ−ド設定端子に所定のレベル
の電位を印加することにより、完成品の出荷後の不良
（市場不良）についても、非破壊で、不良箇所を特定す
ることができる。
ルを検査することにより、製造プロセスの条件を最適な
値に設定し、製造歩留りの向上を図ることができる。ま
た、上記構成によれば、モ−ド設定端子に所定のレベル
の電位を印加することにより、完成品の出荷後の不良
（市場不良）についても、非破壊で、不良箇所を特定す
ることができる。
【００４６】図４は、本発明の第２実施の形態に関わる
不揮発性半導体記憶装置の構成を示すものである。１４
は、メモリセルアレイである。メモリセルアレイ１４を
構成する通常のメモリセルＭ１及びモ−ド設定用のメモ
リセルＭ２の一方の拡散層は、ディスチャ−ジ用のＮチ
ャネルＭＯＳトランジスタＴＮ１を経由して接地点に接
続されている。トランジスタＴＮ１のゲ−トには、ディ
スチャ−ジクロックが入力されている。
不揮発性半導体記憶装置の構成を示すものである。１４
は、メモリセルアレイである。メモリセルアレイ１４を
構成する通常のメモリセルＭ１及びモ−ド設定用のメモ
リセルＭ２の一方の拡散層は、ディスチャ−ジ用のＮチ
ャネルＭＯＳトランジスタＴＮ１を経由して接地点に接
続されている。トランジスタＴＮ１のゲ−トには、ディ
スチャ−ジクロックが入力されている。
【００４７】ロウデコ−ダ１５には、ロウアドレス信号
が入力されている。ロウデコ−ダ１５は、ロウアドレス
信号に基づいてメモリセルアレイ１４の１つの行を選択
する。カラムデコ−ダ１６には、カラムアドレス信号が
入力されている。カラムデコ−ダ１６は、カラムアドレ
ス信号に基づいてメモリセルアレイ１４の１つの列を選
択する。カラムデコ−ダ１６は、カラム選択用トランジ
スタＣＴ１，ＣＴ２，…ＣＴｎから構成されている。
が入力されている。ロウデコ−ダ１５は、ロウアドレス
信号に基づいてメモリセルアレイ１４の１つの行を選択
する。カラムデコ−ダ１６には、カラムアドレス信号が
入力されている。カラムデコ−ダ１６は、カラムアドレ
ス信号に基づいてメモリセルアレイ１４の１つの列を選
択する。カラムデコ−ダ１６は、カラム選択用トランジ
スタＣＴ１，ＣＴ２，…ＣＴｎから構成されている。
【００４８】読み出し回路１７は、カラムデコ−ダ１６
に接続され、通常のメモリセルのうち、ロウデコ−ダ１
５及びカラムデコ−ダ１６により選択された１つのメモ
リセルＭ１から読み出されるデ−タを出力端子１８に導
く。
に接続され、通常のメモリセルのうち、ロウデコ−ダ１
５及びカラムデコ−ダ１６により選択された１つのメモ
リセルＭ１から読み出されるデ−タを出力端子１８に導
く。
【００４９】また、読み出し回路１７１は、カラムデコ
−ダ１６に接続され、ロウデコ−ダ１５及びカラムデコ
−ダ１６により選択されたモ−ド設定用のメモリセルＭ
２から読み出されるデ−タのみを専用にＯＲ回路２２に
導く。
−ダ１６に接続され、ロウデコ−ダ１５及びカラムデコ
−ダ１６により選択されたモ−ド設定用のメモリセルＭ
２から読み出されるデ−タのみを専用にＯＲ回路２２に
導く。
【００５０】書き込み回路１９は、ＶＰＰ端子２０とカ
ラムデコ−ダ１６との間に接続され、制御信号ＩＮがア
クティブ（“Ｌ”レベル）になったときに、カラムデコ
−ダ１６により選択された１つの列（ビット線）に書き
込み用の高電位ＶＰＰ又は電源電位ＶＣＣ（但し、ＶＰ
Ｐ＞ＶＣＣ）を与える。
ラムデコ−ダ１６との間に接続され、制御信号ＩＮがア
クティブ（“Ｌ”レベル）になったときに、カラムデコ
−ダ１６により選択された１つの列（ビット線）に書き
込み用の高電位ＶＰＰ又は電源電位ＶＣＣ（但し、ＶＰ
Ｐ＞ＶＣＣ）を与える。
【００５１】高電位検知回路２１は、ＶＰＰ端子２０に
印加される電位を検知し、ＶＰＰ端子２０に印加される
電位が書き込み用の高電位ＶＰＰ（例えば１２Ｖ位）の
場合には、“Ｈ”レベルの出力信号ＯＵＴ２を出力し、
ＶＰＰ端子２０に印加される電位が電源電位ＶＣＣ（例
えば５Ｖ位）の場合には、“Ｌ”レベルの出力信号ＯＵ
Ｔ２を出力する。
印加される電位を検知し、ＶＰＰ端子２０に印加される
電位が書き込み用の高電位ＶＰＰ（例えば１２Ｖ位）の
場合には、“Ｈ”レベルの出力信号ＯＵＴ２を出力し、
ＶＰＰ端子２０に印加される電位が電源電位ＶＣＣ（例
えば５Ｖ位）の場合には、“Ｌ”レベルの出力信号ＯＵ
Ｔ２を出力する。
【００５２】ＯＲ回路２２の２つの入力端子のうちの１
つは、高電位検知回路２１の出力端子に接続され、他の
１つは、読み出し回路１７１の出力端子に接続されてい
る。ＮＡＮＤ回路２４には、ＯＲ回路２２の出力信号、
チップイネ−ブル信号ＣＥ及びバス選択信号ＢＵＳｎが
入力され、ＮＡＮＤ回路２４からは、制御信号ＩＮが出
力される。
つは、高電位検知回路２１の出力端子に接続され、他の
１つは、読み出し回路１７１の出力端子に接続されてい
る。ＮＡＮＤ回路２４には、ＯＲ回路２２の出力信号、
チップイネ−ブル信号ＣＥ及びバス選択信号ＢＵＳｎが
入力され、ＮＡＮＤ回路２４からは、制御信号ＩＮが出
力される。
【００５３】チップイネ−ブル信号ＣＥ及びバス選択信
号ＢＵＳｎが共に“Ｈ”レベルの場合、ＩＣＥＬＬモ−
ドのときは、制御信号ＩＮは、常にアクティブ（“Ｌ”
レベル）であり、ＰＶＲモ−ドのときは、制御信号ＩＮ
のレベルは、高電位検知回路２１の出力信号ＯＵＴ２に
応じて変化する。
号ＢＵＳｎが共に“Ｈ”レベルの場合、ＩＣＥＬＬモ−
ドのときは、制御信号ＩＮは、常にアクティブ（“Ｌ”
レベル）であり、ＰＶＲモ−ドのときは、制御信号ＩＮ
のレベルは、高電位検知回路２１の出力信号ＯＵＴ２に
応じて変化する。
【００５４】また、メモリセルアレイ１４中の所定のメ
モリセルＭ２は、ＩＣＥＬＬモ−ドの選択に用いる。即
ち、メモリセルＭ２にデ−タ“０”を記憶させておき
（電荷が浮遊ゲ−ト電極に蓄えられている状態）、ウェ
ハ状態の特性評価時、完成品の出荷後における不良箇所
特定時などにおいて、このメモリセルＭ２のデ−タを読
み出す。
モリセルＭ２は、ＩＣＥＬＬモ−ドの選択に用いる。即
ち、メモリセルＭ２にデ−タ“０”を記憶させておき
（電荷が浮遊ゲ−ト電極に蓄えられている状態）、ウェ
ハ状態の特性評価時、完成品の出荷後における不良箇所
特定時などにおいて、このメモリセルＭ２のデ−タを読
み出す。
【００５５】メモリセルＭ２のデ−タ（“Ｈ”レベル）
は、ＯＲ回路２２に入力され、ＩＣＥＬＬモ−ドが選択
される。なお、書き込み回路１９は、例えば、図２に示
すような構成を有するものを使用することができ、高電
位検知回路２１は、例えば、図３に示すような構成を有
するものを使用することができる。
は、ＯＲ回路２２に入力され、ＩＣＥＬＬモ−ドが選択
される。なお、書き込み回路１９は、例えば、図２に示
すような構成を有するものを使用することができ、高電
位検知回路２１は、例えば、図３に示すような構成を有
するものを使用することができる。
【００５６】次に、上述した第２実施の形態に関わる不
揮発性半導体記憶装置の動作について説明する。まず、
ＩＣＥＬＬモ−ドについて述べる。
揮発性半導体記憶装置の動作について説明する。まず、
ＩＣＥＬＬモ−ドについて述べる。
【００５７】このモ−ドは、ウェハ状態における特性評
価時、及び、完成品の出荷後における不良箇所の特定時
などに行われる。この場合、まず、ＶＰＰ端子に電源電
位ＶＣＣを印加し、高電位検知回路２１の出力を“Ｌ”
レベルに設定し、書き込み回路１９を非動作状態とし、
デ−タの読み出しが可能な状態にする。そして、モ−ド
設定用のメモリセルＭ２を選択するロウアドレス信号及
びカラムアドレス信号を与え、メモリセルＭ２のデ−タ
（“Ｈ”レベル）を読み出す。
価時、及び、完成品の出荷後における不良箇所の特定時
などに行われる。この場合、まず、ＶＰＰ端子に電源電
位ＶＣＣを印加し、高電位検知回路２１の出力を“Ｌ”
レベルに設定し、書き込み回路１９を非動作状態とし、
デ−タの読み出しが可能な状態にする。そして、モ−ド
設定用のメモリセルＭ２を選択するロウアドレス信号及
びカラムアドレス信号を与え、メモリセルＭ２のデ−タ
（“Ｈ”レベル）を読み出す。
【００５８】このメモリセルＭ２のデ−タは、ＯＲ回路
２２に入力されるため、ＯＲ回路２２は、高電位検知回
路２１の出力信号ＯＵＴ２のレベルにかかわらず、常に
“Ｈ”レベルを出力するようになる。
２２に入力されるため、ＯＲ回路２２は、高電位検知回
路２１の出力信号ＯＵＴ２のレベルにかかわらず、常に
“Ｈ”レベルを出力するようになる。
【００５９】従って、チップイネ−ブル信号ＣＥ及びバ
ス選択信号ＢＵＳｎが共に“Ｈ”レベルのとき、制御信
号ＩＮは、アクティブ（“Ｌ”レベル）となり、書き込
み回路１９が動作可能状態となる。
ス選択信号ＢＵＳｎが共に“Ｈ”レベルのとき、制御信
号ＩＮは、アクティブ（“Ｌ”レベル）となり、書き込
み回路１９が動作可能状態となる。
【００６０】また、ロウアドレス信号及びカラムアドレ
ス信号を与え、検査の対象となる任意のメモリセルＭ１
を１つ選択する。ここで、ＶＰＰ端子２０に所定の電位
（接地電位から書き込み用の高電位までの間の電位）を
印加すると、ロウアドレス信号及びカラムアドレス信号
により選択された１つのメモリセルＭ１のソ−ス、ドレ
イン間には、所定の電圧が印加される。
ス信号を与え、検査の対象となる任意のメモリセルＭ１
を１つ選択する。ここで、ＶＰＰ端子２０に所定の電位
（接地電位から書き込み用の高電位までの間の電位）を
印加すると、ロウアドレス信号及びカラムアドレス信号
により選択された１つのメモリセルＭ１のソ−ス、ドレ
イン間には、所定の電圧が印加される。
【００６１】これにより、メモリセルアレイ１４内の任
意のメモリセルＭ１について、特性（電流の測定）の評
価をすることができる。次に、ＰＶＲモ−ドについて述
べる。
意のメモリセルＭ１について、特性（電流の測定）の評
価をすることができる。次に、ＰＶＲモ−ドについて述
べる。
【００６２】このモ−ドは、ウェハを切断してチップに
し、アセンブリを行い、完成品にした後に行われる。こ
の場合、ＯＲ回路２２の他方の入力端子には、常に
“Ｌ”レベルの電位が印加されるように設定される。こ
の時、ＯＲ回路２２の出力は、高電位検知回路２１の出
力信号ＯＵＴ２のレベルに応じて変化する。
し、アセンブリを行い、完成品にした後に行われる。こ
の場合、ＯＲ回路２２の他方の入力端子には、常に
“Ｌ”レベルの電位が印加されるように設定される。こ
の時、ＯＲ回路２２の出力は、高電位検知回路２１の出
力信号ＯＵＴ２のレベルに応じて変化する。
【００６３】即ち、書き込み動作時には、ＶＰＰ端子２
０に書き込み用の高電位ＶＰＰが印加されるため、高電
位検知回路２１の出力信号は、“Ｈ”レベルとなり、Ｏ
Ｒ回路２２の出力信号も、“Ｈ”レベルとなる。
０に書き込み用の高電位ＶＰＰが印加されるため、高電
位検知回路２１の出力信号は、“Ｈ”レベルとなり、Ｏ
Ｒ回路２２の出力信号も、“Ｈ”レベルとなる。
【００６４】従って、チップイネ−ブル信号ＣＥ及びバ
ス選択信号ＢＵＳｎが共に“Ｈ”レベルのとき、制御信
号ＩＮは、アクティブ（“Ｌ”レベル）となり、書き込
み回路１９が動作可能状態となる。
ス選択信号ＢＵＳｎが共に“Ｈ”レベルのとき、制御信
号ＩＮは、アクティブ（“Ｌ”レベル）となり、書き込
み回路１９が動作可能状態となる。
【００６５】これにより、ロウアドレス信号及びカラム
アドレス信号により選択された１つのメモリセルＭ１に
ついて、デ−タの書き込みが行われる。一方、読み出し
動作時には、ＶＰＰ端子２０に電源電位ＶＣＣ（又はそ
れ以下の電位）が印加されるため、高電位検知回路２１
の出力信号は、“Ｌ”レベルとなり、ＯＲ回路２２の出
力信号も、“Ｌ”レベルとなる。
アドレス信号により選択された１つのメモリセルＭ１に
ついて、デ−タの書き込みが行われる。一方、読み出し
動作時には、ＶＰＰ端子２０に電源電位ＶＣＣ（又はそ
れ以下の電位）が印加されるため、高電位検知回路２１
の出力信号は、“Ｌ”レベルとなり、ＯＲ回路２２の出
力信号も、“Ｌ”レベルとなる。
【００６６】従って、書き込み回路１９は、非動作可能
状態となる。これにより、ロウアドレス信号及びカラム
アドレス信号により選択された１つのメモリセルＭ１に
ついて、デ−タの読み出しが行われる。
状態となる。これにより、ロウアドレス信号及びカラム
アドレス信号により選択された１つのメモリセルＭ１に
ついて、デ−タの読み出しが行われる。
【００６７】上記構成を有する不揮発性半導体記憶装置
によれば、複数のメモリセルのうち所定のメモリセルＭ
２には、ＩＣＥＬＬモ−ドを選択するためのデ−タが記
憶されている。つまり、このメモリセルＭ２のデ−タを
読み出し、所定のロジック回路（ＯＲ回路２２）に入力
させることにより、ウェハ状態におけるメモリセルの特
性評価において、実際のメモリセルの特性を容易に検査
することができる。
によれば、複数のメモリセルのうち所定のメモリセルＭ
２には、ＩＣＥＬＬモ−ドを選択するためのデ−タが記
憶されている。つまり、このメモリセルＭ２のデ−タを
読み出し、所定のロジック回路（ＯＲ回路２２）に入力
させることにより、ウェハ状態におけるメモリセルの特
性評価において、実際のメモリセルの特性を容易に検査
することができる。
【００６８】従って、ＴＥＧではなく、実際のメモリセ
ルを検査することにより、製造プロセスの条件を最適な
値に設定し、製造歩留りの向上を図ることができる。ま
た、上記構成によれば、メモリセルＭ２のデ−タを読み
出し、ＩＣＥＬＬモ−ドを選択することにより、完成品
の出荷後の不良（市場不良）についても、非破壊で、不
良箇所を特定することができる。
ルを検査することにより、製造プロセスの条件を最適な
値に設定し、製造歩留りの向上を図ることができる。ま
た、上記構成によれば、メモリセルＭ２のデ−タを読み
出し、ＩＣＥＬＬモ−ドを選択することにより、完成品
の出荷後の不良（市場不良）についても、非破壊で、不
良箇所を特定することができる。
【００６９】図５は、本発明の第３実施の形態に関わる
不揮発性半導体記憶装置の構成を示すものである。１４
は、メモリセルアレイである。メモリセルアレイ１４を
構成するメモリセルＭ１の一方の拡散層は、ディスチャ
−ジ用のＮチャネルＭＯＳトランジスタＴＮ１を経由し
て接地点に接続されている。トランジスタＴＮ１のゲ−
トには、ディスチャ−ジクロックが入力されている。
不揮発性半導体記憶装置の構成を示すものである。１４
は、メモリセルアレイである。メモリセルアレイ１４を
構成するメモリセルＭ１の一方の拡散層は、ディスチャ
−ジ用のＮチャネルＭＯＳトランジスタＴＮ１を経由し
て接地点に接続されている。トランジスタＴＮ１のゲ−
トには、ディスチャ−ジクロックが入力されている。
【００７０】ロウデコ−ダ１５には、ロウアドレス信号
が入力されている。ロウデコ−ダ１５は、ロウアドレス
信号に基づいてメモリセルアレイ１４の１つの行を選択
する。カラムデコ−ダ１６には、カラムアドレス信号が
入力されている。カラムデコ−ダ１６は、カラムアドレ
ス信号に基づいてメモリセルアレイ１４の１つの列を選
択する。カラムデコ−ダ１６は、カラム選択用トランジ
スタＣＴ１，ＣＴ２，…から構成されている。
が入力されている。ロウデコ−ダ１５は、ロウアドレス
信号に基づいてメモリセルアレイ１４の１つの行を選択
する。カラムデコ−ダ１６には、カラムアドレス信号が
入力されている。カラムデコ−ダ１６は、カラムアドレ
ス信号に基づいてメモリセルアレイ１４の１つの列を選
択する。カラムデコ−ダ１６は、カラム選択用トランジ
スタＣＴ１，ＣＴ２，…から構成されている。
【００７１】読み出し回路１７は、カラムデコ−ダ１６
に接続され、ロウデコ−ダ１５及びカラムデコ−ダ１６
により選択された１つのメモリセルＭ１から読み出され
るデ−タを出力端子１８に導く。
に接続され、ロウデコ−ダ１５及びカラムデコ−ダ１６
により選択された１つのメモリセルＭ１から読み出され
るデ−タを出力端子１８に導く。
【００７２】書き込み回路１９は、ＶＰＰ端子２０とカ
ラムデコ−ダ１６との間に接続され、制御信号ＩＮがア
クティブ（“Ｌ”レベル）になったときに、カラムデコ
−ダ１６により選択された１つの列（ビット線）に書き
込み用の高電位ＶＰＰ又は電源電位ＶＣＣ（但し、ＶＰ
Ｐ＞ＶＣＣ）を与える。
ラムデコ−ダ１６との間に接続され、制御信号ＩＮがア
クティブ（“Ｌ”レベル）になったときに、カラムデコ
−ダ１６により選択された１つの列（ビット線）に書き
込み用の高電位ＶＰＰ又は電源電位ＶＣＣ（但し、ＶＰ
Ｐ＞ＶＣＣ）を与える。
【００７３】高電位検知回路２１は、ＶＰＰ端子２０に
印加される電位を検知し、ＶＰＰ端子２０に印加される
電位が書き込み用の高電位ＶＰＰ（例えば１２Ｖ位）の
場合には、“Ｈ”レベルの出力信号ＯＵＴ２を出力し、
ＶＰＰ端子２０に印加される電位が電源電位ＶＣＣ（例
えば５Ｖ位）の場合には、“Ｌ”レベルの出力信号ＯＵ
Ｔ２を出力する。
印加される電位を検知し、ＶＰＰ端子２０に印加される
電位が書き込み用の高電位ＶＰＰ（例えば１２Ｖ位）の
場合には、“Ｈ”レベルの出力信号ＯＵＴ２を出力し、
ＶＰＰ端子２０に印加される電位が電源電位ＶＣＣ（例
えば５Ｖ位）の場合には、“Ｌ”レベルの出力信号ＯＵ
Ｔ２を出力する。
【００７４】ＯＲ回路２２の２つの入力端子のうちの１
つは、高電位検知回路２１の出力端子に接続され、他の
１つは、電位供給回路２５に接続されている。電位供給
回路２５は、例えば、電源端子と接地端子の間に接続さ
れる抵抗Ｒ１，Ｒ２から構成される。電位供給回路２５
が出力する電位は、“Ｈ”レベル又は“Ｌ”レベルに設
定される。
つは、高電位検知回路２１の出力端子に接続され、他の
１つは、電位供給回路２５に接続されている。電位供給
回路２５は、例えば、電源端子と接地端子の間に接続さ
れる抵抗Ｒ１，Ｒ２から構成される。電位供給回路２５
が出力する電位は、“Ｈ”レベル又は“Ｌ”レベルに設
定される。
【００７５】ＮＡＮＤ回路２４には、ＯＲ回路２２の出
力信号、チップイネ−ブル信号ＣＥ及びバス選択信号Ｂ
ＵＳｎが入力され、ＮＡＮＤ回路２４からは、制御信号
ＩＮが出力される。
力信号、チップイネ−ブル信号ＣＥ及びバス選択信号Ｂ
ＵＳｎが入力され、ＮＡＮＤ回路２４からは、制御信号
ＩＮが出力される。
【００７６】チップイネ−ブル信号ＣＥ及びバス選択信
号ＢＵＳｎが共に“Ｈ”レベルの場合、ＩＣＥＬＬモ−
ドのときは、制御信号ＩＮは、常にアクティブ（“Ｌ”
レベル）であり、ＰＶＲモ−ドのときは、制御信号ＩＮ
のレベルは、高電位検知回路２１の出力信号ＯＵＴ２に
応じて変化する。
号ＢＵＳｎが共に“Ｈ”レベルの場合、ＩＣＥＬＬモ−
ドのときは、制御信号ＩＮは、常にアクティブ（“Ｌ”
レベル）であり、ＰＶＲモ−ドのときは、制御信号ＩＮ
のレベルは、高電位検知回路２１の出力信号ＯＵＴ２に
応じて変化する。
【００７７】なお、書き込み回路１９は、例えば、図２
に示すような構成を有するものを使用することができ、
高電位検知回路２１は、例えば、図３に示すような構成
を有するものを使用することができる。
に示すような構成を有するものを使用することができ、
高電位検知回路２１は、例えば、図３に示すような構成
を有するものを使用することができる。
【００７８】次に、上述した第３実施の形態に関わる不
揮発性半導体記憶装置の動作について説明する。抵抗比
がＲ１＜Ｒ２に設定され、電位供給回路２５が“Ｈ”レ
ベルの電位を出力する場合には、ＩＣＥＬＬモ−ドは、
ウェハ状態における特性評価時のみに適用される。
揮発性半導体記憶装置の動作について説明する。抵抗比
がＲ１＜Ｒ２に設定され、電位供給回路２５が“Ｈ”レ
ベルの電位を出力する場合には、ＩＣＥＬＬモ−ドは、
ウェハ状態における特性評価時のみに適用される。
【００７９】この場合、ＯＲ回路２２の他方の入力端子
には、“Ｈ”レベルの電位が入力されるため、ＯＲ回路
２２の出力は、高電位検知回路２１の出力信号ＯＵＴ２
のレベルにかかわらず、常に“Ｈ”レベルとなる。
には、“Ｈ”レベルの電位が入力されるため、ＯＲ回路
２２の出力は、高電位検知回路２１の出力信号ＯＵＴ２
のレベルにかかわらず、常に“Ｈ”レベルとなる。
【００８０】従って、チップイネ−ブル信号ＣＥ及びバ
ス選択信号ＢＵＳｎが共に“Ｈ”レベルのとき、制御信
号ＩＮは、アクティブ（“Ｌ”レベル）となり、書き込
み回路１９が動作可能状態となる。
ス選択信号ＢＵＳｎが共に“Ｈ”レベルのとき、制御信
号ＩＮは、アクティブ（“Ｌ”レベル）となり、書き込
み回路１９が動作可能状態となる。
【００８１】また、ロウアドレス信号及びカラムアドレ
ス信号を与え、検査の対象となる任意のメモリセルＭ１
を１つ選択する。ここで、ＶＰＰ端子２０に所定の電位
（接地電位から書き込み用の高電位までの間の電位）を
印加すると、ロウアドレス信号及びカラムアドレス信号
により選択された１つのメモリセルＭ１のソ−ス、ドレ
イン間には、所定の電圧が印加される。
ス信号を与え、検査の対象となる任意のメモリセルＭ１
を１つ選択する。ここで、ＶＰＰ端子２０に所定の電位
（接地電位から書き込み用の高電位までの間の電位）を
印加すると、ロウアドレス信号及びカラムアドレス信号
により選択された１つのメモリセルＭ１のソ−ス、ドレ
イン間には、所定の電圧が印加される。
【００８２】これにより、メモリセルアレイ１４内の任
意のメモリセルＭ１について、特性（電流の測定）の評
価をすることができる。また、抵抗比がＲ１＜Ｒ２に設
定され、電位供給回路２５が“Ｈ”レベルの電位を出力
する場合、ＰＶＲモ−ドは、レ−ザなどにより抵抗Ｒ１
を切断し、電位供給回路２５から“Ｌ”レベルの電位を
出力させることにより実行できる。なお、抵抗Ｒ１の切
断は、アセンブリ工程前に行われる。この時、ＯＲ回路
２２の出力は、高電位検知回路２１の出力信号ＯＵＴ２
のレベルに応じて変化する。
意のメモリセルＭ１について、特性（電流の測定）の評
価をすることができる。また、抵抗比がＲ１＜Ｒ２に設
定され、電位供給回路２５が“Ｈ”レベルの電位を出力
する場合、ＰＶＲモ−ドは、レ−ザなどにより抵抗Ｒ１
を切断し、電位供給回路２５から“Ｌ”レベルの電位を
出力させることにより実行できる。なお、抵抗Ｒ１の切
断は、アセンブリ工程前に行われる。この時、ＯＲ回路
２２の出力は、高電位検知回路２１の出力信号ＯＵＴ２
のレベルに応じて変化する。
【００８３】即ち、書き込み動作時には、ＶＰＰ端子２
０に書き込み用の高電位ＶＰＰが印加されるため、高電
位検知回路２１の出力信号は、“Ｈ”レベルとなり、Ｏ
Ｒ回路２２の出力信号も、“Ｈ”レベルとなる。
０に書き込み用の高電位ＶＰＰが印加されるため、高電
位検知回路２１の出力信号は、“Ｈ”レベルとなり、Ｏ
Ｒ回路２２の出力信号も、“Ｈ”レベルとなる。
【００８４】従って、チップイネ−ブル信号ＣＥ及びバ
ス選択信号ＢＵＳｎが共に“Ｈ”レベルのとき、制御信
号ＩＮは、アクティブ（“Ｌ”レベル）となり、書き込
み回路１９が動作可能状態となる。
ス選択信号ＢＵＳｎが共に“Ｈ”レベルのとき、制御信
号ＩＮは、アクティブ（“Ｌ”レベル）となり、書き込
み回路１９が動作可能状態となる。
【００８５】これにより、ロウアドレス信号及びカラム
アドレス信号により選択された１つのメモリセルＭ１に
ついて、デ−タの書き込みが行われる。一方、読み出し
動作時には、ＶＰＰ端子２０に電源電位ＶＣＣ（又はそ
れ以下の電位）が印加されるため、高電位検知回路２１
の出力信号は、“Ｌ”レベルとなり、ＯＲ回路２２の出
力信号も、“Ｌ”レベルとなる。
アドレス信号により選択された１つのメモリセルＭ１に
ついて、デ−タの書き込みが行われる。一方、読み出し
動作時には、ＶＰＰ端子２０に電源電位ＶＣＣ（又はそ
れ以下の電位）が印加されるため、高電位検知回路２１
の出力信号は、“Ｌ”レベルとなり、ＯＲ回路２２の出
力信号も、“Ｌ”レベルとなる。
【００８６】従って、書き込み回路１９は、非動作可能
状態となる。これにより、ロウアドレス信号及びカラム
アドレス信号により選択された１つのメモリセルＭ１に
ついて、デ−タの読み出しが行われる。
状態となる。これにより、ロウアドレス信号及びカラム
アドレス信号により選択された１つのメモリセルＭ１に
ついて、デ−タの読み出しが行われる。
【００８７】また、抵抗比がＲ１＞Ｒ２に設定され、電
位供給回路２５が“Ｌ”レベルの電位を出力する場合、
ＯＲ回路２２の出力は、高電位検知回路２１の出力信号
ＯＵＴ２のレベルに応じて変化するため、ＰＶＲモ−ド
が実行される。
位供給回路２５が“Ｌ”レベルの電位を出力する場合、
ＯＲ回路２２の出力は、高電位検知回路２１の出力信号
ＯＵＴ２のレベルに応じて変化するため、ＰＶＲモ−ド
が実行される。
【００８８】即ち、書き込み動作時には、ＶＰＰ端子２
０に書き込み用の高電位ＶＰＰが印加されるため、高電
位検知回路２１の出力信号は、“Ｈ”レベルとなり、Ｏ
Ｒ回路２２の出力信号も、“Ｈ”レベルとなる。
０に書き込み用の高電位ＶＰＰが印加されるため、高電
位検知回路２１の出力信号は、“Ｈ”レベルとなり、Ｏ
Ｒ回路２２の出力信号も、“Ｈ”レベルとなる。
【００８９】従って、チップイネ−ブル信号ＣＥ及びバ
ス選択信号ＢＵＳｎが共に“Ｈ”レベルのとき、制御信
号ＩＮは、アクティブ（“Ｌ”レベル）となり、書き込
み回路１９が動作可能状態となる。
ス選択信号ＢＵＳｎが共に“Ｈ”レベルのとき、制御信
号ＩＮは、アクティブ（“Ｌ”レベル）となり、書き込
み回路１９が動作可能状態となる。
【００９０】これにより、ロウアドレス信号及びカラム
アドレス信号により選択された１つのメモリセルＭ１に
ついて、デ−タの書き込みが行われる。一方、読み出し
動作時には、ＶＰＰ端子２０に電源電位ＶＣＣ（又はそ
れ以下の電位）が印加されるため、高電位検知回路２１
の出力信号は、“Ｌ”レベルとなり、ＯＲ回路２２の出
力信号も、“Ｌ”レベルとなる。
アドレス信号により選択された１つのメモリセルＭ１に
ついて、デ−タの書き込みが行われる。一方、読み出し
動作時には、ＶＰＰ端子２０に電源電位ＶＣＣ（又はそ
れ以下の電位）が印加されるため、高電位検知回路２１
の出力信号は、“Ｌ”レベルとなり、ＯＲ回路２２の出
力信号も、“Ｌ”レベルとなる。
【００９１】従って、書き込み回路１９は、非動作可能
状態となる。これにより、ロウアドレス信号及びカラム
アドレス信号により選択された１つのメモリセルＭ１に
ついて、デ−タの読み出しが行われる。
状態となる。これにより、ロウアドレス信号及びカラム
アドレス信号により選択された１つのメモリセルＭ１に
ついて、デ−タの読み出しが行われる。
【００９２】また、抵抗比がＲ１＞Ｒ２に設定され、電
位供給回路２５が“Ｌ”レベルの電位を出力する場合、
ＩＣＥＬＬモ−ド、即ち完成品の出荷後における不良箇
所の特定を行うときは、レ−ザなどにより抵抗Ｒ２を切
断すればよい。
位供給回路２５が“Ｌ”レベルの電位を出力する場合、
ＩＣＥＬＬモ−ド、即ち完成品の出荷後における不良箇
所の特定を行うときは、レ−ザなどにより抵抗Ｒ２を切
断すればよい。
【００９３】この場合、ＯＲ回路２２の他方の入力端子
には、“Ｈ”レベルの電位が入力されるため、ＯＲ回路
２２の出力は、高電位検知回路２１の出力信号ＯＵＴ２
のレベルにかかわらず、常に“Ｈ”レベルとなる。
には、“Ｈ”レベルの電位が入力されるため、ＯＲ回路
２２の出力は、高電位検知回路２１の出力信号ＯＵＴ２
のレベルにかかわらず、常に“Ｈ”レベルとなる。
【００９４】従って、チップイネ−ブル信号ＣＥ及びバ
ス選択信号ＢＵＳｎが共に“Ｈ”レベルのとき、制御信
号ＩＮは、アクティブ（“Ｌ”レベル）となり、書き込
み回路１９が動作可能状態となる。
ス選択信号ＢＵＳｎが共に“Ｈ”レベルのとき、制御信
号ＩＮは、アクティブ（“Ｌ”レベル）となり、書き込
み回路１９が動作可能状態となる。
【００９５】また、ロウアドレス信号及びカラムアドレ
ス信号を与え、検査の対象となる任意のメモリセルＭ１
を１つ選択する。ここで、ＶＰＰ端子２０に所定の電位
（接地電位から書き込み用の高電位までの間の電位）を
印加すると、ロウアドレス信号及びカラムアドレス信号
により選択された１つのメモリセルＭ１のソ−ス、ドレ
イン間には、所定の電圧が印加される。
ス信号を与え、検査の対象となる任意のメモリセルＭ１
を１つ選択する。ここで、ＶＰＰ端子２０に所定の電位
（接地電位から書き込み用の高電位までの間の電位）を
印加すると、ロウアドレス信号及びカラムアドレス信号
により選択された１つのメモリセルＭ１のソ−ス、ドレ
イン間には、所定の電圧が印加される。
【００９６】これにより、メモリセルアレイ１４内の任
意のメモリセルＭ１について、特性（電流の測定）の評
価をすることができる。上記構成を有する不揮発性半導
体記憶装置によれば、直列接続された複数の抵抗から構
成される電位供給回路を設け、この電位供給回路を構成
する抵抗の切断の有無によりモ−ドの選択を行ってい
る。このため、ウェハ状態におけるメモリセルの特性評
価や完成品の出荷後の不良（市場不良）について、実際
のメモリセルの特性を容易に検査することができる。
意のメモリセルＭ１について、特性（電流の測定）の評
価をすることができる。上記構成を有する不揮発性半導
体記憶装置によれば、直列接続された複数の抵抗から構
成される電位供給回路を設け、この電位供給回路を構成
する抵抗の切断の有無によりモ−ドの選択を行ってい
る。このため、ウェハ状態におけるメモリセルの特性評
価や完成品の出荷後の不良（市場不良）について、実際
のメモリセルの特性を容易に検査することができる。
【００９７】このように、ＴＥＧではなく、実際のメモ
リセルを検査することにより、製造プロセスの条件を最
適な値に設定し、製造歩留りの向上を図ることができ
る。図６は、本発明の第４実施の形態に関わる不揮発性
半導体記憶装置の構成を示すものである。
リセルを検査することにより、製造プロセスの条件を最
適な値に設定し、製造歩留りの向上を図ることができ
る。図６は、本発明の第４実施の形態に関わる不揮発性
半導体記憶装置の構成を示すものである。
【００９８】１４は、メモリセルアレイである。メモリ
セルアレイ１４を構成するメモリセルＭ１の一方の拡散
層は、ディスチャ−ジ用のＮチャネルＭＯＳトランジス
タＴＮ１を経由して接地点に接続されている。トランジ
スタＴＮ１のゲ−トには、ディスチャ−ジクロックが入
力されている。
セルアレイ１４を構成するメモリセルＭ１の一方の拡散
層は、ディスチャ−ジ用のＮチャネルＭＯＳトランジス
タＴＮ１を経由して接地点に接続されている。トランジ
スタＴＮ１のゲ−トには、ディスチャ−ジクロックが入
力されている。
【００９９】ロウデコ−ダ１５には、ロウアドレス信号
が入力されている。ロウデコ−ダ１５は、ロウアドレス
信号に基づいてメモリセルアレイ１４の１つの行を選択
する。カラムデコ−ダ１６には、カラムアドレス信号が
入力されている。カラムデコ−ダ１６は、カラムアドレ
ス信号に基づいてメモリセルアレイ１４の１つの列を選
択する。カラムデコ−ダ１６は、カラム選択用トランジ
スタＣＴ１，ＣＴ２，…から構成されている。
が入力されている。ロウデコ−ダ１５は、ロウアドレス
信号に基づいてメモリセルアレイ１４の１つの行を選択
する。カラムデコ−ダ１６には、カラムアドレス信号が
入力されている。カラムデコ−ダ１６は、カラムアドレ
ス信号に基づいてメモリセルアレイ１４の１つの列を選
択する。カラムデコ−ダ１６は、カラム選択用トランジ
スタＣＴ１，ＣＴ２，…から構成されている。
【０１００】読み出し回路１７は、カラムデコ−ダ１６
に接続され、ロウデコ−ダ１５及びカラムデコ−ダ１６
により選択された１つのメモリセルＭから読み出される
デ−タを出力端子１８に導く。
に接続され、ロウデコ−ダ１５及びカラムデコ−ダ１６
により選択された１つのメモリセルＭから読み出される
デ−タを出力端子１８に導く。
【０１０１】書き込み回路１９は、ＶＰＰ端子２０とカ
ラムデコ−ダ１６との間に接続され、制御信号ＩＮがア
クティブ（“Ｌ”レベル）になったときに、カラムデコ
−ダ１６により選択された１つの列（ビット線）に書き
込み用の高電位ＶＰＰ又は電源電位ＶＣＣ（但し、ＶＰ
Ｐ＞ＶＣＣ）を与える。
ラムデコ−ダ１６との間に接続され、制御信号ＩＮがア
クティブ（“Ｌ”レベル）になったときに、カラムデコ
−ダ１６により選択された１つの列（ビット線）に書き
込み用の高電位ＶＰＰ又は電源電位ＶＣＣ（但し、ＶＰ
Ｐ＞ＶＣＣ）を与える。
【０１０２】高電位検知回路２１は、ＶＰＰ端子２０に
印加される電位を検知し、ＶＰＰ端子２０に印加される
電位が書き込み用の高電位ＶＰＰ（例えば１２Ｖ位）の
場合には、“Ｈ”レベルの出力信号ＯＵＴ２を出力し、
ＶＰＰ端子２０に印加される電位が電源電位ＶＣＣ（例
えば５Ｖ位）の場合には、“Ｌ”レベルの出力信号ＯＵ
Ｔ２を出力する。
印加される電位を検知し、ＶＰＰ端子２０に印加される
電位が書き込み用の高電位ＶＰＰ（例えば１２Ｖ位）の
場合には、“Ｈ”レベルの出力信号ＯＵＴ２を出力し、
ＶＰＰ端子２０に印加される電位が電源電位ＶＣＣ（例
えば５Ｖ位）の場合には、“Ｌ”レベルの出力信号ＯＵ
Ｔ２を出力する。
【０１０３】ＯＲ回路２２の２つの入力端子のうちの１
つは、高電位検知回路２１の出力端子に接続され、他の
１つは、“Ｈ”レベルの電位又は“Ｌ”レベルの電位を
供給するスイッチ２６に接続されている。スイッチ２６
は、制御端子２７に入力される電位によって制御されて
いる。
つは、高電位検知回路２１の出力端子に接続され、他の
１つは、“Ｈ”レベルの電位又は“Ｌ”レベルの電位を
供給するスイッチ２６に接続されている。スイッチ２６
は、制御端子２７に入力される電位によって制御されて
いる。
【０１０４】ＯＲ回路２２の他方の端子に入力される電
位が“Ｈ”レベルの場合は、ＩＣＥＬＬモ−ド、即ち診
断モ−ドである。また、ＯＲ回路２２の他方の端子に入
力される電位が“Ｌ”レベルの場合は、ＰＶＲ（プログ
ラムベリファイリ−ド）モ−ド、即ち通常動作モ−ドで
ある。
位が“Ｈ”レベルの場合は、ＩＣＥＬＬモ−ド、即ち診
断モ−ドである。また、ＯＲ回路２２の他方の端子に入
力される電位が“Ｌ”レベルの場合は、ＰＶＲ（プログ
ラムベリファイリ−ド）モ−ド、即ち通常動作モ−ドで
ある。
【０１０５】ＮＡＮＤ回路２４には、ＯＲ回路２２の出
力信号、チップイネ−ブル信号ＣＥ及びバス選択信号Ｂ
ＵＳｎが入力され、ＮＡＮＤ回路２４からは、制御信号
ＩＮが出力される。
力信号、チップイネ−ブル信号ＣＥ及びバス選択信号Ｂ
ＵＳｎが入力され、ＮＡＮＤ回路２４からは、制御信号
ＩＮが出力される。
【０１０６】チップイネ−ブル信号ＣＥ及びバス選択信
号ＢＵＳｎが共に“Ｈ”レベルの場合、ＩＣＥＬＬモ−
ドのときは、制御信号ＩＮは、常にアクティブ（“Ｌ”
レベル）であり、ＰＶＲモ−ドのときは、制御信号ＩＮ
のレベルは、高電位検知回路２１の出力信号ＯＵＴ２に
応じて変化する。
号ＢＵＳｎが共に“Ｈ”レベルの場合、ＩＣＥＬＬモ−
ドのときは、制御信号ＩＮは、常にアクティブ（“Ｌ”
レベル）であり、ＰＶＲモ−ドのときは、制御信号ＩＮ
のレベルは、高電位検知回路２１の出力信号ＯＵＴ２に
応じて変化する。
【０１０７】なお、書き込み回路１９としては、図２に
示すような構成のものを使用でき、高電位検知回路２１
としては、図３に示すような構成のものを使用できる。
次に、上述した第４実施の形態に関わる不揮発性半導体
記憶装置の動作について説明する。
示すような構成のものを使用でき、高電位検知回路２１
としては、図３に示すような構成のものを使用できる。
次に、上述した第４実施の形態に関わる不揮発性半導体
記憶装置の動作について説明する。
【０１０８】まず、ＩＣＥＬＬモ−ドについて述べる。
このモ−ドは、ウェハ状態における特性評価時、及び、
完成品の出荷後における不良箇所の特定時などに行われ
る。
このモ−ドは、ウェハ状態における特性評価時、及び、
完成品の出荷後における不良箇所の特定時などに行われ
る。
【０１０９】この場合、制御端子２７に所定の電位を印
加し、スイッチ２６を電源端子側に切り替え、ＯＲ回路
２２の他方の入力端子に“Ｈ”レベルの電位が入力され
るようにする。この時、ＯＲ回路２２の出力は、高電位
検知回路２１の出力信号ＯＵＴ２のレベルにかかわら
ず、常に“Ｈ”レベルとなる。
加し、スイッチ２６を電源端子側に切り替え、ＯＲ回路
２２の他方の入力端子に“Ｈ”レベルの電位が入力され
るようにする。この時、ＯＲ回路２２の出力は、高電位
検知回路２１の出力信号ＯＵＴ２のレベルにかかわら
ず、常に“Ｈ”レベルとなる。
【０１１０】従って、チップイネ−ブル信号ＣＥ及びバ
ス選択信号ＢＵＳｎが共に“Ｈ”レベルのとき、制御信
号ＩＮは、アクティブ（“Ｌ”レベル）となり、書き込
み回路１９が動作可能状態となる。
ス選択信号ＢＵＳｎが共に“Ｈ”レベルのとき、制御信
号ＩＮは、アクティブ（“Ｌ”レベル）となり、書き込
み回路１９が動作可能状態となる。
【０１１１】また、ロウアドレス信号及びカラムアドレ
ス信号を与え、検査の対象となる任意のメモリセルを１
つ選択する。ここで、ＶＰＰ端子２０に所定の電位（接
地電位から書き込み用の高電位までの間の電位）を印加
すると、ロウアドレス信号及びカラムアドレス信号によ
り選択された１つのメモリセルのソ−ス、ドレイン間に
は、所定の電圧が印加される。
ス信号を与え、検査の対象となる任意のメモリセルを１
つ選択する。ここで、ＶＰＰ端子２０に所定の電位（接
地電位から書き込み用の高電位までの間の電位）を印加
すると、ロウアドレス信号及びカラムアドレス信号によ
り選択された１つのメモリセルのソ−ス、ドレイン間に
は、所定の電圧が印加される。
【０１１２】これにより、メモリセルアレイ１４内の任
意のメモリセルＭについて、特性（電流の測定）の評価
をすることができる。次に、ＰＶＲモ−ドについて述べ
る。
意のメモリセルＭについて、特性（電流の測定）の評価
をすることができる。次に、ＰＶＲモ−ドについて述べ
る。
【０１１３】このモ−ドは、ウェハを切断してチップに
し、アセンブリを行い、完成品にした後に行われる。こ
の場合、制御端子２７に所定の電位を印加し、スイッチ
２６を接地端子側に切り替え、ＯＲ回路２２の他方の入
力端子に“Ｌ”レベルの電位が入力されるようにする。
この時、ＯＲ回路２２の出力は、高電位検知回路２１の
出力信号ＯＵＴ２のレベルに応じて変化する。
し、アセンブリを行い、完成品にした後に行われる。こ
の場合、制御端子２７に所定の電位を印加し、スイッチ
２６を接地端子側に切り替え、ＯＲ回路２２の他方の入
力端子に“Ｌ”レベルの電位が入力されるようにする。
この時、ＯＲ回路２２の出力は、高電位検知回路２１の
出力信号ＯＵＴ２のレベルに応じて変化する。
【０１１４】即ち、書き込み動作時には、ＶＰＰ端子２
０に書き込み用の高電位ＶＰＰが印加されるため、高電
位検知回路２１の出力信号は、“Ｈ”レベルとなり、Ｏ
Ｒ回路２２の出力信号も、“Ｈ”レベルとなる。
０に書き込み用の高電位ＶＰＰが印加されるため、高電
位検知回路２１の出力信号は、“Ｈ”レベルとなり、Ｏ
Ｒ回路２２の出力信号も、“Ｈ”レベルとなる。
【０１１５】従って、チップイネ−ブル信号ＣＥ及びバ
ス選択信号ＢＵＳｎが共に“Ｈ”レベルのとき、制御信
号ＩＮは、アクティブ（“Ｌ”レベル）となり、書き込
み回路１９が動作可能状態となる。
ス選択信号ＢＵＳｎが共に“Ｈ”レベルのとき、制御信
号ＩＮは、アクティブ（“Ｌ”レベル）となり、書き込
み回路１９が動作可能状態となる。
【０１１６】これにより、ロウアドレス信号及びカラム
アドレス信号により選択された１つのメモリセルについ
て、デ−タの書き込みが行われる。一方、読み出し動作
時には、ＶＰＰ端子２０に電源電位ＶＣＣ（又はそれ以
下の電位）が印加されるため、高電位検知回路２１の出
力信号は、“Ｌ”レベルとなり、ＯＲ回路２２の出力信
号も、“Ｌ”レベルとなる。
アドレス信号により選択された１つのメモリセルについ
て、デ−タの書き込みが行われる。一方、読み出し動作
時には、ＶＰＰ端子２０に電源電位ＶＣＣ（又はそれ以
下の電位）が印加されるため、高電位検知回路２１の出
力信号は、“Ｌ”レベルとなり、ＯＲ回路２２の出力信
号も、“Ｌ”レベルとなる。
【０１１７】従って、書き込み回路１９は、非動作可能
状態となる。これにより、ロウアドレス信号及びカラム
アドレス信号により選択された１つのメモリセルについ
て、デ−タの読み出しが行われる。
状態となる。これにより、ロウアドレス信号及びカラム
アドレス信号により選択された１つのメモリセルについ
て、デ−タの読み出しが行われる。
【０１１８】上記構成を有する不揮発性半導体記憶装置
によれば、“Ｈ”レベル又は“Ｌ”レベルの電位を切り
替えて出力するスイッチを設け、この電位を所定のロジ
ック回路に入力することにより、ウェハ状態におけるメ
モリセルの特性評価や完成品の出荷後の不良（市場不
良）について、実際のメモリセルの特性を容易に検査す
ることができる。このように、ＴＥＧではなく、実際の
メモリセルを検査することにより、製造プロセスの条件
を最適な値に設定し、製造歩留りの向上を図ることがで
きる。
によれば、“Ｈ”レベル又は“Ｌ”レベルの電位を切り
替えて出力するスイッチを設け、この電位を所定のロジ
ック回路に入力することにより、ウェハ状態におけるメ
モリセルの特性評価や完成品の出荷後の不良（市場不
良）について、実際のメモリセルの特性を容易に検査す
ることができる。このように、ＴＥＧではなく、実際の
メモリセルを検査することにより、製造プロセスの条件
を最適な値に設定し、製造歩留りの向上を図ることがで
きる。
【０１１９】
【発明の効果】以上、説明したように、本発明の不揮発
性半導体記憶装置によれば、次のような効果を奏する。
ＴＥＧを設けることなく、実際のメモリセルを検査する
手段を設けることによって、ウェハ状態におけるメモリ
セルの特性評価や完成品の出荷後の不良（市場不良）を
行うにあたり、容易かつ非破壊で、実際のメモリセルを
検査することが可能になる。これにより、製造プロセス
の条件を最適な値に設定し、製造歩留りの向上を図るこ
とができる。
性半導体記憶装置によれば、次のような効果を奏する。
ＴＥＧを設けることなく、実際のメモリセルを検査する
手段を設けることによって、ウェハ状態におけるメモリ
セルの特性評価や完成品の出荷後の不良（市場不良）を
行うにあたり、容易かつ非破壊で、実際のメモリセルを
検査することが可能になる。これにより、製造プロセス
の条件を最適な値に設定し、製造歩留りの向上を図るこ
とができる。
【図１】本発明の第１実施の形態に関わる不揮発性半導
体記憶装置を示す図。
体記憶装置を示す図。
【図２】図１の書き込み回路の一例を示す図。
【図３】図１の高電位検知回路の一例を示す図。
【図４】本発明の第２実施の形態に関わる不揮発性半導
体記憶装置を示す図。
体記憶装置を示す図。
【図５】本発明の第３実施の形態に関わる不揮発性半導
体記憶装置を示す図。
体記憶装置を示す図。
【図６】本発明の第４実施の形態に関わる不揮発性半導
体記憶装置を示す図。
体記憶装置を示す図。
【図７】従来の装置においてＴＥＧが形成される領域を
示す図。
示す図。
【図８】従来の装置においてＴＥＧが形成される領域を
示す図。
示す図。
１１ ：ウェハ、 １２ ：チップ領域、 １３ ：ダイシングライン、 １４ ：メモリセルアレイ、 １５ ：ロウデコ−ダ、 １６ ：カラムデコ−ダ、 １７ ：読み出し回路、 １７１ ：モ−ド設定用のセル専用の読
み出し回路、 １８ ：出力端子、 １９ ：書き込み回路、 ２０ ：ＶＰＰ端子、 ２１ ：高電位検知回路、 ２２ ：ＯＲ回路、 ２３ ：モ−ド設定端子、 ２４ ：ＮＡＮＤ回路、 ２５ ：電位供給回路、 ２６ ：スイッチ、 ２７ ：制御端子、 Ｍ１，Ｍ２ ：メモリセル、 ＣＴ１，ＣＴ２，…ＣＴｎ ：カラム選択用トランジス
タ、 ＴＰ１〜ＴＰ４ ：ＰチャネルＭＯＳトランジス
タ、 ＴＮ１〜ＴＮ５ ：ＮチャネルＭＯＳトランジス
タ、 ＩＮＶ１，ＩＮＶ２ ：インバ−タ、 Ｒ１，Ｒ２ ：抵抗。
み出し回路、 １８ ：出力端子、 １９ ：書き込み回路、 ２０ ：ＶＰＰ端子、 ２１ ：高電位検知回路、 ２２ ：ＯＲ回路、 ２３ ：モ−ド設定端子、 ２４ ：ＮＡＮＤ回路、 ２５ ：電位供給回路、 ２６ ：スイッチ、 ２７ ：制御端子、 Ｍ１，Ｍ２ ：メモリセル、 ＣＴ１，ＣＴ２，…ＣＴｎ ：カラム選択用トランジス
タ、 ＴＰ１〜ＴＰ４ ：ＰチャネルＭＯＳトランジス
タ、 ＴＮ１〜ＴＮ５ ：ＮチャネルＭＯＳトランジス
タ、 ＩＮＶ１，ＩＮＶ２ ：インバ−タ、 Ｒ１，Ｒ２ ：抵抗。
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 29/788 29/792
Claims (8)
- 【請求項１】 メモリセルアレイと、前記メモリセルア
レイのメモリセルを選択するデコ−ダと、第１電位又は
前記第１電位よりも大きい第２電位が印加されるＶＰＰ
端子と、前記ＶＰＰ端子に前記第２電位が印加された場
合に、前記デコ−ダにより選択されたメモリセルに前記
第２電位を与えてデ−タの書き込みを行うための書き込
み回路と、前記ＶＰＰ端子に前記第１電位が印加された
場合に、前記デコ−ダにより選択されたメモリセルのデ
−タを読み出すための読み出し回路とを有する不揮発性
半導体記憶装置において、 モ−ド設定端子と、 前記モ−ド設定端子に第１レベルの電位が印加された場
合には、前記ＶＰＰ端子に印加される電位にかかわらず
前記書き込み回路を動作させ、前記デコ−ダにより選択
されたメモリセルの検査を行い、前記モ−ド設定端子に
第２レベルの電位が印加された場合には、前記ＶＰＰ端
子に印加される電位に応じて通常の書き込み動作又は読
み出し動作を行うモ−ド設定手段とを具備することを特
徴とする不揮発性半導体記憶装置。 - 【請求項２】 前記モ−ド設定手段は、前記ＶＰＰ端子
に印加される電位に応じて決定される電位のレベルと、
前記モ−ド設定端子に印加される電位のレベルの論理を
とるロジック回路から構成されていることを特徴とする
請求項１記載の不揮発性半導体記憶装置。 - 【請求項３】 メモリセルアレイと、前記メモリセルア
レイのメモリセルを選択するデコ−ダと、第１電位又は
前記第１電位よりも大きい第２電位が印加されるＶＰＰ
端子と、前記ＶＰＰ端子に前記第２電位が印加された場
合に、前記デコ−ダにより選択されたメモリセルに前記
第２電位を与えてデ−タの書き込みを行うための書き込
み回路と、前記ＶＰＰ端子に前記第１電位が印加された
場合に、前記デコ−ダにより選択されたメモリセルのデ
−タを読み出すための第１読み出し回路とを有する不揮
発性半導体記憶装置において、 前記メモリセルアレイのメモリセルのうちモ−ド設定用
のメモリセルのデ−タのみを専用に読み出すための第２
読み出し回路と、 所定のアドレス信号を前記デコ−ダに与えて前記モ−ド
設定用のメモリセルを選択し、前記第２読み出し回路に
より前記モ−ド設定用のメモリセルのデ−タを読み出す
ための手段と、 前記モ−ド設定用のメモリセルから読み出されるデ−タ
が第１レベルの電位の場合には、前記ＶＰＰ端子に印加
される電位にかかわらず前記書き込み回路を動作させ、
前記デコ−ダにより選択されるメモリセルの検査を行う
モ−ド設定手段とを具備することを特徴とする不揮発性
半導体記憶装置。 - 【請求項４】 前記モ−ド設定手段は、前記ＶＰＰ端子
に印加される電位に応じて決定される電位のレベルと、
前記モ−ド設定用のメモリセルから読み出されるデ−タ
の電位のレベルの論理をとるロジック回路から構成され
ていることを特徴とする請求項３記載の不揮発性半導体
記憶装置。 - 【請求項５】 メモリセルアレイと、前記メモリセルア
レイのメモリセルを選択するデコ−ダと、第１電位又は
前記第１電位よりも大きい第２電位が印加されるＶＰＰ
端子と、前記ＶＰＰ端子に前記第２電位が印加された場
合に、前記デコ−ダにより選択されたメモリセルに前記
第２電位を与えてデ−タの書き込みを行うための書き込
み回路と、前記ＶＰＰ端子に前記第１電位が印加された
場合に、前記デコ−ダにより選択されたメモリセルのデ
−タを読み出すための読み出し回路とを有する不揮発性
半導体記憶装置において、 切断箇所を有し、前記切断箇所の切断の有無により第１
レベル又は第２レベルの電位を出力する電位供給手段
と、 前記電位供給手段が前記第１レベルの電位を出力する場
合には、前記ＶＰＰ端子に印加される電位にかかわらず
前記書き込み回路を動作させ、前記デコ−ダにより選択
されたメモリセルの検査を行い、前記電位供給手段が前
記第２レベルの電位を出力する場合には、前記ＶＰＰ端
子に印加される電位に応じて通常の書き込み動作又は読
み出し動作を行うモ−ド設定手段とを具備することを特
徴とする不揮発性半導体記憶装置。 - 【請求項６】 前記モ−ド設定手段は、前記ＶＰＰ端子
に印加される電位に応じて決定される電位のレベルと、
前記電位供給手段から出力される電位のレベルの論理を
とるロジック回路から構成されていることを特徴とする
請求項５記載の不揮発性半導体記憶装置。 - 【請求項７】 メモリセルアレイと、前記メモリセルア
レイのメモリセルを選択するデコ−ダと、第１電位又は
前記第１電位よりも大きい第２電位が印加されるＶＰＰ
端子と、前記ＶＰＰ端子に前記第２電位が印加された場
合に、前記デコ−ダにより選択されたメモリセルに前記
第２電位を与えてデ−タの書き込みを行うための書き込
み回路と、前記ＶＰＰ端子に前記第１電位が印加された
場合に、前記デコ−ダにより選択されたメモリセルのデ
−タを読み出すための読み出し回路とを有する不揮発性
半導体記憶装置において、 制御信号に応じて第１レベル又は第２レベルの電位を切
り替えて出力するスイッチと、 前記スイッチが前記第１レベルの電位を出力する場合に
は、前記ＶＰＰ端子に印加される電位にかかわらず前記
書き込み回路を動作させ、前記デコ−ダにより選択され
たメモリセルの検査を行い、前記スイッチが前記第２レ
ベルの電位を出力する場合には、前記ＶＰＰ端子に印加
される電位に応じて通常の書き込み動作又は読み出し動
作を行うモ−ド設定手段とを具備することを特徴とする
不揮発性半導体記憶装置。 - 【請求項８】 前記モ−ド設定手段は、前記ＶＰＰ端子
に印加される電位に応じて決定される電位のレベルと、
前記スイッチから出力される電位のレベルの論理をとる
ロジック回路から構成されていることを特徴とする請求
項７記載の不揮発性半導体記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16303896A JPH1011997A (ja) | 1996-06-24 | 1996-06-24 | 不揮発性半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16303896A JPH1011997A (ja) | 1996-06-24 | 1996-06-24 | 不揮発性半導体記憶装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH1011997A true JPH1011997A (ja) | 1998-01-16 |
Family
ID=15766009
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP16303896A Pending JPH1011997A (ja) | 1996-06-24 | 1996-06-24 | 不揮発性半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH1011997A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US9046122B2 (en) | 2007-03-23 | 2015-06-02 | Kautex Textron Gmbh & Co. Kg | Assembly of thermoplastic extrusion blow molded component and fastening element |
-
1996
- 1996-06-24 JP JP16303896A patent/JPH1011997A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US9046122B2 (en) | 2007-03-23 | 2015-06-02 | Kautex Textron Gmbh & Co. Kg | Assembly of thermoplastic extrusion blow molded component and fastening element |
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