JPH10106254A

JPH10106254A - 半導体集積回路並びにそれを用いた画像表示装置及び電子機器

Info

Publication number: JPH10106254A
Application number: JP8275578A
Authority: JP
Inventors: Takashi Kurumisawa; 孝胡桃澤; Shingo Isozaki; 慎吾磯崎
Original assignee: Seiko Epson Corp
Current assignee: Seiko Epson Corp
Priority date: 1996-09-26
Filing date: 1996-09-26
Publication date: 1998-04-24
Anticipated expiration: 2016-09-26
Also published as: JP3873336B2

Abstract

(57)【要約】（修正有）【課題】ＭＰＵとの間での入出力ステップ回数を少な
くして、ＩＣ内のＲＡＭの特定領域内のデータ書換を可
能とすること。【解決手段】液晶表示部の信号線ドライブＩＣはＲＡ
Ｍ１００をアクセスするカラムアドレスを、ＭＰＵから
カラムアドレスカウンタ回路１２３Ｂにセットする。カ
ラムアドレスカウンタ回路はこのカラムアドレスをカラ
ムクロックに基づいてインクリメントして出力し、ロウ
アドレスデータをロウアドレスカウンタ回路１４０Ｂに
ロードする。ロウアドレスカウンタ回路は、このロウア
ドレスをロウクロックに基づいてインクリメントして出
力する。クロツクコントロール回路１２０Ａは、リター
ンコマンド信号に基づいて、カラム及びロウアドレスカ
ウンタの一方のカウンタに、カラムアドレスレジスタ及
びロウアドレスレジスタの一方よりアドレスデータを再
ロードさせるロード信号を発生する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、メモリを内蔵した
半導体集積回路並びにそれを用いた応用装置としての表
示駆動制御回路、画像表示装置及び電子機器に関する。
さらに詳しくは、本発明は、メモリ記憶領域の特定領域
についてのリード動作及び／又はライト動作を少ないス
テップで実行することができる半導体集積回路及びその
応用装置に関する。さらには、本発明は、上記特定領域
内のメモリセルの記憶データの論理を簡易に反転できる
半導体集積回路及びその応用装置に関する。

【０００２】

【背景技術及び発明が解決しようとする課題】例えば液
晶表示装置を例に挙げれば、液晶表示パネルの大型化に
伴う画素数の増大により、液晶表示パネルの信号線を駆
動する信号線ドライブ回路を、１個の半導体集積回路
（信号線ドライブＩＣ）あるいはこれを複数カスケード
接続して用いている。信号線ドライブＩＣの使用個数は
液晶表示パネルの画素数に応じて選択される。

【０００３】ところで、この種の液晶表示装置を組み込
んで、パーソナルコンピュータ、プロジェクタなどの電
子機器を構成する場合に、この電子機器内に設けられた
マイクロプロセッシングユニット（ＭＰＵ）が、１個又
は複数個の信号線ドライブＩＣブとの間で、制御デー
タ、表示データの入出力を行う必要がある。この場合、
ＭＰＵは、他の周辺回路の制御も併せて時分割にて行う
必要があるため、信号線ドライブＩＣに対するアクセス
回数を少なくし、しかも、表示画面の画質に悪影響を及
ぼさないことが望ましい。

【０００４】ここで、図１０に示すＲＡＭ１００の記憶
領域Ａのうちの特定領域Ｂ内のデータを書き換える場合
について考察する。図２１は、このデータ書き換え動作
に必要なステップを示すフローチャートである。

【０００５】図２１において、まずカラムアドレスをセ
ットするためのコマンドが、ＭＰＵより信号線ドライブ
ＩＣに入力される（ステップ１）。これに続いて、スタ
ート位置となるカラムアドレスデータ（図１０のカラム
アドレス［１０］を指定するデータ）が、ＭＰＵより信
号ドライバに入力される（ステップ２）。次に、ロウア
ドレスをセットするためのコマンドが、ＭＰＵより信号
線ドライブＩＣに入力される（ステップ３）。これに続
いて、スタート位置となるロウアドレスデータ（図１０
のロウアドレス［５］を指定するデータ）が、ＭＰＵよ
り信号ドライバに入力される（ステップ４）。次に、書
き込み開始のコマンドが、ＭＰＵより信号線ドライブＩ
Ｃに入力され（ステップ５）、これに続いて、１ライン
分の表示データがＭＰＵより信号線ドライブＩＣに入力
される（ステップ６）。これにより、特定領域Ｂの１ラ
インのデータ書き換えが実施される。

【０００６】そして、次ラインの書き換えデータが存在
する場合には（ステップ７がＹＥＳ）、ステップ１〜ス
テップ６が繰り返し実行される。なお、２つライン目以
降についてのデータ書き込み動作においては、ステップ
１ではスタート位置となるカラムアドレスデータ（図１
０のカラムアドレス［１０］を指定するデータ）が再度
入力され、ステップ４では順次新たなロウアドレスライ
ン毎に［６］，［７］…と指定される。

【０００７】図１０のＲＡＭの特定領域Ｂ内と対応する
液晶表示パネルの表示領域のみを、白黒で反転させるニ
ーズもある。この場合には、図２１と同様な手順にて特
定領域Ｂのメモリセルに記憶されたデータを、ＭＰＵ側
にまず読み出す必要がある。この後ＭＰＵは、読み出さ
れたデータ電位とは論理が反転された反転データに処理
し、図２１に示す手順に従って特定領域Ｂ内のデータを
反転データに書き換えることになる。

【０００８】このように、図１０に示す特定領域Ｂのデ
ータのリード及び／又はライト動作のために、従来はＭ
ＰＵに多くの動作ステップを負担させていた。

【０００９】そこで、本発明の目的は、メモリの特定領
域のデータのリード及び／又はライト動作を、外部との
間でのコマンド又はメモリ記憶用データの入出力のステ
ップ回数を少なくして実行することができる半導体集積
回路並びにそれを用いた表示駆動制御回路、画像表示装
置及び電子機器を提供することにある。

【００１０】本発明の他の目的は、メモリセルに記憶さ
れたデータ電位とは論理の反転されたデータを、元のメ
モリセルに書き換える動作を、外部でのデータ処理に頼
らずに実行することができる半導体集積回路並びにそれ
を用いた表示駆動制御回路、画像表示装置及び電子機器
を提供することにある。

【００１１】

【課題を解決するための手段】請求項１の発明に係る半
導体集積回路は、複数行のワード線と複数列のビット線
対に接続された複数のメモリセルを有するメモリと、前
記メモリをアクセスするためのスタート位置のカラムア
ドレスデータが記憶されるカラムアドレスレジスタと、
前記カラムアドレスレジスタから前記カラムアドレスデ
ータがロードされ、カラムクロックに基づいて前記カラ
ムアドレスデータをインクリメント又はディクリメント
してカラムアドレス信号を出力するカラムアドレスカウ
ンタと、前記カラムアドレス信号をデコードして、その
カラムアドレスに一致する前記ビット線対を選択する信
号を出力するカラムアドレスデコーダと、前記メモリを
アクセスするためのスタート位置のロウアドレスデータ
が記憶されるロウアドレスレジスタと、前記ロウアドレ
スレジスタから前記ロウアドレスデータがロードされ、
ロウクロックに基づいて前記ロウアドレスデータをイン
クリメント又はディクリメントしてロウアドレス信号を
出力するロウアドレスカウンタと、前記ロウアドレス信
号をデコードして、そのロウアドレスに一致する前記ワ
ード線をアクティブにする信号を出力するロウアドレス
デコーダと、リターンコマンド信号に基づいて、前記カ
ラムアドレスカウンタ及び前記ロウアドレスカウンタの
一方のカウンタに、該カウンタに接続された前記カラム
アドレスレジスタ又は前記ロウアドレスレジスタの一方
より前記カラムアドレスデータ又は前記ロウアドレスデ
ータを再ロードするロード信号を発生する信号発生手段
と、を有することを特徴とする。

【００１２】請求項１の発明によれば、メモリ記憶領域
内の特定領域内のデータをリード・ライトする際には、
そのスタート位置に相当するカラムアドレスデータがカ
ラムアドレスレジスタにセットされ、そのスタート位置
に相当するロウアドレスがロウアドレスレジスタにセッ
トされる。これらのアドレスデータは、リード・ライト
動作前に、カラムアドレスカウンタ及びロウアドレスカ
ウンタにロードされる。本発明は上記のアドレスデータ
をレジスタにセットすることで、外部の例えばＭＰＵか
ら再度それらのアドレスデータの供給を受ける必要がな
い。例えば、カラム方向にスキャンする場合には、カラ
ム方向に沿った一ラインについてのデータのリード又は
ライトが終了した後、リターンコマンド信号に基づい
て、カラムアドレスレジスタよりカラムアドレスカウン
タにカラムアドレスを再度ロードすればよい。このと
き、ロウカウンタは、リターンコマンドに基づいて一つ
インクリメント又はディクリメントして、次のロウアド
レスを発生できる。ロウ方向にスキャンする場合には、
ロウ方向に沿った一ラインについてのデータのリード又
はライトが終了した後、リターンコマンド信号に基づい
て、ロウアドレスレジスタよりロウアドレスカウンタに
ロウアドレスを再度ロードすればよい。このとき、カラ
ムカウンタは、リターンコマンドに基づいて一つインク
リメント又はディクリメントして、次のカラムアドレス
を発生できる。このようにすれば、例えば図１０の特定
領域Ｂの２ライン目以降のＲＡＭアクセスの前に、図２
１のステップ１〜ステップ４の実行を省略できる。

【００１３】請求項２の発明は、請求項１において、前
記信号発生手段は、前記リターンコマンド信号に加え
て、インクリメントクロックが入力され、前記カラムア
ドレスカウンタ及び前記ロウアドレスカウンタの一方
に、前記カラムクロック及び前記ロウクロックの一方の
カウントクロックとして前記インクリメントクロックを
出力し、かつ、前記リターンコマンド信号に基づいてア
クティブとされる前記ロード信号を出力し、前記カラム
アドレスカウンタ及び前記ロウアドレスカウンタの他方
に、前記カラムクロック及び前記ロウクロックの他方の
カウントクロックを、前記リターンコマンド信号に基づ
いてアクティブとすることを特徴とする。

【００１４】請求項２の発明によれば、信号発生手段が
インクリメントクロックを入力することで、請求項１の
発明の実施に必要なカラムアドレスクロック及びロウア
ドレスクロックを出力することができる。ここで、カウ
ントクロックがアクティブになると、カウンタにてカウ
ントアップ又はカウントダウンされる。

【００１５】請求項３の発明は、請求項２において、前
記信号発生手段は、カラムアドレスインクリメントモー
ドとロウアドレスインクリメントモードとを切り換える
モード切換信号が入力され、前記モード切換信号に基づ
いて、前記カラムアドレスレジスタより前記カラムアド
レスカウンタに前記カラムアドレスデータをロードさせ
るカラムアドレスロード信号と、前記ロウアドレスレジ
スタより前記ロウアドレスカウンタに前記ロウアドレス
データをロードさせロウアドレスロード信号と、のいず
れか一方をアクティブとすることを特徴とする。ここ
で、ロード信号がアクティブになると、レジスタ内のア
ドレスデータがカウンタにロードされる。

【００１６】請求項３の発明によれば、カラム方向とロ
ウ方向とでスキャン方向を切り換えることができ、しか
も信号発生手段は請求項１の発明の実施に必要なタイミ
ング信号を全て発生することができる。

【００１７】請求項４の発明は、請求項３において、前
記信号発生手段は、前記モード切換信号により前記カラ
ムアドレスインクリメントモードが設定された時に、前
記インクリメントクロックを前記カラムクロックとして
出力し、かつ、前記ロウアドレスロード信号をノンアク
ティブとし、前記リターンコマンド信号に基づいて、前
記ロウアドレスクロック及び前記カラムアドレスロード
信号をアクティブとすることを特徴とする。

【００１８】請求項５の発明は、請求項３において、前
記信号発生手段は、前記モード切換信号によりロウアド
レスインクリメントモードが設定された時に、前記イン
クリメントクロックを前記ロウアドレスクロックとして
出力し、前記リターンコマンドに基づいて前記カラムア
ドレスクロック及び前記ロウアドレスロード信号をアク
ティブとし、前記カラムアドレスロード信号を常時ノン
アクティブとすることを特徴とする。

【００１９】請求項４，５の各発明によれば、信号発生
手段が各モードに適合したタイミング信号を発生させる
ことができる。

【００２０】請求項６の発明は、請求項１乃至５のいず
れかにおいて、データ反転コマンド信号に基づいて、前
記カラムアドレスデコーダにて選択された前記ビット線
対のうちの一方の反転ビット線を介して、所定のメモリ
セルに記憶されたデータ電位とは論理が反転された反転
データを読み出す手段と、読み出された前記反転データ
を、データ読み出し元の前記所定のメモリセルに接続さ
れた前記ビット線対の他方のビット線に供給して、前記
所定のメモリセルに前記反転データを書き込む手段と、
をさらに有することを特徴とする。

【００２１】請求項６の発明によれば、反転データの書
き換えに際して、２ライン目以降のアドレスセットのた
めに外部からのアドレスデータの転送を受ける必要がな
いことは、請求項１〜５の発明と同様である。さらに加
えて、請求項６の発明の主題によれば、反転データのた
めのメモリのリード・ライト動作をデータ反転コマンド
信号に基づいて実施でき、外部からのコマンド入力を最
小限に押さえることができる。しかも、反転データを半
導体集積回路内にて生成しているので、外部との間でメ
モリ記憶データを入出力する必要もない。なお、この請
求項６の主題は請求項７にて独立形式で記載されてお
り、この請求項７の発明では、上述の請求項６の主題に
基づく効果を奏することができる。

【００２２】請求項１〜７にて定義された半導体集積回
路は、請求項８〜１０にて定義された表示駆動制御回
路、画像表示装置及びそれを用いた電子機器での表示デ
ータの書き換え制御又は読み出し制御に有効である。

【００２３】

【発明の実施の形態】以下、本発明を液晶表示装置を備
えた電子機器に適用した実施の形態について、図面を参
照して具体的に説明する。

【００２４】（装置全体の制御系の説明）図１は、液晶
表示パネル及びその表示駆動制御回路を含む電子機器を
示している。図１において、液晶表示パネル１０は例え
ば３２０×２４０の画素を備え、３２０本の信号線と２
４０本の走査線との交差によって形成される画素位置に
は、スイッチング素子と液晶層とが直列に接続されて画
素が構成される。なお、液晶表示パネル１０は、画素位
置の各液晶層に例えばＴＦＴにて代表される３端子型ス
イッチング素子、あるいはＭＩＭにてして代表される２
端子型スイッチング素子を接続したアクティブマトリッ
クス型液晶表示パネルとすることができる。あるいは、
単純マトリックス型液晶表示パネルであってもよい。

【００２５】この液晶表示パネル１０を駆動するために
の表示駆動制御回路は、信号線ドライバ２０、走査線ド
ライバ３０、電源回路４０及び発振用外付け回路５０を
有する。

【００２６】前記信号線ドライバ（カラムドライバ）２
０は、３２０本の信号線にデータ信号を供給するもので
あり、本実施例では、第１の信号線ドライブＩＣ２２
と、第２の信号線ドライブＩＣ２４とを有する。第１の
信号線ドライブＩＣ２２は、１〜１６０本目の信号線に
データ信号を供給し、第２の信号線ドライブＩＣ２４
は、１６１〜３２０本目の信号線にデータ信号を供給す
る。なお、本実施例では、最大で４つの信号線ドライブ
ＩＣがカスケード接続可能であり、最大で１６０×４＝
６４０本の信号線を駆動できる。

【００２７】この第１，第２の信号線ドライブＩＣ２
２，２４は共に同一の構成を有する。カスケード接続可
能な最大４つの信号線ドライブＩＣを第１段〜第４段に
て使い分けるために、各ＩＣにＬＲ０，ＬＲ１の２つの
外部端子が設けられ、その外部端子に印加される電位の
組合せを異ならせている。第１段目の第１の信号線ドラ
イブＩＣ２２は、ＬＲ０端子＝ＬＲ１端子＝Ｌに設定さ
れ、第２段目の第２の信号線ドライブＩＣ２４は、ＬＲ
０端子＝Ｌ、ＬＲ１端子＝Ｈに設定されている。図１で
は示していないが、第３段目の信号線ドライブＩＣは、
ＬＲ０端子＝Ｈ、ＬＲ１端子＝Ｌに設定され、第４段目
の信号線ドライブＩＣは、ＬＲ０端子＝ＨＲ１端子＝Ｈ
に設定される。

【００２８】走査線ドライバ（ページドライバ）３０
は、２４０本の走査線に走査信号を供給するものであ
り、本実施例では、第１の走査線ドライブＩＣ３２と、
第２の走査線ドライブＩＣ３４とを有する。第１の走査
線ドライブＩＣ３２は、１〜１２０本目の走査線に走査
信号を供給し、第２の走査線ドライブＩＣ３４は、１２
１〜２４０本目の走査線に走査信号を供給する。

【００２９】信号線ドライバ２０及び走査線ドライバ３
０には、電源回路４０より電力が供給され、マイクロプ
ロセッシングユニット（ＭＰＵ）６０より各種コマンド
信号及びデータ信号が供給される。

【００３０】（信号線ドライブＩＣの説明）次ぎに、共
に同一の構成を有する第１，第２の信号線ドライブＩＣ
２２，２４の詳細について、図２を参照して説明する。

【００３１】図２は信号線ドライブＩＣに共通な構成を
示している。この信号線ドライブＩＣは、表示データＲ
ＡＭ１００と、この表示データＲＡＭ１００に対して例
えば１バイト単位にて表示データのリード・ライト動作
を制御するＭＰＵ制御回路１２０と、表示データＲＡＭ
１００より例えば４ライン分の表示データを読み出し制
御して、４ライン同時選択のＭＬＳ（マルチ・ライン・
セレクション）駆動を可能とするＬＣＤ制御回路１３０
とを有する。ＩＣ内部のバスライン１１１には、バス接
続用端子として、／ＣＳ、Ａ０、／ＲＤ、／ＷＲ、Ｃ８
６及び／ＲＥＳが、ＭＰＵインターフェース１１０を介
して接続されている。また、このバスライン１００に
は、バス接続用端子としてさらに、Ｄ７〜Ｄ０が入出力
回路１１２を介して接続されている。ＭＰＵインターフ
ェース１１０及び入出力回路１１２を介して入出力され
る制御データ、表示データは、バスライン１１１を介し
てバスホールダ１１４にて保持可能である。制御データ
は、コマンドデコーダ１１６にてデコードされ、ステー
タス設定回路１１８及びＭＰＵ制御回路１２０へのコマ
ンド信号として用いられる。

【００３２】ＭＰＵ制御回路１２０は、カラムアドレス
制御回路１２２及びＲＡＭ用Ｉ／Ｏバッファ１２４を制
御して、表示データを１バイト単位でＲＡＭ１００に対
してリード・ライトさせる。

【００３３】また、ＬＣＤ制御回路１３０は、外部端子
ＦＲ、ＣＬ、ＣＡ及びＭ／Ｓと接続され、かつ、内部発
振回路１５０と接続されている。このＬＣＤ制御回路１
３０は、ラッチ回路１３２、デコード回路１３４を駆動
制御して、４ライン分の表示データをＲＡＭ１００より
読み出し、液晶表示駆動回路１３６を介して、前述の液
晶表示パネル１０の信号線に、ＭＬＳ駆動用のデータ信
号を供給する。なお、ページ（ロウ）アドレス制御回路
１４０は、ページ（ロウ）アドレスデコーダを有し、Ｍ
ＰＵ制御回路１２０及びＬＣＤ制御回路１３０の一方か
らのページアドレスに基づいて、ＲＡＭ１００の１本の
ワードラインをアクティブにする。

【００３４】上述の各端子の説明は下記の通りである。

【００３５】Ｄ７〜Ｄ０…８ビットの双方向性データバ
スで、８ビット又は１６ビットの標準的なＭＰＵのデー
タバスに接続される。

【００３６】Ａ０…ＭＰＵのアドレスバスの最下位ビッ
トに接続され、入力が「０」の時にはＤ７〜Ｄ０が制御
データであることを示し、入力が「１」の時にはＤ７〜
Ｄ０が表示データであることを示す。

【００３７】／ＲＥＳ…リセット信号ＲＥＳの反転信号
が入力され、入力が「Ｌ」の時に初期設定される。

【００３８】／ＣＳ…チップセレクト信号ＣＳの反転信
号が入力される。但し、本実施例では、ＭＰＵは複数の
信号線ドライブＩＣ２２，２４を一つのＩＣとして認識
しているので、チップセレクト反転信号／ＣＳは複数の
信号線ドライブＩＣに共通して入力される。従って、／
ＣＳへの入力がアクティブのときに、全ての信号線ドラ
イブＩＣでは、Ｄ７〜Ｄ０を介してデータの入出力が可
能となる。ただし、後述するように、複数のチップセレ
クト信号を用いずに、一つの信号線ドライブＩＣのみと
の間で確実なデータ入出力を確保する構成が用いられて
いる。一方、／ＣＳへの入力がノンアクティブのとき
に、全ての信号線ドライブＩＣにてＤ７〜Ｄ０がハイ・
インピーダンス状態とされる。

【００３９】／ＲＤ、／ＷＲ、Ｃ８６…８０系ＭＰＵ接
続時と６８系ＭＰＵ接続時とで使い分けされる端子であ
り、リード、ライトタイミングなどを決定する信号が入
力される。

【００４０】Ｍ／Ｓ…カスケード接続された複数の信号
線ドライブＩＣのマスター／スイレブ動作を選択する端
子である。信号線ドライブＩＣが１段目に使用される場
合がマスター動作であり、このときＭ／Ｓ端子＝Ｈとな
る。信号線ドライブＩＣが２段目以降に使用される場合
がスレイブ動作であり、このときＭ／Ｓ端子＝Ｌとな
る。信号線ドライブＩＣは、マスター動作の時に液晶表
示に必要な信号を出力し、スレイブ動作の時に液晶表示
に必要な信号を入力することで、液晶表示系の同期がと
られる。

【００４１】ＣＬ…表示クロック入出力端子であり、マ
スター動作の時にクロックが出力され、スレイブ動作の
時にそのクロックが入力される。

【００４２】ＦＲ…液晶交流化信号の入出力端子であ
り、マスター動作の時に液晶交流化信号が出力され、ス
レイブ動作の時にその液晶交流化信号が入力される。

【００４３】ＣＡ…フレーム走査スタート信号の入出力
端子であり、マスター動作の時にフレーム走査スタート
信号が出力され、スレイブ動作の時にそのフレーム走査
スタート信号が入力される。

【００４４】ＯＳＣ１〜３…信号線ドライブＩＣが第１
段目に使用されるマスター動作の場合に、内部発振回路
１５０を動作させるための端子である。この場合、図１
に示すように抵抗ＲとキャパシタＣとから成る発振用外
付け回路５０が接続され、ｆ＝１／（２．２×Ｃ×Ｒ）
（Ｈｚ）のクロックを発振し、内部回路で処理され表示
クロックとなる。信号線ドライブＩＣが第２段目以降に
使用されるスレイブ動作の場合には、内部発振回路１５
０は動作せず、上記の表示クロックがＣＬ端子より入力
される。

【００４５】（ＲＡＭ及びその周辺回路の説明）本実施
例は、４ライン同時選択のＭＬＳ駆動を実施するため
に、図３（Ａ）に示す液晶表示パネル１０の３２０×２
４０画素の表示アドレス空間に対して、一つの信号線ド
ライブ１Ｃ内のＲＡＭ１００のメモリアドレス空間が図
３（Ｂ）に示す通りに異ならせている。図３（Ｂ）のメ
モリアドレス空間は、ページ方向のメモリセルの数が、
２４０（本）÷８（ビット）＝３０個であるのに対し
て、カラム方向のメモリセルの数は、３２０（本）×８
（ビット）÷２（ＩＣの数）＝１２８０個となってい
る。なお、図３（Ｂ）のメモリアドレス空間において、
ページアドレスを［０，１，２…２９］とする。図３
（Ｂ）のカラム方向では、本実施例が１バイト単位でデ
ータのリード・ライトを行うため、カラムアドレスの数
は、１２８０÷８＝１６０である。本実施例では、第１
段目の信号線ドライブＩＣ２２内のＲＡＭ１００のカラ
ムアドレスを［０，１，２，…１５９］とする。第２段
目の信号線ドライブＩＣ２４内のＲＡＭ１００のカラム
アドレスを［１６０，１６１，…３１９］とする。な
お、最大４個の信号線ドライブＩＣをカスケード接続し
た場合には、カラムアドレス値の最大は［６３９］とな
る。

【００４６】図４は、ＲＡＭ１００及びその周辺回路の
回路図であり、３０本のワードラインＷＬ１〜ＷＬ３０
と、１２８０列のビット線対ＢＬ，／ＢＬにはそれぞれ
メモリセル１０２が接続されている。

【００４７】図２に示すＲＡＭ用Ｉ／Ｏバッファ１２４
に接続された１６本のバスラインは、図４に示すよう
に、それぞれのカラムスイッチ１０４を介して１２８０
列のビット線対ＢＬ，／ＢＬに接続されている。

【００４８】図２に示すカラムアドレス制御回路１２２
は、図４に示す通り、一つのトランスファーゲート１０
６に接続された８つのカラムスイッチ１０４を同時にオ
ン・オフするための１６０個のカラムアドレスデコーダ
１２２Ａを有する。この各々のカラムアドレスデコーダ
１２２Ａは、ＭＰＵ系制御回路１２０からの１０ビット
のカラムアドレスと、２つの外部端子ＬＲ０，ＬＲ１の
２ビットの論理とをデコードして、８つのカラムスイッ
チ１０４を同時にオン・オフする。各々のカラムアドレ
スデコーダ１２２Ａは、マスクＲＯＭとして、各信号ド
ライブＩＣで共通となっているが、２つの外部端子ＬＲ
０，ＬＲ１の設定電位が信号ドライブＩＣ毎に変更され
ている。これにより、［０〜１５９］の各カラムアドレ
スを第１段目の信号ドライブＩＣ２２にてデコードで
き、［１６０〜３１９］の各カラムアドレスを第２段目
の信号ドライブＩＣ２４にてデコードできる。そして、
ずれか一つのカラムデコーダ１２２Ａから「Ｌ」が出力
されると、インバータ１０８の出力「Ｈ」と、カラムコ
ントロール信号（ＣＡＬＣＴＬ）の信号「Ｈ」とによ
り、一つのトランスファーゲート１０６がオンされ、そ
れに接続された８つのカラムスイッチ１０４が同時にオ
ンする。

【００４９】図２に示すラッチ回路１３２は、図４に示
す通り、ラッチ信号ＳＥＬＲとその反転信号／ＳＥＬＲ
によってオン・オフされるスイッチ１３２Ａと、その出
力をラッチするラッチ用ゲート回路１３２Ｂとを有す
る。この構成により、ページアドレス制御回路１４０に
より例えば第１行目のワードラインＷＬ１がアクティブ
とされた場合には、ラッチ信号ＳＥＬＲがアクティブと
されることで、図３（Ａ）の表示アドレス空間上での第
１〜第４ラインに接続された画素データが同時にラッチ
される。同様に、ラッチ反転信号／ＳＥＬＲがアクティ
ブの時に、図３（Ａ）の表示アドレス空間上での第５〜
第８ラインに接続された画素データが同時にラッチされ
る。アクティブされるワードラインをページアドレス制
御回路１４０にて切り換えることで、全ワードラインに
接続されたメモリセル１０２のデータが、４ラインずつ
順次ラッチされることになる。

【００５０】図２に示すデコーダ回路１３４は、４ライ
ン同時選択のＭＬＳ駆動用の信号にデコードするもの
で、図４に示すＰＲ（デコードのプリチャージ信号）、
ＦＲ（液晶交流化信号）及びＦ１，Ｆ２（ＭＬＳパター
ンを区別するためのフィールド信号）に基づいてラッチ
出力をデコードする。

【００５１】図２に示す液晶駆動回路１３６は、図４に
示すように、デコーダ回路１３４の出力と、各種電圧と
から、信号線に印加される信号電圧を決定する。

【００５２】（入出力回路１１２の入出力端をハイイン
ピーダンスとする構成について）図４に示す１６０個の
カラムアドレスデコーダ１２２Ａは、ＲＡＭ１００のデ
ータのリード又はライト時に、それぞれ「Ｌ」を出力す
るものである。この１６０個のカラムアドレスデコーダ
１２２Ａの出力端にはそれぞれ上述のインバータ１０８
が設けられ、計１６０個配置されている。

【００５３】本実施例では、１６０個のカラムアドレス
デコーダ１２２Ａの出力に基づいて、ＲＡＭ１００に対
してデータのリード・ライトを実施しているか否かをモ
ニタするモニタ回路２００を設けている。

【００５４】このモニタ回路２００は、１６０個のイン
バータ１０８の出力がそれぞれベースに印加される１６
０個のＮ型トランジスタ２０２と、１本の共通接続線２
０４とを有する。

【００５５】１６０個のＮ型トランジスタ２０２のエミ
ッタはそれぞれ接地され、コレクタは共通接続線２０４
に共通接続されている。従って、いずれか一つのカラム
アドレスデコーダ１２２Ａより「Ｌ」が出力されると、
それに接続された一つのインバータ１０８の出力「Ｈ」
により一つのＮ型トランジスタ２０２がオンされ、共通
接続線２０４の電位は「Ｌ」（接地電位）となる。

【００５６】モニタ回路２００はさらに、１６０個のＮ
型トランジスタ２０２が接続された共通接続線２０４の
最終段に、一つのモニタ用インバータ２０６を有する。
このため、信号ドライブＩＣ内のいずれか一つのカラム
アドレスデコーダ１２２Ａより「Ｌ」が出力されると、
共通接続線２０４の電位が「Ｌ」となり、それがモニタ
用インバータ２０６にて反転され、モニタ回路２００の
出力として「Ｈ」が得られる。これにより、２つの信号
ドライバ２２，２４のいずれかにて、データのリード又
はライトを実施しているかがモニタできる。

【００５７】モニタ回路２００はさらに、共通接続線２
０４の電位を「Ｈ」にプリチャージするためのプリチャ
ージ回路２１０を有する。このプリチャージ回路２１０
は、２つのＰ型トランジスタ２１４，２１６から成るト
ランスファゲート２１２を有する。このＰ型トランジス
タ２１４，２１６の２つのコレクタは電源電圧ＶＤＤに
接続され、２つのエミッタはモニタ用インバータ２０６
の入力ラインである共通接続線２０４に接続されてい
る。Ｐ型トランジスタ２１４のベースに、上述のカラム
コントロール信号（ＣＡＬＣＴＬ）が入力される。Ｐ型
トランジスタ２１６のベースは、モニタ用インバータ２
０６の出力ラインに接続されている。このカラムコント
ロール信号（ＣＡＬＣＴＬ）は、リード又はライト時に
「Ｈ」であり、それ以外の時には「Ｌ」である。従っ
て、リード又はライトの前に、カラムコントロール信号
（ＣＡＬＣＴＬ）の「Ｌ」により、Ｐ型トランジスタ２
１４がオンされ、共通接続線２０４がプリチャージされ
る。このとき、モニタ用インバータ２１４により「Ｌ」
が出力されるので、Ｐ型トランジスタ２１６もオンす
る。従って、カラムコントロール信号（ＣＡＬＣＴＬ）
が「Ｈ」となっても、いずれか一つのカラムデコーダ１
２２Ａより「Ｌ」が出力されない限り、Ｐ型トランジス
タ２１６によって共通接続線２０４の電位が「Ｈ」に維
持される。このようにして、いずれか一つのカラムデコ
ーダ１３６Ａより「Ｌ」が出力されない限り、モニタ回
路２００の出力は「Ｌ」となり、誤検出を防止できる。

【００５８】次ぎに、モニタ回路２００の出力に基づ
き、図４の入出力回路１１２の入出力端をハイインピー
ダンスにする一例を図５を参照して説明する。図５は、
入出力回路１１２内に設けられたクロックドインバータ
２２０を有する出力ポートを示す。このクロックドイン
バータ２２０のコントロール端子に、コントロール信号
ＣＯＮＴとして「Ｈ」を入力させると、ＩＮとは反転さ
れた信号がＯＵＴに出力されて、出力可能となる。上述
のモニタ回路２００より「Ｈ」が出力されたら、このコ
ントロール信号を「Ｌ」とする。こうすると、クロック
ドインバータ２２０のＯＵＴはハイインピーダンスとな
る。

【００５９】従って、例えば１段目の信号ドライブＩＣ
２２内のＲＡＭ１００のデータをリードしている時に
は、２段目の信号ドライブＩＣ２４では、モニタ回路２
００により、その入出力回路１１２の出力端はハイイン
ピーダンスとされる。このため、１段目の信号ドライブ
ＩＣ２２の入出力回路１１２からのデータ電位が変動す
ることがない。

【００６０】なお、モニタ回路２００からのモニタ出力
信号の論理は、図２のカラムアドレス制御部１２２より
出力され、例えばＭＰＵ制御回路１２０、コマンドデコ
ーダ１１６を介してステータス設定回路１１８に入力さ
れる。そして、ステータス設定回路１１８が、上述のク
ロックドインバータ２２０にコントロール信号を出力す
る。

【００６１】（ＲＡＭの特定領域のリード・ライトのた
めの構成及び動作について）図６は、ＲＡＭ１００の周
辺駆動回路を示している。図１に示すカラムアドレス制
御回路１２２は、図４に示す１６０個のカラムデコーダ
１２２Ａを有するカラムアドレスデコード回路１２３Ａ
に加えて、カラムアドレスカウンタ回路１３２２Ｂを有
する。また、図１に示すページ（ロウ）アドレス制御部
１４０は、ページアドレスデコード回路１４０Ａとペー
ジアドレスカウンタ回路１４０Ｂとを有する。さらに、
図１に示すＭＰＵ制御回路１２０は、カラムアドレスカ
ウンタ回路１２３Ｂとページアドレスカウンタ回路１４
０Ｂとを制御するクロックコントロール回路１２０Ａを
有する。

【００６２】このクロックコントロール回路１２０Ａ、
カラムアドレスカウンタ回路１２３Ｂ、ページアドレス
カウンタ回路１４０Ｂの構成の一例を、それぞれ図７、
図８、図９にそれぞれ示すが、これについては後述す
る。

【００６３】図１０は、ＲＡＭ１００の記憶領域Ａのう
ちの特定領域Ｂ内へのデータのライト及びリードを行う
動作を示し、以下、図１０をも参照して本実施例装置で
のＲＡＭ１００をアクセスする機能について説明する。

【００６４】なお、以下の説明は、８０系のＭＰＵ２０
を使用する場合についてである。ここで、８０系のＭＰ
Ｕ２０を使用する場合、各端子ＡＯ、／ＲＤ、／ＷＲの
組合せにより、下記の通りデータ・アドレスバスの識別
を行う。

【００６５】Ａ０／ＲＤ／ＷＲ機能１０１表示データの読み出し１１０表示データの書き込み００１ステイタス・リード０１Ｏ内部レジスタへのコマンドの書き込みまず、カラム方向のＲＡＭアクセスの概要について説明
すると、後述のカラムアドレスセットコマンドによりセ
ットされたカラムアドレスをスタートアドレスデータ
（図１０のカラムアドレス［１０］）として、カラムア
ドレスカウンタ回路１２３ＢはＲＡＭアクセスの度に自
動インクリメントする。なお、本実施例では、後述のカ
ラムアドレス方向セットコマンドにより、自動ディクリ
メントも可能である。カラムインクリメントモードの場
合には、信号ドライブＩＣを最大４個カスケード接続し
た場合の最終のカラムアドレス［６３９］で、図６のカ
ラムアドレスカウンタ回路１２３Ｂがカウントロックさ
れ、それ以上はイクリメント動作は行われない。ディク
リメント動作の場合には、カラムアドレス［０］で図６
のカラムアドレスカウンタ回路１２３Ｂがカウントロッ
クされ、それ以上はディクリメント動作は行われない。

【００６６】次に、ページ（ロウ）方向のＲＡＭアクセ
スは、ページアドレスセットコマンドによりセットされ
たページアドレスデータ（図１０の場合のページアドレ
ス［５］）をスタートアドレスとし、ページアドレスカ
ウンタ回路１４０ＢはＲＡＭアクセスの度に自動インク
リメントされる。この際、実際のスタート位置は、後述
のページアドレス方向セットコマンドにより変更可能で
ある。図６に示すページアドレスカウンタ回路１４０Ｂ
は、ページアドレスが［２９］を越えた非存在アドレス
に対してはカウントロックされ、それ以上インクリメン
ト動作は実施しない。そして、再度、ページアドレスセ
ットを行うことで、カウントロックは解除される。

【００６７】８０系ＭＰＵインターフェース１１０は、
リード時に／ＲＤ端子に「Ｌ」を、ライト時に／ＷＲ端
子に「Ｈ」を入力することにより、コマンドが起動す
る。上述の自動インクリメント（ディクリメント）動作
に必要な各種コマンドは下記の通りである。

【００６８】ページアドレスセットコマンド…このコマ
ンドとそれに続くパラメータにより、ＲＡＭ１００をＭ
ＰＵ側からアクセスする場合のスタート位置のページ
（ロウ）アドレスを指定することができる。ページ（ロ
ウ）アドレスデータは５ビットあり、３０ページに対応
している。なお、ページアドレスを変更しても、液晶パ
ネル１０の表示が変動することはない。

【００６９】ページアドレス方向セットコマンド…この
コマンドにより、ＲＡＭ１００のページアドレス「０」
の位置を反転することができる。従って、ＭＰＵ２０が
ページ方向に表示データを取り扱う場合、ページアドレ
スのスキャン方向を反転させることができる。なお、本
実施例では、ページアドレスをディクリメントせずに、
ページアドレスのスキャン方向を反転することで、実質
的にディクリメントと同じ動作を可能としている。これ
に限らず、カラムアドレスと同様に、ページアドレスを
ディクリメントする構成を採用しても良い。

【００７０】カラムアドレスセットコマンド…このコマ
ンドとそれに続くパラメータとにより、ＲＡＭ１００を
ＭＰＵ２０側からカラム方向にアクセスする場合のアド
レスを指定できる。カラムアドレスデータは１０ビット
であり、本実施例のドライブＩＣをカラム方向に４個用
いた場合の画素数である６４０ドットまで対応してい
る。なお、カラムアドレスを変更しても、液晶パネル１
０の表示状態が変化することはない。

【００７１】カラムアドレス方向セットコマンド…この
コマンドにより、カラムアドレスカウンタ回路１２３Ｂ
の動作（インクリメント又はディクリメント）を指定す
る。

【００７２】スキャン方向セレクトコマンド…ＭＰＵ２
０がＲＡＭ１００に対して連続アクセスを行う場合に、
ページ方向に行うのかカラム方向に行うのかを決定す
る。

【００７３】表示データ書き込みコマンド…ＭＰＵ２０
がＲＡＭ１００に対してデータを書き込む場合、このコ
マンドによりデータエントリ状態となる。このコマンド
に続けてデータ書き込みを行うことで、ＲＡＭ１００の
内容が書き換えられる。

【００７４】表示データ読み出しコマンド…ＭＰＵ２０
がＲＡＭ１００よりデータを読み出す場合、このコマン
ドによりデータ読み出し状態となる。このコマンドに続
けて読み出し動作を行うことで、ＲＡＭ１００の内容が
読み出される。

【００７５】次に、図１１（Ａ）及び図１２を参照し
て、ＲＡＭ１００の記憶領域Ａのうち、図１０に示す特
定領域Ｂに、カラム方向にアクセスしてデータ書き込み
を行う動作について説明する。図１２に示すように、予
めチップセレクト反転信号／ＣＳが「Ｌ」となり、全て
のドライブＩＣが動作可能状態となる。そして、ＡＯ端
子の入力が「Ｌ」となり、端子ＤＯ〜Ｄ７にカラムアド
レスセットコマンドが入力され、／ＷＲ端子へのクロッ
クが「Ｌ」のときに、図２のバスホールダ１１４に書き
込まれる（図１１（Ａ）のステップ１）。このコマンド
は、図２のコマンドデコーダ１１６にてデコードされ、
ＭＰＵ制御回路１２０にて認識される。このことは、以
降に入力されるコマンドについても同様である。

【００７６】この後、ＡＯ端子に「Ｈ」が入力され、カ
ラムアドレスセットコマンドに引き続いて上位、下位５
ビットずつのカラムアドレスデータが、それぞれＤ０〜
Ｄ７端子に入力される（図１１（Ａ）のステップ２）。
これらのカラムアドレスデータは、図２のバスホールダ
１１４、ＭＰＵ制御回路１１０を介して、カラムアドレ
ス制御回路１２２のカラムアドレスカウンタ回路１２３
Ｂにロードされる。なお、上位、下位５ビットずつのカ
ラムアドレスは、図１０のカラムスタートアドレス［１
０］を指定するためのものである。

【００７７】ここで、このカラムアドレスデータは、図
８に示すカラムアドレスカウンタ回路１２３Ｂのカラム
アドレスレジスタ３００，３０２にまずセットされ、次
にその後段のカラムアドレスカウンタ３０４，３０６，
３０８にロードされる。なお、この図８の構成の詳細に
ついては後述する。

【００７８】ページアドレスについても同様に、ＡＯ端
子の入力が「Ｌ」となり、端子ＤＯ〜Ｄ７にページアド
レスセットコマンドが入力される（図１１（Ａ）のステ
ップ３）。この後、ＡＯ端子に「Ｈ」が入力され、Ｄ０
〜Ｄ７端子に５ビットのページアドレスが入力される
（図１１（Ａ）のステップ４）。これらのカラムアドレ
スデータは、図２のバスホールダ１１４、ＭＰＵ制御回
路１１０を介して、ページアドレス制御回路１４０のペ
ージアドレスカウンタ回路１４０Ｂにロードされる。こ
の５ビットのページアドレスデータは、図１０のページ
スタートアドレス［５］を指定するためのものである。

【００７９】ここで、このページアドレスデータは、図
９に示すページアドレスカウンタ回路１４０Ｂのページ
アドレスレジスタ３２０，３２２にまずセットされ、次
にその後段のページアドレスカウンタ３２４，３２６に
ロードされる。なお、図９の構成の詳細については後述
する。

【００８０】次に、ＡＯ端子に「Ｌ」が入力され、端子
Ｄ０〜Ｄ７に書き込み開始コマンドが入力される（図１
１（Ａ）のステップ５）。この後、図１０の特定領域Ｂ
のカラム方向に沿った一ライン分の書き込みデータが端
子Ｄ０〜Ｄ７に入力される（図１１（Ａ）のステップ
６）。このデータは、図２及び図６のＩ／Ｏバッファ１
２４に入力され、カラムアドレスカウンタ回路１２３Ｂ
にて自動インクリメントされ、かつ、カラムアドレスデ
コード回路１２３Ａにてデコードされたカラムアドレス
に従って、ＲＡＭ１００に書き込まれる。

【００８１】その後、端子ＡＯが「Ｌ」となって、端子
ＤＯ〜Ｄ７にリターンコマンドが入力されると（図１１
（Ａ）のステップ７がＹＥＳ）、図１１（Ａ）のステッ
プ５に戻る。本実施例では、上記のカラム及びページア
ドレスデータを図８及び図９に示すレジスタ３００，３
０２，３２０，３２２にセットしているので、ＭＰＵ６
０から再度それらのアドレスデータの供給を受ける必要
がない。従って、図１１（Ａ）のステップ１〜４を実施
する必要はない。この後は、図１１（Ａ）のステップ７
の判断がＹＥＳとなる限り、ページアドレスカウンタ回
路１４０Ｂにて選択されるワードラインを変えながらス
テップ５，６を繰り返して、図１０の特定領域Ｂへのデ
ータ書き込みを実施することになる。

【００８２】次に、図１１（Ｂ）及び図１３を参照し
て、ＲＡＭ１００の記憶領域Ａのうち、図１０に示す特
定領域Ｂに、ページ方向にアクセスしてデータ読み出し
を行う動作について説明する。図１３の場合も、図１２
と同様に予めチップセレクト反転信号／ＣＳが「Ｌ」と
なり、全てのドライブＩＣが動作可能状態となる。ま
た、図１３の場合も、図１２と同様にして、カラムスタ
ートアドレス及びページスタートアドレス［１０，５］
が指定される（図１１（Ｂ）のステップ１〜４）。

【００８３】次に、ＡＯ端子に「Ｌ」が入力され、端子
Ｄ０〜Ｄ７に読み出し開始コマンドが入力される（図１
１（Ｂ）のステップ５）。この後、ＡＯ端子及び／ＷＲ
端子への入力は「Ｈ」が維持され、／ＲＤ端子にクロッ
クが入力される。そして、図１０の特定領域Ｂのページ
方向に沿った一ライン分の読み出しデータが、端子Ｄ０
〜Ｄ７より出力される（図１１（Ｂ）のステップ６）。
この読み出しデータは、ページアドレスカウンタ回路１
４０Ｂにて自動インクリメントされ、かつ、ページアド
レスデコード回路１２３Ａにてデコードされたページア
ドレスに従って、ＲＡＭ１００より読み出され、図２及
び図６のＩ／Ｏバッファ１２４を経由して出力される。

【００８４】その後、端子ＡＯが「Ｌ」となって、端子
ＤＯ〜Ｄ７にリターンコマンドが入力されると（図１１
（Ｂ）のステップ７がＹＥＳ）、図１１（Ｂ）のステッ
プ５に戻る。この後は、図１１（Ｂ）のステップ７の判
断がＹＥＳとなる限り、図１１（Ａ）と同様にしてステ
ップ５，６を繰り返して、図１０の特定領域Ｂからのデ
ータ読み出しを実施することになる。

【００８５】次に、上記のデータ書き込み及びデータ読
み出しのためのカラムアドレス、ページアドレスの発生
について、図７〜図９を参照して説明する。

【００８６】図７は、図６のクロックコントロール回路
１２０Ａの一例を示している。このクロックコントロー
ル回路１２０Ａに入力される情報としては、図７に示す
通り、リターンコマンド信号（ＲＥＴＵＲＮ）、インク
リメントディレクトリ（ＩＮＣＤＩＲ）の情報及びイン
クリメントクロック（ＩＮＣＣＬＫ）である。インクリ
メントディレクトリの情報は、図１２の動作の場合
「Ｌ」であり、これはカラムの自動インクリメントを示
している。インクリメントクロックは、図２のＭＰＵ制
御回路１２０が、／ＷＲ端子又は／ＲＤへの入力クロッ
クに基づいて発生するものである。図１２に動作例で
は、書き込み開始コマンドの後に入力される書き込みデ
ータと対応して発生している。図１３に動作例では、読
み出し開始コマンドの後に出力される読み出しデータと
対応して発生している。

【００８７】図７のクロックコントロール回路１２０Ａ
からの出力は、カラムクロック（ＣＭＣＬＫ）、ページ
クロック（ＰＡＣＬＫ）、ページアドレスロード信号
（ＰＡＬＯＡＤ）及びカラムアドレスロード信号（ＰＡ
ＬＯＡＤ）である。ここで、カラムクロック（ＣＭＣＬ
Ｋ）及びページクロック（ＰＡＣＬＫ）は、「Ｈ」のと
きにアクティブで、このクロックが入力されるカウンタ
にてカウントアップ又はカウントダウンされるページア
ドレスロード信号（ＰＡＬＯＡＤ）及びカラムアドレス
ロード信号（ＰＡＬＯＡＤ）は、「Ｌ」のときにアクテ
ィブで、レジスタからのアドレスデータがカウンタにロ
ードされる。

【００８８】図１２の動作の場合、インクリメントディ
レクトリ（ＩＮＣＤＩＲ）の情報が「Ｌ」である。この
とき、図７のインクリメントクロック（ＩＮＣＣＬＫ）
がそのままカラムクロック（ＣＭＣＬＫ）として出力さ
れる。また、図７のページアドレスロード信号（ＰＡＬ
ＯＡＤ）は、図１２に示すとおり常に「Ｈ」となる。さ
らに、図７のリターンコマンド信号（ＲＥＴＵＲＮ）が
「Ｈ」のときに、図１２に示すとおり、ページクロック
（ＰＡＣＬＫ）が「Ｈ」となる。また、図７のリターン
コマンド信号（ＲＥＴＵＲＮ）が「Ｈ」のときに、図１
２に示すとおり、カラムアドレスロード信号（ＣＭＬＯ
ＡＤ）が「Ｌ」となる。

【００８９】図１３の動作例の場合、インクリメントデ
ィレクトリ（ＩＮＣＤＩＲ）の情報が「Ｈ」である。こ
のとき、図７のインクリメントクロック（ＩＮＣＣＬ
Ｋ）が、図１３に示すとおり、そのままページクロック
（ＰＡＣＬＫ）として出力される。また、図７のカラム
アドレスロード信号（ＣＭＬＯＡＤ）は、図１３に示す
とおり常に「Ｈ」となる。さらに、図７のリターンコマ
ンド信号（ＲＥＴＵＲＮ）が「Ｈ」のときに、図１３に
示すとおり、カラムクロック（ＣＭＣＬＫ）が「Ｈ」と
なる。また、図７のリターン（ＲＥＴＵＲＮ）が「Ｈ」
のときに、図１３に示すとおり、ページアドレスロード
信号（ＰＡＬＯＡＤ）が「Ｌ」となる。

【００９０】次に、図８を参照して、カラムアドレスカ
ウンタ回路１２３Ｂの動作について説明する。図８にお
いて、第１のレジスタ３００及び第２のレジスタ３０２
が設けられ、その後段には、カスケード接続された第
１，第２の４ビットカウンタ３０４，３０６と、２ビッ
トカウンタ３０８とが設けられている。図１１（Ａ）又
は図１１（Ｂ）のステップ１，２の実行により、カラム
アドレスの下位ビット及び上位ビットが、カラムアドレ
ス書き込みクロックＡＷＣＬＫ１，２の「Ｌ」でレジス
タ３００，３０２にそれぞれセットされる。さらに、レ
ジスタ３００，３０２のカラムアドレスデータは、カラ
ムアドレス書き込みクロックＡＷＣＬＫ２の「Ｌ」でカ
ウンタ３０４，３０６，３０８にロードされる。また、
カラムアドレスロード信号（ＣＭＬＯＡＤ）が「Ｌ」の
とき、カウンタ３０４，３０６，３０８に、レジスタ３
００，３０２からのカラムアドレスが再ロードされる。
なお、第１の４ビットカウンタ３０４には、カラムアド
レスの下位４ビットが、２ビットカウンタ３０８にはカ
ラムアドレスの上位２ビットが、第２の４ビットカウン
タ３０６には残りのアドレスがそれぞれロードされる。

【００９１】そして、第１の４ビットカウンタ３０４は
カラムクロック（ＣＭＣＬＫ）をカウントして下位４ビ
ットのカラムアドレスをインクリメントする。第２の４
ビットカウンタ３０６及び２ビットカウンタ３０８は、
そのカラムアドレスの下位ビット側のカウンタの桁上が
りをカラムクロック（ＣＭＣＬＫ）でカウントして、そ
れぞれ対応するビットのカラムアドレスをインクリメン
トする。

【００９２】図８において、カラムアドレス［６３９］
を検出する第１のアドレスエンド検出器３１０と、カラ
ムアドレス［０］を検出する第２のアドレスエンド検出
器３１２とが設けられている。第１，第２のアドレスエ
ンド検出器３１０，３１２の出力は、カラムアドレスが
［６３９］，［０］の時にはその一方が「Ｌ」となり、
それ以外の時には双方とも「Ｈ」となる。ここで、この
第１，第２のアドレス検出器３１０，３１２の出力と、
スキャン方向反転信号（ＩＮＶＲＴ）とを入力する論理
回路３１４が設けられている。スキャン方向反転信号
（ＩＮＶＲＴ）は、カラムアドレス方向セットコマンド
が「Ｈ」のときのインクリメントモードの時に「Ｈ」で
あり、カラムアドレス方向セットコマンドが「Ｌ」のと
きのディクリメントモードの時に「Ｌ」である。従っ
て、インクリメントモードの時にカラムアドレスが［６
３９］に到達した時と、ディクリメントモードの時にカ
ラムアドレスが［０］に到達した時に、論理回路３１４
の出力は「Ｌ」となる。そして、論理回路３１４の出力
が「Ｌ」のとき、第１，第２の４ビットカウンタ３０
４，３０６と、２ビットカウンタ３０８に入力されるク
ロックは「Ｌ」となり、カウントロックされる。ただ
し、再度カラムアドレスがロードされることで、このカ
ウンタロックは解除される。

【００９３】次に、図９を参照して、ページアドレスカ
ウンタ回路１４０Ｂの動作について説明する。図９にお
いて、第３のレジスタ３２０及び第４のレジスタ３２２
が設けられ、その後段には、カスケード接続された第３
の４ビットカウンタ３２４と、１ビットカウンタ３２６
とが設けられている。図１１（Ａ）又は図１１（Ｂ）の
ステップ１，２の実行により、ページアドレスの下位４
ビット及び上位１ビットがレジスタ３２０，３２２にそ
れぞれセットされる。さらに、レジスタ３２０，３２２
のページアドレスデータは、カウンタ３２４，３２６に
ロードされる。また、ページアドレスロード信号（ＰＡ
ＬＯＡＤ）が「Ｌ」のとき、レジスタ３２０，３２２の
ページアドレスデータがカウンタ３２４，３２６に再ロ
ードされる。なお、第３の４ビットカウンタ３２４に
は、ページアドレスの下位４ビットが、１ビットカウン
タ３２６にはページアドレスの上位１ビットがそれぞれ
ロードされる。

【００９４】そして、第３の４ビットカウンタ３２４は
ページクロック（ＰＡＣＬＫ）をカウントして下位４ビ
ットのページアドレスをインクリメントする。１ビット
カウンタ３２６は、第３の４ビットカウンタ３２４の桁
上がりをページクロック（ＰＡＣＬＫ）でカウントし
て、上位１ビットのページアドレスをインクリメントす
る。

【００９５】図９において、ページアドレス［２９］を
検出する第３アドレスエンド検出器３２８が設けられて
いる。第３のアドレスエンド検出器３２８の出力は、ペ
ージアドレスが［２９］以上の時に「Ｌ」となり、それ
以外の時には必ず「Ｈ」となる。従って、ページアドレ
スが［２９］に到達した以降では、カウンタ３２４，３
２６に入力されるクロックは「Ｌ」となり、カウントロ
ックされる。ただし、再度ページアドレスがロードされ
ることで、このカウンタロックは解除される。

【００９６】（リード・モディファイ・ライト動作につ
いて）本実施例のドライブＩＣ２２，２４は、ＭＰＵ２
０よりリード・モディファイ・ライトコマンドが入力さ
れることで、図４のメモリセル１０２よりビットライン
／ＢＬより反転データを読み出し、この反転データをビ
ットラインＢＬを介して元のメモリセル１０２に書き込
む、リード・モディファイ・ライト動作が可能である。
この機能により、ＭＰＵ２０でのデータ処理を行わなく
ても、例えば図１０に示す特定領域Ｂ内のデータを反転
して、液晶パネル１０上にて特定エリアのみを反転表示
することができる。

【００９７】このために、例えばＩ／Ｏバッファ１２４
内には、図１４に示す回路が、図４に示すデータライン
線対ＤＬ，／ＤＬ毎に設けられている。図１４に示すデ
ータラインＤＬＯ，／ＤＬ０は、図４に示す１６本のデ
ータラインＤＬ０，／ＤＬ０，ＤＬ１，／ＤＬ１，ＤＬ
２，…／ＤＬ７のうちの１組を示している。このデータ
ラインＤＬ０，／ＤＬ０は、カラムスイッチ１０４を介
してそれぞれ図４のビット線対ＢＬ１，／ＢＬ１に接続
されるものである。

【００９８】図１４に示すデータラインＤＬ０には、並
列接続されたライト入力ライン４１０及びリード出力ラ
イン４２０を介して、ラッチ回路４００が接続されてい
る。このラッチ回路４００はバスライン１１１を経由し
て、図２に示す入出力回路の端子Ｄ０に接続される。ラ
ッチ回路４００は、例えば２つのインバータＩＮＶ１，
２にて構成することができる。また、図１４に示すデー
タライン／ＤＬ０は、第１のクロックドインバータ４１
０とインバータＩＮＶ３との間にて、ライト入力ライン
４１０に接続されている。さらに、図１４に示すデータ
ライン／ＤＬ０は、反転出力ライン４３０を介してラッ
チ回路４００にも接続されている。

【００９９】本実施例装置では、上述した通常のデータ
書き込み動作を実施する場合には、ライト入力ライン４
１０を経由して書き込みデータが入力される。また、通
常のデータ読み出し動作を実施する場合には、リード出
力ライン４２０を経由して読み出しデータが出力され
る。そして、リード・モディファィ・ライト動作を実施
する場合には、反転出力ライン４３０より読み出した反
転データをラッチ回路４００にてラッチし、この反転デ
ータをライト入力ライン４１０を経由して入力する。こ
うすることで、メモリセル１０２のデータを反転してい
る。

【０１００】ライト入力ライン４１０には、第１のクロ
ックドインバータ４１２とインバータＩＮＶ３が設けら
れ、リード出力ライン４２０には、第２のクロックドイ
ンバータ４２２とインバータＩＮＶ４が設けられてい
る。

【０１０１】第１のクロックドインバータ４１２に入力
される第１のクロックＣＬ１は、通常のデータ書き込み
動作と、リード・モディファィ・ライト動作時に「Ｈ」
となる。そして、この第１のクロックドインバータ４１
２は、第１のクロックＣＬ１が「Ｈ」の時に、入力され
たデータの論理を反転して出力する。この第１のクロッ
クドインバータ４１２の出力は、インバータＩＮＶ３に
て再度反転される。従って、ライト入力ライン４１０
は、通常の書き込み動作時に、図２の入出力回路１１２
の端子Ｄ０からの入力データを、そのデータ論理を維持
して伝達することができる。また、このライト入力ライ
ン４１０は、リード・モディファイ・ライト動作時に、
ラッチ回路４００にてラッチされた反転データを、その
データ論理を維持してデータラインＤＬ０に伝達するこ
とができる。また、リード・モディファイ・ライト動作
時にラッチ回路４００にてラッチされた反転データは、
第１のクロックドインバータ４１０にて反転された後
に、データライン／ＤＬ０に伝達される。

【０１０２】リード出力ライン４２０に設けられた第２
のクロックドインバータ４１２は、通常のデータ読み出
し時に「Ｈ」となる第２のクロックＣＬ２に基づいて、
入力データを反転して出力する。ビット線ＢＬ０、デー
タラインＤＬ０を介して読み出されるデータは、インバ
ータＩＮＶ４及び第２のクロツクドインバータ４２２に
てそれぞれ反転されるため、ビット線ＢＬ０でのデータ
論理を維持して出力される。

【０１０３】反転出力ライン４３０に設けられた第３の
クロックドインバータ４３２は、リード・モディアァイ
・ライト動作時に「Ｈ」となる第３のクロックＣＬ３に
基づいて、入力データを反転して出力する。ビット線／
ＢＬ０、データライン／ＤＬ０を介して読み出される反
転データは、インバータＩＮＶ５及び第３のクロックド
インバータ４３２にてそれぞれ反転されるため、ビット
線／ＢＬ０でのデータ論理を維持して出力され、ラッチ
回路４００にてラッチされる。

【０１０４】図１０に示す特定領域Ｂ内のデータについ
てリード・モディファイ・ライト動作する場合のタイミ
ングチャートを図１５に示す。図１５の動作を図１２及
び図１３の通常のデータライト及びデータリード動作の
場合と比較すると、図１５の場合にはカラムアドレス及
びページアドレスセット後に、端子ＤＯ〜Ｄ７を介して
データを入出力する必要はなく、ドライブＩＣ内でのデ
ータ処理が可能である。このため、図１５に示す動作の
場合には、ページアドレス値が入力された後に、リード
・モディファイ・ライトコマンドが端子Ｄ０〜Ｄ７に入
力される。このコマンド入力により、図１５に示すイン
クリメントクロック（ＩＮＣＣＬＫ）が発生する。ま
た、図１５の動作例ではインクリメントディレクトリ
（ＩＮＣＤＩＲ）の情報が「Ｌ」であるから、図７のク
ロックコントロール回路１２０Ａより、図１２の動作例
と同じカラムクロック（ＣＭＣＬＫ）、ページクロック
（ＰＡＣＬＫ）、カラムアドレスロード信号（ＣＭＬＯ
ＡＤ）及びページアドレスロード信号（ＰＡＬＯＡＤ）
が、図１５に示すとおり発生する。これにより、図１０
の特定領域Ｂ内のデータを反転データに書き換えること
ができる。

【０１０５】（電子機器の説明）上述の実施例の液晶表
示装置を用いて構成される電子機器は、図１６に示す表
示情報出力源１０００、表示情報処理回路１００２、表
示駆動回路１００４、液晶パネルなどの表示パネル１０
０６、クロック発生回路１００８及び電源回路１０１０
を含んで構成される。表示情報出力源１０００は、ＲＯ
Ｍ、ＲＡＭなどのメモリ、テレビ信号を同調して出力す
る同調回路などを含んで構成され、クロック発生回路１
００８からのクロックに基づいて、ビデオ信号などの表
示情報を出力する。表示情報処理回路１００２は、クロ
ック発生回路１００８からのクロックに基づいて表示情
報を処理して出力する。この表示情報処理回路１００２
は、例えば増幅・極性反転回路、相展開回路、ローテー
ション回路、ガンマ補正回路あるいはクランプ回路等を
含むことができる。表示駆動回路１００４は、走査側駆
動回路及びデータ側駆動回路を含んで構成され、液晶パ
ネル１００６を表示駆動する。表示駆動回路１００４中
のデータ側駆動回路が、上述の信号線ドライブＩＣ２
２，２４を含んでいる。電源回路１０１０は、上述の各
回路に電力を供給する。

【０１０６】このような構成の電子機器として、図１７
に示す液晶プロジェクタ、図１８に示すマルチメディア
対応のパーソナルコンピュータ（ＰＣ）及びエンジニア
リング・ワークステーション（ＥＷＳ）、図１９に示す
ページャ、あるいは携帯電話、ワードプロセッサ、テレ
ビ、ビューファインダ型又はモニタ直視型のビデオテー
プレコーダ、電子手帳、電子卓上計算機、カーナビゲー
ション装置、ＰＯＳ端末、タッチパネルを備えた装置な
どを挙げることができる。

【０１０７】図１７に示す液晶プロジェクタは、透過型
液晶パネルをライトバルブとして用いた投写型プロジェ
クタであり、例えば３板プリズム方式の光学系を用いて
いる。図１７において、プロジェクタ１１００では、
白色光源のランプユニット１１０２から射出された投写
光がライトガイド１１０４の内部で、複数のミラー１１
０６および２枚のダイクロイックミラー１１０８によっ
てＲ、Ｇ、Ｂの３原色に分けられ、それぞれの色の画像
を表示する３枚の液晶パネル１１１０Ｒ、１１１０Ｇお
よび１１１０Ｂに導かれる。そして、それぞれの液晶パ
ネル１１１０Ｒ、１１１０Ｇおよび１１１０Ｂによって
変調された光は、ダイクロイックプリズム１１１２に３
方向から入射される。ダイクロイックプリズム１１１２
では、レッドＲおよびブルーＢの光が９０°曲げられ、
グリーンＧの光が直進するので各色の画像が合成され、
投写レンズ１１１４を通してスクリーンなどにカラー画
像が投写される。

【０１０８】図１８に示すパーソナルコンピュータ１２
００は、キーボード１２０２を備えた本体部１２０４
と、液晶表示画面１２０６とを有する。

【０１０９】図１９に示すページャ１３００は、金属製
フレーム１３０２内に、液晶表示基板１３０４、バック
ライト１３０６ａを備えたライトガイド１３０６、回路
基板１３０８、第１，第２のシールド板１３１０，１３
１２、２つの弾性導電体１３１４，１３１６、及びフィ
ルムキャリアテープ１３１８を有する。２つの弾性導電
体１３１４，１３１６及びフィルムキャリアテープ１３
１８は、液晶表示基板１３０４と回路基板１３０８とを
接続するものである。

【０１１０】ここで、液晶表示基板１３０４は、２枚の
透明基板１３０４ａ，１３０４ｂの間に液晶を封入した
もので、これにより少なくともドットマトリクス型の液
晶表示パネルが構成される。一方の透明基板に、図１６
に示す駆動回路１００４、あるいはこれに加えて表示情
報処理回路１００２を形成することができる。液晶表示
基板１３０４に搭載されない回路は、液晶表示基板の外
付け回路とされ、図１９の場合には回路基板１３０８に
搭載できる。

【０１１１】図１９はページャの構成を示すものである
から、液晶表示基板１３０４以外に回路基板１３０８が
必要となるが、電子機器用の一部品として液晶表示装置
が使用される場合であって、透明基板に表示駆動回路な
どが搭載される場合には、その液晶表示装置の最小単位
は液晶表示基板１３０４である。あるいは、液晶表示基
板１３０４を筺体としての金属フレーム１３０２に固定
したものを、電子機器用の一部品である液晶表示装置と
して使用することもできる。さらに、バックライト式の
場合には、金属製フレーム１３０２内に、液晶表示基板
１３０４と、バックライト１３０６ａを備えたライトガ
イド１３０６とを組み込んで、液晶表示装置を構成する
ことができる。これらに代えて、図２０に示すように、
液晶表示基板１３０４を構成する２枚の透明基板１３０
４ａ，１３０４ｂの一方に、金属の導電膜が形成された
ポリイミドテープ１３２２に、信号線ドライブＩＣなど
のＩＣチップ１３２４を実装したＴＣＰ（ＴａｐｅＣ
ａｒｒｉｅｒＰａｃｋａｇｅ）１３２０を接続して、
電子機器用の一部品である液晶表示装置として使用する
こともできる。

【０１１２】なお、本発明は上記実施例に限定されるも
のではなく、本発明の要旨の範囲内で種々の変形実施が
可能である。例えば、本発明は上述の各種の液晶パネル
の駆動に適用されるものに限らず、エレクトロルミネッ
センス、プラズマディスプレー装置にも適用可能であ
る。

【０１１３】

【図面の簡単な説明】

【図１】本発明を適用した液晶表示装置を含む電子機器
のブロック図である。

【図２】図１に示す信号線ドライバの構成を示すブロッ
ク図である。

【図３】（Ａ）は図１の液晶表示パネルの表示空間アド
レスを示す概略説明図であり、（Ｂ）は図１に示す信号
線ドライブＩＣ内のＲＡＭの画素アドレスを示す概略説
明図である。

【図４】図２に示すＲＡＭ及びその周辺回路を示す回路
図である。

【図５】図２に示す入出力回路のクロックドインバータ
を示す概略説明図である。

【図６】図２に示すＲＡＭの駆動回路のブロック図であ
る。

【図７】図６に示すクロックコントロール回路の回路図
である。

【図８】図６に示すカラムカウンタの回路図である。

【図９】図６に示すページカウンタの回路図である。

【図１０】図６に示すＲＡＭの記憶領域のうちの特定領
域のデータ書き換え動作を説明するための概略説明図で
ある。

【図１１】図１１（Ａ）、（Ｂ）は、図１０の特定領域
内のデータの書き込み及び読み出し動作を説明するため
のフローチャートである。

【図１２】図１１（Ａ）に示すデータ書き込み動作のタ
イミングチャートである。

【図１３】図１１（Ｂ）に示すデータ読み出し動作のタ
イミングチャートである。

【図１４】リード・モディファイ・ライト動作を実施す
るための回路図である。

【図１５】リード・モディファイ・ライト動作のタイミ
ングチャートである。

【図１６】本発明が適用される電子機器のブロック図で
ある。

【図１７】本発明が適用されるプロジェクタの概略説明
図である。

【図１８】本発明が適用されるパーソナルコンピュータ
の外観図である。

【図１９】本発明が適用されるページャの分解斜視図で
ある。

【図２０】外付け回路を備えた画像表示装置の一例を示
す概略説明図である。

【図２１】図１０の特定領域のデータ書き換え動作に従
来必要であった手順を示すフローチャートである。

【符号の説明】

１０液晶表示パネル２０信号線ドライバ２２第１の信号線ドライブＩＣ２４第２の信号線ドライブＩＣ３０走査線ドライバ３２、３４走査線ドライブＩＣ４０電源回路５０発振用外付け回路６０ＭＰＵ１００表示データＲＡＭ１０２メモリセル１０４カラムスイッチ１０６トランスファーゲート１０８インバータ１１０ＭＰＵインターフェース１１１バスライン１１２入出力回路１１４バスホールダ１１６コマンドデコーダ１１８ステータス設定回路１２０ＭＰＵ制御回路１２０Ａクロックコントロール回路１２２カラムアドレス制御回路１２２Ａカラムアドレスデコーダ１２３Ａカラムアドレスデコーダ回路１２３Ｂカラムアドレスカウンタ回路１２４Ｉ／Ｏバッファ１３０ＬＣＤ制御回路１３２ラッチ回路１３４デコード回路１３６液晶駆動回路１４０ページアドレス制御回路１４０Ａページ（ロウ）アドレスデコーダ回路１４０Ｂページアドレスカウンタ回路１５０内部発振回路２００モニタ回路２０２Ｎ型トランジスタ２０４共通接続線２０６モニタ用インバータ２１０プリチャージ回路２１２トランスファーゲート２１４，２１６Ｐ型トランジスタ３００、３０２カラムアドレスレジスタ３０４〜３０８カラムアドレスカウンタ３１０第１のアドレスエンド検出器３１２第２のアドレスエンド検出器３２０、３２２ページアドレスレジスタ３２４、３２６ページ（ロウ）アドレスカウンタ３２８第３のアドレスエンド検出器４００ラッチ回路４１０ライト入力ライン４１２第１のクロックドインバータ４２０リード出力ライン４２２第２のクロックドインバータ４３０反転出力ライン４３２第３のクロックドインバータ

───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.⁶ 識別記号ＦＩＧ０９Ｇ 5/36 ５３０Ｇ０９Ｇ 5/36 ５３０Ｍ５３０Ｊ

Claims

【特許請求の範囲】

【請求項１】複数行のワード線と複数列のビット線対
に接続された複数のメモリセルを有するメモリと、前記メモリをアクセスするためのスタート位置のカラム
アドレスデータが記憶されるカラムアドレスレジスタ
と、前記カラムアドレスレジスタから前記カラムアドレスデ
ータがロードされ、カラムクロックに基づいて前記カラ
ムアドレスデータをインクリメント又はディクリメント
してカラムアドレス信号を出力するカラムアドレスカウ
ンタと、前記カラムアドレス信号をデコードして、そのカラムア
ドレスに一致する前記ビット線対を選択する信号を出力
するカラムアドレスデコーダと、前記メモリをアクセスするためのスタート位置のロウア
ドレスデータが記憶されるロウアドレスレジスタと、前記ロウアドレスレジスタから前記ロウアドレスデータ
がロードされ、ロウクロックに基づいて前記ロウアドレ
スデータをインクリメント又はディクリメントしてロウ
アドレス信号を出力するロウアドレスカウンタと、前記ロウアドレス信号をデコードして、そのロウアドレ
スに一致する前記ワード線をアクティブにする信号を出
力するロウアドレスデコーダと、リターンコマンド信号に基づいて、前記カラムアドレス
カウンタ及び前記ロウアドレスカウンタの一方のカウン
タに、該カウンタに接続された前記カラムアドレスレジ
スタ又は前記ロウアドレスレジスタの一方より前記カラ
ムアドレスデータ又は前記ロウアドレスデータを再ロー
ドするロード信号を発生する信号発生手段と、を有することを特徴とする半導体集積回路。
【請求項２】請求項１において、前記信号発生手段は、前記リターンコマンド信号に加え
て、インクリメントクロックが入力され、前記カラムア
ドレスカウンタ及び前記ロウアドレスカウンタの一方
に、前記カラムクロック及び前記ロウクロックの一方の
カウントクロックとして前記インクリメントクロックを
出力し、かつ、前記リターンコマンド信号に基づいてア
クティブとされる前記ロード信号を出力し、前記カラム
アドレスカウンタ及び前記ロウアドレスカウンタの他方
に、前記カラムクロック及び前記ロウクロックの他方の
カウントクロックを、前記リターンコマンド信号に基づ
いてアクティブとすることを特徴とする半導体集積回
路。
【請求項３】請求項２において、前記信号発生手段は、カラムアドレスインクリメントモ
ードとロウアドレスインクリメントモードとを切り換え
るモード切換信号が入力され、前記モード切換信号に基
づいて、前記カラムアドレスレジスタより前記カラムア
ドレスカウンタに前記カラムアドレスデータをロードさ
せるカラムアドレスロード信号と、前記ロウアドレスレ
ジスタより前記ロウアドレスカウンタに前記ロウアドレ
スデータをロードさせロウアドレスロード信号と、のい
ずれか一方をアクティブとすることを特徴とする半導体
集積回路。
【請求項４】請求項３において、前記信号発生手段は、前記モード切換信号により前記カ
ラムアドレスインクリメントモードが設定された時に、
前記インクリメントクロックを前記カラムクロックとし
て出力し、かつ、前記ロウアドレスロード信号をノンア
クティブとし、前記リターンコマンド信号に基づいて、
前記ロウアドレスクロック及び前記カラムアドレスロー
ド信号をアクティブとすることを特徴とする半導体集積
回路。
【請求項５】請求項３において、前記信号発生手段は、前記モード切換信号により前記ロ
ウアドレスインクリメントモードが設定された時に、前
記インクリメントクロックを前記ロウクロックとして出
力し、かつ、前記カラムアドレスロード信号を常時ノン
アクティブとし、前記リターンコマンドに基づいて、前
記カラムアドレスクロック及び前記ロウアドレスロード
信号をアクティブとすることを特徴とする半導体集積回
路。
【請求項６】請求項１乃至５のいずれかにおいて、データ反転コマンド信号に基づいて、前記カラムアドレ
スデコーダにて選択された前記ビット線対のうちの一方
の反転ビット線を介して、所定のメモリセルに記憶され
たデータ電位とは論理が反転された反転データを読み出
す手段と、読み出された前記反転データを、データ読み出し元の前
記所定のメモリセルに接続された前記ビット線対の他方
のビット線に供給して、前記所定のメモリセルに前記反
転データを書き込む手段と、をさらに有することを特徴とする半導体集積回路。
【請求項７】ビット線と反転ビット線とを対とする複
数列のビット線対と複数行のワード線とに接続された複
数のメモリセルを有するメモリと、データ反転コマンド信号に基づいて、所定のメモリセル
に接続された前記ビット線対のうちの前記反転ビット線
を介して、前記所定のメモリセルに記憶されたデータ電
位とは論理が反転された反転データを読み出す手段と、読み出された前記反転データを、データ読み出し元の前
記所定のメモリセルに接続された前記ビット線対のうち
前記ビット線に供給して、前記所定のメモリセルに前記
反転データを書き込む手段と、を有することを特徴とする半導体集積回路。
【請求項８】マイクロプロセッシングユニットと表示
部とに接続され、前記マイクロプロセッシングユニット
との間で表示データが入出力され、前記表示データを前
記表示部に表示駆動制御する表示駆動制御回路におい
て、請求項１乃至７のいずれかに記載の半導体集積回路を有
することを特徴とする表示駆動制御回路。
【請求項９】複数本のデータ線と複数本の走査線とが
交差することで画素が形成された画像表示部と、複数本の前記データ線にデータ信号を供給する信号線ド
ライブ回路として用いられる請求項１乃至７のいずれか
に記載の半導体集積回路装置と、を有することを特徴とする画像表示装置。
【請求項１０】請求項９に記載の画像表示装置を有す
ることを特徴とする電子機器。