JPH10105512A - シリアルデータスイッチ - Google Patents
シリアルデータスイッチInfo
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- JPH10105512A JPH10105512A JP25991696A JP25991696A JPH10105512A JP H10105512 A JPH10105512 A JP H10105512A JP 25991696 A JP25991696 A JP 25991696A JP 25991696 A JP25991696 A JP 25991696A JP H10105512 A JPH10105512 A JP H10105512A
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- Japan
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- serial signal
- serial
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Abstract
(57)【要約】
【課題】シリアルデータの受信から送信までの遅延時間
が短いシリアルデータスイッチを提供する。 【解決手段】遅延時間検出装置７０は、バス調停装置６
０から各シリアル信号受信装置３０1 ，・・・，３０n
へ出力される夫々のアクセス許可信号と、バス調停装置
６０からシリアル信号送信装置４０へ出力されるアクセ
ス許可信号と、シリアル信号受信装置３０1 ，・・・，
３０n 及びシリアル信号送信装置４０からシリアルデー
タ一時記憶装置５０に出力されるアドレス信号とに基づ
いて、各データ毎に、対応したシリアル信号受信装置３
０1 ，・・・，３０n で受信されてからシリアル信号送
信装置４０で送信されるまでの遅延時間を算出する。送
信タイミング制御装置８０は、前記遅延時間に基づいて
シリアル信号送信装置４０のシリアル信号送信タイミン
グを制御する。
が短いシリアルデータスイッチを提供する。 【解決手段】遅延時間検出装置７０は、バス調停装置６
０から各シリアル信号受信装置３０1 ，・・・，３０n
へ出力される夫々のアクセス許可信号と、バス調停装置
６０からシリアル信号送信装置４０へ出力されるアクセ
ス許可信号と、シリアル信号受信装置３０1 ，・・・，
３０n 及びシリアル信号送信装置４０からシリアルデー
タ一時記憶装置５０に出力されるアドレス信号とに基づ
いて、各データ毎に、対応したシリアル信号受信装置３
０1 ，・・・，３０n で受信されてからシリアル信号送
信装置４０で送信されるまでの遅延時間を算出する。送
信タイミング制御装置８０は、前記遅延時間に基づいて
シリアル信号送信装置４０のシリアル信号送信タイミン
グを制御する。
Description
【０００１】
【発明の属する技術分野】本発明は、複数の端末等から
任意のタイミングで送出されるシリアルデータを単一の
シリアルデータにして主装置等へ送出するシリアルデー
タスイッチに関するものである。
任意のタイミングで送出されるシリアルデータを単一の
シリアルデータにして主装置等へ送出するシリアルデー
タスイッチに関するものである。
【０００２】
【従来の技術】従来より、複数の端末等から主装置へ任
意のタイミングでシリアルデータを送信する遠隔制御シ
ステムとして、例えば、複数の調光卓から調光装置へ調
光値を伝送する舞台調光システムが知られている。この
種の舞台調光システムでは、複数の調光卓から送信され
たシリアルデータがシリアルデータスイッチを介して単
一のシリアルデータとして調光装置へ送信される。な
お、シリアルデータスイッチは、ＦＡ機器やビル管理シ
ステム等の端末とホストとの間のデータ伝送にも使用す
ることができる。
意のタイミングでシリアルデータを送信する遠隔制御シ
ステムとして、例えば、複数の調光卓から調光装置へ調
光値を伝送する舞台調光システムが知られている。この
種の舞台調光システムでは、複数の調光卓から送信され
たシリアルデータがシリアルデータスイッチを介して単
一のシリアルデータとして調光装置へ送信される。な
お、シリアルデータスイッチは、ＦＡ機器やビル管理シ
ステム等の端末とホストとの間のデータ伝送にも使用す
ることができる。
【０００３】この種のシリアルデータスイッチは、図４
に示すような構成であって、シリアル信号受信装置３０
1 ，・・・，３０n やシリアル信号送信装置４０等を備
えており、複数の端末等（例えば、調光卓）から任意の
タイミングで送信された複数のシリアル信号を前記各端
末に対応した別々のシリアル信号受信装置３０1 ，・・
・，３０n によって受信される。各シリアル信号受信装
置３０1 ，・・・，３０n は、受信したシリアル信号か
らデータを抽出し、抽出したデータをシリアルデータ一
次記憶装置５０の所定領域に逐次書き込む。一方、シリ
アル信号送信装置４０は、シリアルデータ一次記憶装置
５０に書き込まれた各端末から（つまり、各シリアル信
号受信装置３０1 ，・・・，３０n から）のシリアルデ
ータのうち所望のデータを選択して送信順に逐次読み込
んでシリアルデータに変換して送信する。ここで、各シ
リアル信号受信装置３０1 ，・・・，３０n 、シリアル
信号送信装置４０、シリアルデータ一次記憶装置５０は
１本のデータバス９０に接続されているので、各シリア
ル信号受信装置３０1 ，・・・，３０n およびシリアル
信号送信装置４０がアドレスバス１００を介してシリア
ルデータ一次記憶装置５０にアクセスするときの競合
を、調停装置６０によって調停するようになっている。
に示すような構成であって、シリアル信号受信装置３０
1 ，・・・，３０n やシリアル信号送信装置４０等を備
えており、複数の端末等（例えば、調光卓）から任意の
タイミングで送信された複数のシリアル信号を前記各端
末に対応した別々のシリアル信号受信装置３０1 ，・・
・，３０n によって受信される。各シリアル信号受信装
置３０1 ，・・・，３０n は、受信したシリアル信号か
らデータを抽出し、抽出したデータをシリアルデータ一
次記憶装置５０の所定領域に逐次書き込む。一方、シリ
アル信号送信装置４０は、シリアルデータ一次記憶装置
５０に書き込まれた各端末から（つまり、各シリアル信
号受信装置３０1 ，・・・，３０n から）のシリアルデ
ータのうち所望のデータを選択して送信順に逐次読み込
んでシリアルデータに変換して送信する。ここで、各シ
リアル信号受信装置３０1 ，・・・，３０n 、シリアル
信号送信装置４０、シリアルデータ一次記憶装置５０は
１本のデータバス９０に接続されているので、各シリア
ル信号受信装置３０1 ，・・・，３０n およびシリアル
信号送信装置４０がアドレスバス１００を介してシリア
ルデータ一次記憶装置５０にアクセスするときの競合
を、調停装置６０によって調停するようになっている。
【０００４】
【発明が解決しようとする課題】しかしながら、上記従
来構成のシリアルデータスイッチでは、各シリアル信号
受信装置３０1 ，・・・，３０n およびシリアル信号送
信装置４０が、全く任意のタイミングでシリアルデータ
一次記憶装置５０を介してデータのやり取りを行なうの
で、シリアル信号受信装置３０1 ，・・・，３０n がデ
ータを受信してから、当該データがシリアル信号送信装
置４０から送信されるまでの遅延時間が制御できず、デ
ータによっては遅延時間が非常に長くなってしまうとい
う問題があった。
来構成のシリアルデータスイッチでは、各シリアル信号
受信装置３０1 ，・・・，３０n およびシリアル信号送
信装置４０が、全く任意のタイミングでシリアルデータ
一次記憶装置５０を介してデータのやり取りを行なうの
で、シリアル信号受信装置３０1 ，・・・，３０n がデ
ータを受信してから、当該データがシリアル信号送信装
置４０から送信されるまでの遅延時間が制御できず、デ
ータによっては遅延時間が非常に長くなってしまうとい
う問題があった。
【０００５】本発明は上記事由に鑑みて為されたもので
あり、その目的は、シリアルデータの受信から送信まで
の遅延時間が短いシリアルデータスイッチを提供するこ
とにある。
あり、その目的は、シリアルデータの受信から送信まで
の遅延時間が短いシリアルデータスイッチを提供するこ
とにある。
【０００６】
【課題を解決するための手段】請求項１の発明は、上記
目的を達成するために、データを一時的に記憶する記憶
装置と、シリアル信号を受信してデータを抽出し前記記
憶装置にデータを逐次書き込む複数のシリアル信号受信
装置と、前記記憶装置から所望のデータを逐次読み込ん
でシリアルデータに変換して送信するシリアル信号送信
装置と、前記各装置間のデータ伝送路であるデータバス
と、前記各シリアル信号受信装置及び前記シリアル信号
送信装置が前記記憶装置にアクセスするときの競合を調
停するバス調停装置とを備えたシリアルデータスイッチ
であって、前記シリアル信号送信装置が送信する各デー
タについて前記シリアル信号受信装置が受信してから前
記シリアル信号送信装置が送信するまでの遅延時間を求
める遅延時間検出装置と、前記遅延時間検出装置によっ
て求められた遅延時間に基づいて前記シリアル信号送信
装置のシリアル信号送信タイミングを制御する送信タイ
ミング制御装置とを設けたことを特徴とするものであ
り、データの受信から送信までの遅延時間を短くするこ
とができる。
目的を達成するために、データを一時的に記憶する記憶
装置と、シリアル信号を受信してデータを抽出し前記記
憶装置にデータを逐次書き込む複数のシリアル信号受信
装置と、前記記憶装置から所望のデータを逐次読み込ん
でシリアルデータに変換して送信するシリアル信号送信
装置と、前記各装置間のデータ伝送路であるデータバス
と、前記各シリアル信号受信装置及び前記シリアル信号
送信装置が前記記憶装置にアクセスするときの競合を調
停するバス調停装置とを備えたシリアルデータスイッチ
であって、前記シリアル信号送信装置が送信する各デー
タについて前記シリアル信号受信装置が受信してから前
記シリアル信号送信装置が送信するまでの遅延時間を求
める遅延時間検出装置と、前記遅延時間検出装置によっ
て求められた遅延時間に基づいて前記シリアル信号送信
装置のシリアル信号送信タイミングを制御する送信タイ
ミング制御装置とを設けたことを特徴とするものであ
り、データの受信から送信までの遅延時間を短くするこ
とができる。
【０００７】請求項２の発明は、請求項１の発明におい
て、送信タイミング制御装置が、シリアル信号送信装置
が送信する全データの遅延時間の平均値が小さくなるよ
うにシリアル信号送信装置のシリアル信号送信タイミン
グを制御するので、全てのデータの受信から送信までの
遅延時間を全体的に減少することができる。請求項３の
発明は、請求項１の発明において、送信タイミング制御
装置が、シリアル信号送信装置が送信する全データの中
で遅延時間の最も大きいデータの遅延時間がより短くな
るようにシリアル信号送信装置のシリアル信号送信タイ
ミングを制御するので、データの受信から送信までの遅
延時間が極端に大きいデータをなくすことが可能にな
る。
て、送信タイミング制御装置が、シリアル信号送信装置
が送信する全データの遅延時間の平均値が小さくなるよ
うにシリアル信号送信装置のシリアル信号送信タイミン
グを制御するので、全てのデータの受信から送信までの
遅延時間を全体的に減少することができる。請求項３の
発明は、請求項１の発明において、送信タイミング制御
装置が、シリアル信号送信装置が送信する全データの中
で遅延時間の最も大きいデータの遅延時間がより短くな
るようにシリアル信号送信装置のシリアル信号送信タイ
ミングを制御するので、データの受信から送信までの遅
延時間が極端に大きいデータをなくすことが可能にな
る。
【０００８】請求項４の発明は、請求項１の発明におい
て、送信タイミング制御装置が、シリアル信号送信装置
が送信する全データの遅延時間のバラツキが小さくなる
ようにシリアル信号送信装置のシリアル信号送信タイミ
ングを制御するので、個々のデータの受信から送信まで
の遅延時間を均等にすることが可能になる。
て、送信タイミング制御装置が、シリアル信号送信装置
が送信する全データの遅延時間のバラツキが小さくなる
ようにシリアル信号送信装置のシリアル信号送信タイミ
ングを制御するので、個々のデータの受信から送信まで
の遅延時間を均等にすることが可能になる。
【０００９】
【発明の実施の形態】図１は本実施形態の概略ブロック
図であって、シリアル信号受信装置３０1 ，・・・，３
０n 、シリアル信号送信装置４０、シリアルデータ一時
記憶装置５０、バス調停装置６０、遅延時間検出装置７
０、および送信タイミング制御装置８０等を有してい
る。なお、図１中の９０はデータバス、１００はアドレ
スバスである。
図であって、シリアル信号受信装置３０1 ，・・・，３
０n 、シリアル信号送信装置４０、シリアルデータ一時
記憶装置５０、バス調停装置６０、遅延時間検出装置７
０、および送信タイミング制御装置８０等を有してい
る。なお、図１中の９０はデータバス、１００はアドレ
スバスである。
【００１０】各シリアル信号受信装置３０1 ，・・・，
３０n は、それぞれに対応した端末等（図示せず）から
のシリアル信号を受信してデータを抽出し、抽出したデ
ータをシリアルデータ一時記憶装置５０の所定領域に逐
次書き込む。シリアル信号送信装置４０は、シリアルデ
ータ一時記憶装置５０から所望のデータを逐次読み込み
シリアルデータに変換して１つの主装置等（図示せず）
へ送信する。ここで、各シリアル信号受信装置３０1 ，
・・・，３０n 及びシリアル信号送信装置４０がシリア
ルデータ一時記憶装置５０にアクセスするときは、互い
のアクセス競合を防ぐためにバス調停装置６０にアクセ
ス要求を行ない、バス調停装置６０からアクセス許可が
得られると、シリアルデータ一時記憶装置５０にアクセ
スを行なう。
３０n は、それぞれに対応した端末等（図示せず）から
のシリアル信号を受信してデータを抽出し、抽出したデ
ータをシリアルデータ一時記憶装置５０の所定領域に逐
次書き込む。シリアル信号送信装置４０は、シリアルデ
ータ一時記憶装置５０から所望のデータを逐次読み込み
シリアルデータに変換して１つの主装置等（図示せず）
へ送信する。ここで、各シリアル信号受信装置３０1 ，
・・・，３０n 及びシリアル信号送信装置４０がシリア
ルデータ一時記憶装置５０にアクセスするときは、互い
のアクセス競合を防ぐためにバス調停装置６０にアクセ
ス要求を行ない、バス調停装置６０からアクセス許可が
得られると、シリアルデータ一時記憶装置５０にアクセ
スを行なう。
【００１１】遅延時間検出装置７０は、バス調停装置６
０から各シリアル信号受信装置３０ 1 ，・・・，３０n
へ出力される夫々のアクセス許可信号と、バス調停装置
６０からシリアル信号送信装置４０へ出力されるアクセ
ス許可信号と、シリアル信号受信装置３０1 ，・・・，
３０n 及びシリアル信号送信装置４０からシリアルデー
タ一時記憶装置５０に出力されるアドレス信号とに基づ
いて、各データ毎に、対応したシリアル信号受信装置３
０1 ，・・・，３０n で受信されてからシリアル信号送
信装置４０で送信されるまでの遅延時間を算出する。
０から各シリアル信号受信装置３０ 1 ，・・・，３０n
へ出力される夫々のアクセス許可信号と、バス調停装置
６０からシリアル信号送信装置４０へ出力されるアクセ
ス許可信号と、シリアル信号受信装置３０1 ，・・・，
３０n 及びシリアル信号送信装置４０からシリアルデー
タ一時記憶装置５０に出力されるアドレス信号とに基づ
いて、各データ毎に、対応したシリアル信号受信装置３
０1 ，・・・，３０n で受信されてからシリアル信号送
信装置４０で送信されるまでの遅延時間を算出する。
【００１２】送信タイミング制御装置８０は、遅延時間
検出装置７０にて算出されたシリアル信号送信装置４０
の送信する全てのデータの受信から送信までの遅延時間
の平均時間が短くなるようにシリアル信号送信装置４０
のシリアル信号送信タイミングを制御する。以下、本実
施形態の具体例を図２及び図３に基づいて説明する。
検出装置７０にて算出されたシリアル信号送信装置４０
の送信する全てのデータの受信から送信までの遅延時間
の平均時間が短くなるようにシリアル信号送信装置４０
のシリアル信号送信タイミングを制御する。以下、本実
施形態の具体例を図２及び図３に基づいて説明する。
【００１３】図２に示すように、シリアル信号受信装置
３０1 ，３０2 、シリアル信号送信装置４０、シリアル
データ一時記憶装置たるランダムアクセスメモリ５０、
それぞれは同一のデータバス９０及び同一のアドレスバ
ス１００上に接続されており、ランダムアクセスメモリ
５０へのアクセスの競合を防ぐために、アクセス制御を
行なうバス調停装置たるバス調停回路６０に接続されて
いる。また、図１に示した遅延時間検出装置たる遅延時
間算出回路７０と、送信タイミング制御装置たる送信タ
イミング遅延パルス発生回路８０とが設けられている。
３０1 ，３０2 、シリアル信号送信装置４０、シリアル
データ一時記憶装置たるランダムアクセスメモリ５０、
それぞれは同一のデータバス９０及び同一のアドレスバ
ス１００上に接続されており、ランダムアクセスメモリ
５０へのアクセスの競合を防ぐために、アクセス制御を
行なうバス調停装置たるバス調停回路６０に接続されて
いる。また、図１に示した遅延時間検出装置たる遅延時
間算出回路７０と、送信タイミング制御装置たる送信タ
イミング遅延パルス発生回路８０とが設けられている。
【００１４】ここで、各シリアル信号受信装置３０1 ，
３０2 は、シリアル信号を受信してデータを抽出するシ
リアル受信回路３１1 ，３１2 と、データの抽出毎に抽
出したデータをシリアルデータ一時記憶装置たるランダ
ムアクセスメモリ５０に書き込むメモリ書き込み回路３
２1 ，３２2 と、データを書き込む際にランダムアクセ
スメモリ５０に与えるアドレスを生成するアドレス生成
回路３３1 ，３３2 とで構成してある。また、シリアル
信号送信装置４０は、ランダムアクセスメモリ５０から
読み込むメモリ読み込み回路４２と、データを読み込む
際にランダムアクセスメモリ５０に与えるアドレスを生
成するアドレス生成回路４３と、送信タイミング遅延パ
ルス発生回路８０の出力に基づいてシリアルデータを出
力するシリアル送信回路４１とで構成してある。
３０2 は、シリアル信号を受信してデータを抽出するシ
リアル受信回路３１1 ，３１2 と、データの抽出毎に抽
出したデータをシリアルデータ一時記憶装置たるランダ
ムアクセスメモリ５０に書き込むメモリ書き込み回路３
２1 ，３２2 と、データを書き込む際にランダムアクセ
スメモリ５０に与えるアドレスを生成するアドレス生成
回路３３1 ，３３2 とで構成してある。また、シリアル
信号送信装置４０は、ランダムアクセスメモリ５０から
読み込むメモリ読み込み回路４２と、データを読み込む
際にランダムアクセスメモリ５０に与えるアドレスを生
成するアドレス生成回路４３と、送信タイミング遅延パ
ルス発生回路８０の出力に基づいてシリアルデータを出
力するシリアル送信回路４１とで構成してある。
【００１５】以下、各部の動作を図３に示すタイムチャ
ートに基づいて説明する。いま、シリアル信号受信装置
３０1 が図３（ａ）に示すようなシリアル信号を、シリ
アル信号受信装置３０2 が図３（ｅ）に示すようなシリ
アル信号を、それぞれ受信した場合について説明する。
なお、これらのシリアル信号は、ヘッダとデータＤＡＴ
Ａとで構成されている。
ートに基づいて説明する。いま、シリアル信号受信装置
３０1 が図３（ａ）に示すようなシリアル信号を、シリ
アル信号受信装置３０2 が図３（ｅ）に示すようなシリ
アル信号を、それぞれ受信した場合について説明する。
なお、これらのシリアル信号は、ヘッダとデータＤＡＴ
Ａとで構成されている。
【００１６】シリアル信号受信装置３０1 は、シリアル
受信回路３１1 にて図３（ａ）に示すようなシリアル信
号を受信すると、新しいデータを受信／抽出する度に、
バス調停回路６０に対して図３（ｂ）に示すようなアク
セス要求信号を出力する。同様に、シリアル信号受信装
置３０2 は、シリアル受信回路３１2 にて図３（ｅ）に
示すようなシリアル信号を受信すると、新しいデータを
受信／抽出する度に、バス調停回路６０に対して図３
（ｆ）に示すようなアクセス要求信号を出力する。
受信回路３１1 にて図３（ａ）に示すようなシリアル信
号を受信すると、新しいデータを受信／抽出する度に、
バス調停回路６０に対して図３（ｂ）に示すようなアク
セス要求信号を出力する。同様に、シリアル信号受信装
置３０2 は、シリアル受信回路３１2 にて図３（ｅ）に
示すようなシリアル信号を受信すると、新しいデータを
受信／抽出する度に、バス調停回路６０に対して図３
（ｆ）に示すようなアクセス要求信号を出力する。
【００１７】バス調停回路６０は、アクセス要求信号が
入力されると、データバス９０が未使用の場合は直ちに
アクセス許可信号を出力するが、もしデータバス９０が
使用中の場合にはデータバス９０が未使用になるのを待
ってアクセス許可信号を出力する。従って、メモリ書き
込み回路３２1 には図３（ｃ）に示すようなタイミング
のアクセス許可信号が、メモリ書き込み回路３２2 には
図３（ｇ）に示すようなタイミングのアクセス許可信号
が、バス調停回路６０から入力される。
入力されると、データバス９０が未使用の場合は直ちに
アクセス許可信号を出力するが、もしデータバス９０が
使用中の場合にはデータバス９０が未使用になるのを待
ってアクセス許可信号を出力する。従って、メモリ書き
込み回路３２1 には図３（ｃ）に示すようなタイミング
のアクセス許可信号が、メモリ書き込み回路３２2 には
図３（ｇ）に示すようなタイミングのアクセス許可信号
が、バス調停回路６０から入力される。
【００１８】ここで、各シリアル信号受信装置３０1 ，
３０2 のメモリ書き込み回路３２1，３２2 は、バス調
停回路６０からアクセス許可信号が出力されるまでラン
ダムアクセスメモリ５０への書き込みは行なわない。こ
のため、メモリ書き込み回路３２1 は図３（ｄ）に示す
ようなタイミングでランダムアクセスメモリ５０への書
き込みを行ない、メモリ書き込み回路３２2 は図３
（ｈ）に示すようなタイミングでランダムアクセスメモ
リ５０への書き込みを行なう。
３０2 のメモリ書き込み回路３２1，３２2 は、バス調
停回路６０からアクセス許可信号が出力されるまでラン
ダムアクセスメモリ５０への書き込みは行なわない。こ
のため、メモリ書き込み回路３２1 は図３（ｄ）に示す
ようなタイミングでランダムアクセスメモリ５０への書
き込みを行ない、メモリ書き込み回路３２2 は図３
（ｈ）に示すようなタイミングでランダムアクセスメモ
リ５０への書き込みを行なう。
【００１９】一方、シリアル信号送信装置４０は、シリ
アル送信回路４１から主装置（例えば、調光装置）へデ
ータを送信するために、アクセス要求が許可されない場
合の待ち時間を考慮して、メモリ読み込み回路４２から
早めにアクセス要求信号を出力する（図３（ｊ）参
照）。バス調停回路６０は、メモリ読み込み回路４２か
らのアクセス要求信号が入力されると、データバス９０
が未使用の場合は直ちにアクセス許可信号を出力する
が、もしデータバス９０が使用中の場合にはデータバス
９０が未使用になるのを待ってアクセス許可信号を出力
する。従って、メモリ読み込み回路４２には図３（ｋ）
に示すようなタイミングのアクセス許可信号が、バス調
停回路６０から入力される。
アル送信回路４１から主装置（例えば、調光装置）へデ
ータを送信するために、アクセス要求が許可されない場
合の待ち時間を考慮して、メモリ読み込み回路４２から
早めにアクセス要求信号を出力する（図３（ｊ）参
照）。バス調停回路６０は、メモリ読み込み回路４２か
らのアクセス要求信号が入力されると、データバス９０
が未使用の場合は直ちにアクセス許可信号を出力する
が、もしデータバス９０が使用中の場合にはデータバス
９０が未使用になるのを待ってアクセス許可信号を出力
する。従って、メモリ読み込み回路４２には図３（ｋ）
に示すようなタイミングのアクセス許可信号が、バス調
停回路６０から入力される。
【００２０】ここで、シリアル信号送信回路４０のメモ
リ読み込み回路４２は、バス調停回路６０からのアクセ
ス許可信号が入力されるまでランダムアクセスメモリ５
０からの読み込みは行なわない。このため、メモリ読み
込み回路４２は図３（ｌ）に示すようなタイミングでラ
ンダムアクセスメモリ５０からの読み込みを行なう。と
ころで、上述のように、シリアル信号受信装置３０1 ，
３０2 は、新しいデータを受信／抽出する度にバス調停
回路６０に対してアクセス要求信号を出力する（図３
（ｂ），（ｆ）参照）が、バス調停回路６０からのアク
セス許可信号（図３（ｃ），（ｇ）参照）が入力される
までランダムアクセスメモリ５０への書き込みは行なわ
ないので、アドレス生成回路３３1 ，３３2 が出力する
アドレスと、各メモリ書き込み回路３２1 ，３２2 へ出
力されるアクセス許可信号とを監視すれば、各受信デー
タのランダムアクセスメモリ５０への書き込み（書き込
み終了時）を検出することができる。一方、シリアル信
号送信装置４０は、バス調停回路６０からアクセス許可
信号が出力されるまで、ランダムアクセスメモリ５０か
らの読み込みは行なわないので、バス調停回路６０がメ
モリ読み込み回路４２へ出力するアクセス許可信号を監
視すれば、各送信データの獲得時（読み込み開始時）を
検出することができる。遅延時間検出回路７０はこのよ
うな原理を利用した回路であって、各シリアル信号受信
装置３０1 ，３０2 及びシリアル信号送信装置４０へ出
力されるアクセス許可信号と、ランダムアクセスメモリ
５０に入力されるアドレスとに基づいて、各送信データ
について、各シリアル信号受信装置３０1 ，３０2 がラ
ンダムアクセスメモリ５０に書き込みを終了した時点か
らシリアル信号送信装置４０が当該データの読み込みを
開始するまでの遅延時間を算出するものである。このた
め、図３において例えばＤＡＴＡ１１の遅延時間はＴ11
になり、ＤＡＴＡ２３の遅延時間はＴ23（Ｔ11に比べて
非常に短い時間）になる。
リ読み込み回路４２は、バス調停回路６０からのアクセ
ス許可信号が入力されるまでランダムアクセスメモリ５
０からの読み込みは行なわない。このため、メモリ読み
込み回路４２は図３（ｌ）に示すようなタイミングでラ
ンダムアクセスメモリ５０からの読み込みを行なう。と
ころで、上述のように、シリアル信号受信装置３０1 ，
３０2 は、新しいデータを受信／抽出する度にバス調停
回路６０に対してアクセス要求信号を出力する（図３
（ｂ），（ｆ）参照）が、バス調停回路６０からのアク
セス許可信号（図３（ｃ），（ｇ）参照）が入力される
までランダムアクセスメモリ５０への書き込みは行なわ
ないので、アドレス生成回路３３1 ，３３2 が出力する
アドレスと、各メモリ書き込み回路３２1 ，３２2 へ出
力されるアクセス許可信号とを監視すれば、各受信デー
タのランダムアクセスメモリ５０への書き込み（書き込
み終了時）を検出することができる。一方、シリアル信
号送信装置４０は、バス調停回路６０からアクセス許可
信号が出力されるまで、ランダムアクセスメモリ５０か
らの読み込みは行なわないので、バス調停回路６０がメ
モリ読み込み回路４２へ出力するアクセス許可信号を監
視すれば、各送信データの獲得時（読み込み開始時）を
検出することができる。遅延時間検出回路７０はこのよ
うな原理を利用した回路であって、各シリアル信号受信
装置３０1 ，３０2 及びシリアル信号送信装置４０へ出
力されるアクセス許可信号と、ランダムアクセスメモリ
５０に入力されるアドレスとに基づいて、各送信データ
について、各シリアル信号受信装置３０1 ，３０2 がラ
ンダムアクセスメモリ５０に書き込みを終了した時点か
らシリアル信号送信装置４０が当該データの読み込みを
開始するまでの遅延時間を算出するものである。このた
め、図３において例えばＤＡＴＡ１１の遅延時間はＴ11
になり、ＤＡＴＡ２３の遅延時間はＴ23（Ｔ11に比べて
非常に短い時間）になる。
【００２１】送信タイミング遅延パルス発生回路８０
は、シリアル送信回路４１が送信するシリアルデータに
タイミング遅延を与える回路であって、遅延時間算出回
路７０が算出した遅延時間をもとに、送信タイミングの
必要遅延幅を計算している。シリアル送信回路４１は、
送信データの最終ビットから送信タイミング遅延パルス
発生回路８０の発生する遅延パルスの時間空けて、次の
ヘッダを送信する（図３（ｉ）参照）。このため、シリ
アル信号送信装置４０からランダムアクセスメモリ５０
へアクセスするタイミングが変わり、遅延時間も変化す
るのである。
は、シリアル送信回路４１が送信するシリアルデータに
タイミング遅延を与える回路であって、遅延時間算出回
路７０が算出した遅延時間をもとに、送信タイミングの
必要遅延幅を計算している。シリアル送信回路４１は、
送信データの最終ビットから送信タイミング遅延パルス
発生回路８０の発生する遅延パルスの時間空けて、次の
ヘッダを送信する（図３（ｉ）参照）。このため、シリ
アル信号送信装置４０からランダムアクセスメモリ５０
へアクセスするタイミングが変わり、遅延時間も変化す
るのである。
【００２２】ここで、送信タイミング遅延パルス発生回
路８０が、遅延時間算出回路７０にて算出された各遅延
時間の平均値ができるだけ小さくなるようなシリアル信
号送信装置４０のアクセスタイミングを算出して遅延パ
ルスを出力するようにすれば、各送信データの遅延時間
の平均が最小となるようにシリアル信号送信装置４０の
シリアル信号送信タイミングが制御されるので、全ての
データの受信から送信までの遅延時間を全体的に減少す
ることができるのである。
路８０が、遅延時間算出回路７０にて算出された各遅延
時間の平均値ができるだけ小さくなるようなシリアル信
号送信装置４０のアクセスタイミングを算出して遅延パ
ルスを出力するようにすれば、各送信データの遅延時間
の平均が最小となるようにシリアル信号送信装置４０の
シリアル信号送信タイミングが制御されるので、全ての
データの受信から送信までの遅延時間を全体的に減少す
ることができるのである。
【００２３】また、送信タイミング遅延パルス発生回路
８０が、遅延時間算出回路７０にて算出された遅延時間
の中から最も大きな遅延時間をもつ送信データを抽出
し、その送信データがランダムアクセスメモリ５０に書
き込まれた直後にシリアル信号送信装置４０が当該デー
タを読み込むようなシリアル信号送信装置４０のアクセ
スタイミングを算出して遅延パルスを出力するようにす
れば、遅延時間の最も大きいデータの遅延時間がより短
くなるようにシリアル信号送信装置４０のシリアル信号
送信タイミングが制御されるので、データの受信から送
信までの遅延時間が極端に大きいデータをなくすことが
可能になる。
８０が、遅延時間算出回路７０にて算出された遅延時間
の中から最も大きな遅延時間をもつ送信データを抽出
し、その送信データがランダムアクセスメモリ５０に書
き込まれた直後にシリアル信号送信装置４０が当該デー
タを読み込むようなシリアル信号送信装置４０のアクセ
スタイミングを算出して遅延パルスを出力するようにす
れば、遅延時間の最も大きいデータの遅延時間がより短
くなるようにシリアル信号送信装置４０のシリアル信号
送信タイミングが制御されるので、データの受信から送
信までの遅延時間が極端に大きいデータをなくすことが
可能になる。
【００２４】また、送信タイミング遅延パルス発生回路
８０が、遅延時間算出回路７０にて算出された各遅延時
間のバラツキができるだけ小さくなるようなシリアル信
号送信装置４０のアクセスタイミングを算出して遅延パ
ルスを出力するようにすれば、各送信データの遅延時間
のバラツキが最小となるようにシリアル信号送信装置４
０のシリアル信号送信タイミングが制御されるので、個
々のデータの受信から送信までの遅延時間を略均等にす
ることが可能になる。
８０が、遅延時間算出回路７０にて算出された各遅延時
間のバラツキができるだけ小さくなるようなシリアル信
号送信装置４０のアクセスタイミングを算出して遅延パ
ルスを出力するようにすれば、各送信データの遅延時間
のバラツキが最小となるようにシリアル信号送信装置４
０のシリアル信号送信タイミングが制御されるので、個
々のデータの受信から送信までの遅延時間を略均等にす
ることが可能になる。
【００２５】
【発明の効果】請求項１の発明は、データを一時的に記
憶する記憶装置と、シリアル信号を受信してデータを抽
出し前記記憶装置にデータを逐次書き込む複数のシリア
ル信号受信装置と、前記記憶装置から所望のデータを逐
次読み込んでシリアルデータに変換して送信するシリア
ル信号送信装置と、前記各装置間のデータ伝送路である
データバスと、前記各シリアル信号受信装置及び前記シ
リアル信号送信装置が前記記憶装置にアクセスするとき
の競合を調停するバス調停装置とを備えたシリアルデー
タスイッチであって、前記シリアル信号送信装置が送信
する各データについて前記シリアル信号受信装置が受信
してから前記シリアル信号送信装置が送信するまでの遅
延時間を求める遅延時間検出装置と、前記遅延時間検出
装置によって求められた遅延時間に基づいて前記シリア
ル信号送信装置のシリアル信号送信タイミングを制御す
る送信タイミング制御装置とを設けたので、データの受
信から送信までの遅延時間を短くすることができるとい
う効果がある。
憶する記憶装置と、シリアル信号を受信してデータを抽
出し前記記憶装置にデータを逐次書き込む複数のシリア
ル信号受信装置と、前記記憶装置から所望のデータを逐
次読み込んでシリアルデータに変換して送信するシリア
ル信号送信装置と、前記各装置間のデータ伝送路である
データバスと、前記各シリアル信号受信装置及び前記シ
リアル信号送信装置が前記記憶装置にアクセスするとき
の競合を調停するバス調停装置とを備えたシリアルデー
タスイッチであって、前記シリアル信号送信装置が送信
する各データについて前記シリアル信号受信装置が受信
してから前記シリアル信号送信装置が送信するまでの遅
延時間を求める遅延時間検出装置と、前記遅延時間検出
装置によって求められた遅延時間に基づいて前記シリア
ル信号送信装置のシリアル信号送信タイミングを制御す
る送信タイミング制御装置とを設けたので、データの受
信から送信までの遅延時間を短くすることができるとい
う効果がある。
【００２６】請求項２の発明は、請求項１の発明におい
て、送信タイミング制御装置が、シリアル信号送信装置
が送信する全データの遅延時間の平均値が小さくなるよ
うにシリアル信号送信装置のシリアル信号送信タイミン
グを制御するので、全てのデータの受信から送信までの
遅延時間を全体的に減少することができるという効果が
ある。
て、送信タイミング制御装置が、シリアル信号送信装置
が送信する全データの遅延時間の平均値が小さくなるよ
うにシリアル信号送信装置のシリアル信号送信タイミン
グを制御するので、全てのデータの受信から送信までの
遅延時間を全体的に減少することができるという効果が
ある。
【００２７】請求項３の発明は、請求項１の発明におい
て、送信タイミング制御装置が、シリアル信号送信装置
が送信する全データの中で遅延時間の最も大きいデータ
の遅延時間がより短くなるようにシリアル信号送信装置
のシリアル信号送信タイミングを制御するので、データ
の受信から送信までの遅延時間が極端に大きいデータを
なくすことが可能になるという効果がある。
て、送信タイミング制御装置が、シリアル信号送信装置
が送信する全データの中で遅延時間の最も大きいデータ
の遅延時間がより短くなるようにシリアル信号送信装置
のシリアル信号送信タイミングを制御するので、データ
の受信から送信までの遅延時間が極端に大きいデータを
なくすことが可能になるという効果がある。
【００２８】請求項４の発明は、請求項１の発明におい
て、送信タイミング制御装置が、シリアル信号送信装置
が送信する全データの遅延時間のバラツキが小さくなる
ようにシリアル信号送信装置のシリアル信号送信タイミ
ングを制御するので、個々のデータの受信から送信まで
の遅延時間を均等にすることが可能になるという効果が
ある。
て、送信タイミング制御装置が、シリアル信号送信装置
が送信する全データの遅延時間のバラツキが小さくなる
ようにシリアル信号送信装置のシリアル信号送信タイミ
ングを制御するので、個々のデータの受信から送信まで
の遅延時間を均等にすることが可能になるという効果が
ある。
【図１】実施形態を示す概略ブロック図である。
【図２】同上の具体例を示すブロック図である。
【図３】同上の動作説明図である。
【図４】従来例を示す概略ブロック図である。
３０ シリアル信号受信装置 ３０ シリアル信号受信装置 ４０ シリアル信号送信装置 ５０ シリアルデータ一時記憶装置 ６０ バス調停装置 ７０ 遅延時間検出装置 ８０ 送信タイミング制御装置 ９０ データバス １００ アドレスバス
Claims (4)
- 【請求項１】 データを一時的に記憶する記憶装置と、
シリアル信号を受信してデータを抽出し前記記憶装置に
データを逐次書き込む複数のシリアル信号受信装置と、
前記記憶装置から所望のデータを逐次読み込んでシリア
ルデータに変換して送信するシリアル信号送信装置と、
前記各装置間のデータ伝送路であるデータバスと、前記
各シリアル信号受信装置及び前記シリアル信号送信装置
が前記記憶装置にアクセスするときの競合を調停するバ
ス調停装置とを備えたシリアルデータスイッチであっ
て、前記シリアル信号送信装置が送信する各データにつ
いて前記シリアル信号受信装置が受信してから前記シリ
アル信号送信装置が送信するまでの遅延時間を求める遅
延時間検出装置と、前記遅延時間検出装置によって求め
られた遅延時間に基づいて前記シリアル信号送信装置の
シリアル信号送信タイミングを制御する送信タイミング
制御装置とを設けたことを特徴とするシリアルデータス
イッチ。 - 【請求項２】 送信タイミング制御装置は、シリアル信
号送信装置が送信する全データの遅延時間の平均値が小
さくなるようにシリアル信号送信装置のシリアル信号送
信タイミングを制御することを特徴とする請求項１記載
のシリアルデータスイッチ。 - 【請求項３】 送信タイミング制御装置は、シリアル信
号送信装置が送信する全データの中で遅延時間の最も大
きいデータの遅延時間がより短くなるようにシリアル信
号送信装置のシリアル信号送信タイミングを制御するこ
とを特徴とする請求項１記載のシリアルデータスイッ
チ。 - 【請求項４】 送信タイミング制御装置は、シリアル信
号送信装置が送信する全データの遅延時間のバラツキが
小さくなるようにシリアル信号送信装置のシリアル信号
送信タイミングを制御することを特徴とする請求項１記
載のシリアルデータスイッチ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP25991696A JPH10105512A (ja) | 1996-09-30 | 1996-09-30 | シリアルデータスイッチ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP25991696A JPH10105512A (ja) | 1996-09-30 | 1996-09-30 | シリアルデータスイッチ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH10105512A true JPH10105512A (ja) | 1998-04-24 |
Family
ID=17340716
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP25991696A Withdrawn JPH10105512A (ja) | 1996-09-30 | 1996-09-30 | シリアルデータスイッチ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH10105512A (ja) |
-
1996
- 1996-09-30 JP JP25991696A patent/JPH10105512A/ja not_active Withdrawn
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20031202 |