JPH10104309A - Icテスタ用テストボード - Google Patents
Icテスタ用テストボードInfo
- Publication number
- JPH10104309A JPH10104309A JP8278909A JP27890996A JPH10104309A JP H10104309 A JPH10104309 A JP H10104309A JP 8278909 A JP8278909 A JP 8278909A JP 27890996 A JP27890996 A JP 27890996A JP H10104309 A JPH10104309 A JP H10104309A
- Authority
- JP
- Japan
- Prior art keywords
- tester
- buffer
- test
- test board
- lsi
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Landscapes
- Testing Of Individual Semiconductor Devices (AREA)
- Tests Of Electronic Circuits (AREA)
Abstract
(57)【要約】
【課題】 ICテスタ用テストボードにおいて、被試験
ICの駆動能力を増大させることなく正確な試験を可能
にする。 【解決手段】 テストボード12において、ICソケッ
トの端子等からなる入力端子14Aと、ICテスタの測
定回路に接続される出力端子12Aとの間に被試験IS
I16の最終段の駆動能力よりも高い駆動能力を有する
バッファ20を接続する。LSI16の出力信号レベル
の良否を判定するには、バッファ20としてレベルセン
シティブなものを用いてICテスタ側でレベルを測定す
るか又はバッファ20として性能が安定したものを用い
てバッファ20の動作状態からICテスタ側で判定すれ
ばよい。
ICの駆動能力を増大させることなく正確な試験を可能
にする。 【解決手段】 テストボード12において、ICソケッ
トの端子等からなる入力端子14Aと、ICテスタの測
定回路に接続される出力端子12Aとの間に被試験IS
I16の最終段の駆動能力よりも高い駆動能力を有する
バッファ20を接続する。LSI16の出力信号レベル
の良否を判定するには、バッファ20としてレベルセン
シティブなものを用いてICテスタ側でレベルを測定す
るか又はバッファ20として性能が安定したものを用い
てバッファ20の動作状態からICテスタ側で判定すれ
ばよい。
Description
【0001】
【発明の属する技術分野】この発明は、IC(集積回
路)テスタ用のテストボードに関し、特にテストボード
の入力端子及び出力端子の間に高駆動能力のバッファを
接続したことにより正確な試験を可能にしたものであ
る。
路)テスタ用のテストボードに関し、特にテストボード
の入力端子及び出力端子の間に高駆動能力のバッファを
接続したことにより正確な試験を可能にしたものであ
る。
【0002】
【従来の技術】従来、LSI(大規模集積回路)等のI
Cを試験するためのICテスタとしては、図3に示すよ
うなテスト台を備えたものが知られている。
Cを試験するためのICテスタとしては、図3に示すよ
うなテスト台を備えたものが知られている。
【0003】テスト台10の上部には、テストボード1
2を装着するための凹部10aが設けられている。テス
トボード12の表面には、ICソケット14が設けられ
ている。
2を装着するための凹部10aが設けられている。テス
トボード12の表面には、ICソケット14が設けられ
ている。
【0004】LSIの試験に際しては、被試験LSI1
6のパッケージから導出された各リード16aをICソ
ケット14の対応するリード孔14aに挿入することに
よりLSI16をICソケット14に装着する。
6のパッケージから導出された各リード16aをICソ
ケット14の対応するリード孔14aに挿入することに
よりLSI16をICソケット14に装着する。
【0005】図3は、LSI16をICソケット14に
装着した状態を示すもので、LSI16の1つのリード
16aは、ICソケット14の1つの端子からなる入力
端子14Aと接触する。入力端子14Aは、ケーブル1
2Sを介してテストボード12の下面の出力端子12A
に接続される。出力端子12Aは、導電部材18を介し
てICテスタの測定回路(図示せず)に接続される。
装着した状態を示すもので、LSI16の1つのリード
16aは、ICソケット14の1つの端子からなる入力
端子14Aと接触する。入力端子14Aは、ケーブル1
2Sを介してテストボード12の下面の出力端子12A
に接続される。出力端子12Aは、導電部材18を介し
てICテスタの測定回路(図示せず)に接続される。
【0006】
【発明が解決しようとする課題】上記した従来のテスト
ボードによると、LSI16の出力側の駆動能力が低い
場合、正確な試験を行なえないという問題点があった。
この点を図5について説明する。
ボードによると、LSI16の出力側の駆動能力が低い
場合、正確な試験を行なえないという問題点があった。
この点を図5について説明する。
【0007】図5は、図4のテストボードの等価回路を
示すもので、図4と同様の部分には同様の符号を付して
ある。LSI16は、LSIチップ16A内の最終段F
Sからリード16aに出力信号を送出するものとする。
示すもので、図4と同様の部分には同様の符号を付して
ある。LSI16は、LSIチップ16A内の最終段F
Sからリード16aに出力信号を送出するものとする。
【0008】テストボード12において、入力端子14
Aから出力端子12Aまでの配線に関する抵抗及び静電
容量をそれぞれR1 及びC1 とする。また、テスト台1
0からICテスタの測定回路までの配線に関する抵抗及
び静電容量をそれぞれR2 及びC2 とする。
Aから出力端子12Aまでの配線に関する抵抗及び静電
容量をそれぞれR1 及びC1 とする。また、テスト台1
0からICテスタの測定回路までの配線に関する抵抗及
び静電容量をそれぞれR2 及びC2 とする。
【0009】LSI16のリード16aから送出される
電圧信号V1 は、テストボード12及びテスト台10を
介してICテスタの測定回路に入力される際に抵抗R
1 ,R2 及び静電容量C1 ,C2 の遅延作用により電圧
信号V2 として示すように波形がなまってしまう。この
ため、ICテスタの測定回路では、レベルやタイミング
について正確な試験を行なうことができなかった。
電圧信号V1 は、テストボード12及びテスト台10を
介してICテスタの測定回路に入力される際に抵抗R
1 ,R2 及び静電容量C1 ,C2 の遅延作用により電圧
信号V2 として示すように波形がなまってしまう。この
ため、ICテスタの測定回路では、レベルやタイミング
について正確な試験を行なうことができなかった。
【0010】通常、ある種のLSIは、10pF程度の
負荷を想定して設計されているが、上記したようにLS
I試験を行なうときは、80〜100pFの負荷がかか
り、駆動能力が不足する。そこで、LSIの駆動能力を
大きくすることが考えられる。しかし、駆動能力の増大
は、消費電力やノイズの増大を招くので得策とはいえな
い。
負荷を想定して設計されているが、上記したようにLS
I試験を行なうときは、80〜100pFの負荷がかか
り、駆動能力が不足する。そこで、LSIの駆動能力を
大きくすることが考えられる。しかし、駆動能力の増大
は、消費電力やノイズの増大を招くので得策とはいえな
い。
【0011】この発明の目的は、被試験ICの駆動能力
を増大させることなく正確な試験を可能にする新規なI
Cテスタ用テストボードを提供することにある。
を増大させることなく正確な試験を可能にする新規なI
Cテスタ用テストボードを提供することにある。
【0012】
【課題を解決するための手段】この発明は、被試験集積
回路の出力端子に接続される入力端子と、ICテスタの
測定回路に接続される出力端子とを備えたICテスタ用
テストボードにおいて、前記入力端子と前記出力端子と
の間に前記被試験集積回路の最終段の駆動能力よりも高
い駆動能力を有するバッファを接続したことを特徴とす
るものである。
回路の出力端子に接続される入力端子と、ICテスタの
測定回路に接続される出力端子とを備えたICテスタ用
テストボードにおいて、前記入力端子と前記出力端子と
の間に前記被試験集積回路の最終段の駆動能力よりも高
い駆動能力を有するバッファを接続したことを特徴とす
るものである。
【0013】この発明の構成によれば、テストボードの
入力端子及び出力端子の間に高駆動能力のバッファを接
続したので、低駆動能力のLSIであっても、その駆動
能力を増大させることなく正確な試験を行なうことがで
きる。
入力端子及び出力端子の間に高駆動能力のバッファを接
続したので、低駆動能力のLSIであっても、その駆動
能力を増大させることなく正確な試験を行なうことがで
きる。
【0014】
【発明の実施の形態】図1は、この発明の一実施形態に
係るICテスタ用テストボードを示すもので、図2に
は、図1のテストボードの等価回路を示す。図1,2に
おいて、図4,5と同様の部分には同様の符号を付して
詳細な説明を省略する。
係るICテスタ用テストボードを示すもので、図2に
は、図1のテストボードの等価回路を示す。図1,2に
おいて、図4,5と同様の部分には同様の符号を付して
詳細な説明を省略する。
【0015】図1の実施形態の特徴とするところは、テ
ストボード12において、ICソケットの端子からなる
入力端子14Aと配線層12aとの間にバッファ20を
接続すると共に配線層12aをケーブル12Sを介して
出力端子12Aに接続したことである。バッファ20と
しては、被試験LSI16のLSIチップ16A内にお
ける最終段FSの駆動能力よりも高い駆動能力を有する
ものを用いる。バッファ20は、入力端子14A又はそ
の近傍に接続するのが好ましい。
ストボード12において、ICソケットの端子からなる
入力端子14Aと配線層12aとの間にバッファ20を
接続すると共に配線層12aをケーブル12Sを介して
出力端子12Aに接続したことである。バッファ20と
しては、被試験LSI16のLSIチップ16A内にお
ける最終段FSの駆動能力よりも高い駆動能力を有する
ものを用いる。バッファ20は、入力端子14A又はそ
の近傍に接続するのが好ましい。
【0016】LSI16のリード16aからの出力信号
のレベルの良否を判定するためには、バッファ20とし
てレベルセンシティブなものを用いるとよい。すなわ
ち、図2に示すように電圧信号V1 を波形なまりが少な
い電圧信号V2 としてICテスタの測定回路に伝送し、
電圧信号V2 のレベルを測定すればよい。
のレベルの良否を判定するためには、バッファ20とし
てレベルセンシティブなものを用いるとよい。すなわ
ち、図2に示すように電圧信号V1 を波形なまりが少な
い電圧信号V2 としてICテスタの測定回路に伝送し、
電圧信号V2 のレベルを測定すればよい。
【0017】リード16aからの出力信号のレベルの良
否を判定するための他の方法としては、バッファ20と
して性能が安定したものを用い、ICテスタ側でバッフ
ァ20の動作状態からレベルの良否を判定するようにし
てもよい。例えば、バッファ20が正常に動作していれ
ば、LSI16の出力信号のレベルは所定の基準を満た
していると判定することができる。
否を判定するための他の方法としては、バッファ20と
して性能が安定したものを用い、ICテスタ側でバッフ
ァ20の動作状態からレベルの良否を判定するようにし
てもよい。例えば、バッファ20が正常に動作していれ
ば、LSI16の出力信号のレベルは所定の基準を満た
していると判定することができる。
【0018】上記した実施形態によれば、LSI16が
低駆動能力であっても、その駆動能力を増大させること
なく出力レベルやタイミングについて正確な試験を行な
うことができる。
低駆動能力であっても、その駆動能力を増大させること
なく出力レベルやタイミングについて正確な試験を行な
うことができる。
【0019】なお、テストボード12にICソケットの
代りにプローブカードを装着すると、ウェハ状態のLS
Iを試験することができる。この場合、入力端子14A
は、プローブカードのプローブに接続される端子となる
が、この端子にバッファ20を接続することによりこの
発明を実施することができる。
代りにプローブカードを装着すると、ウェハ状態のLS
Iを試験することができる。この場合、入力端子14A
は、プローブカードのプローブに接続される端子となる
が、この端子にバッファ20を接続することによりこの
発明を実施することができる。
【0020】
【発明の効果】以上のように、この発明によれば、テス
トボードの入力端子と出力端子との間に高駆動能力のバ
ッファを接続したので、被試験ICの駆動能力が低い場
合でもその駆動能力を増大させることなく正確な試験を
行なえる効果が得られるものである。
トボードの入力端子と出力端子との間に高駆動能力のバ
ッファを接続したので、被試験ICの駆動能力が低い場
合でもその駆動能力を増大させることなく正確な試験を
行なえる効果が得られるものである。
【図1】 この発明の一実施形態に係るテストボードを
示す断面図である。
示す断面図である。
【図2】 図1のテストボードの動作を説明するための
等価回路図である。
等価回路図である。
【図3】 従来のICテスタのテスト台を示す分解斜視
図である。
図である。
【図4】 従来のテストボードを示す断面図である。
【図5】 図4のテストボードの動作を説明するための
等価回路図である。
等価回路図である。
10:テスト台、12:テストボード、12A:出力端
子、14A:入力端子、16:LSI、20:バッフ
ァ。
子、14A:入力端子、16:LSI、20:バッフ
ァ。
Claims (1)
- 【請求項1】 被試験集積回路の出力端子に接続される
入力端子と、ICテスタの測定回路に接続される出力端
子とを備えたICテスタ用テストボードであって、 前記入力端子と前記出力端子との間に前記被試験集積回
路の最終段の駆動能力よりも高い駆動能力を有するバッ
ファを接続したことを特徴とするICテスタ用テストボ
ード。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP8278909A JPH10104309A (ja) | 1996-09-30 | 1996-09-30 | Icテスタ用テストボード |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP8278909A JPH10104309A (ja) | 1996-09-30 | 1996-09-30 | Icテスタ用テストボード |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH10104309A true JPH10104309A (ja) | 1998-04-24 |
Family
ID=17603792
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP8278909A Pending JPH10104309A (ja) | 1996-09-30 | 1996-09-30 | Icテスタ用テストボード |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH10104309A (ja) |
-
1996
- 1996-09-30 JP JP8278909A patent/JPH10104309A/ja active Pending
Similar Documents
Publication | Publication Date | Title |
---|---|---|
KR900006484B1 (ko) | Ic평가회로 소자와 평가회로 소자 검사수단을 갖는 반도체 집적회로 | |
US20040113642A1 (en) | Interface circuit coupling semiconductor test apparatus with tested semiconductor device | |
WO2003100446A3 (en) | High performance probe system for testing semiconductor wafers | |
JP2011196813A (ja) | 半導体集積回路のテスト方法、および、テストシステム | |
EP0802418A3 (en) | Method for high-speed testing a semiconductor device | |
JP2001183416A (ja) | テスト方法及びそれに用いるソケット及び半導体装置 | |
US6774649B2 (en) | Test system for conducting a function test of a semiconductor element on a wafer, and operating method | |
US6429676B1 (en) | Semiconductor chip ground noise immunity testing system and tester | |
US6931346B2 (en) | Method and apparatus for reduced pin count package connection verification | |
JPH10104309A (ja) | Icテスタ用テストボード | |
US6442718B1 (en) | Memory module test system with reduced driver output impedance | |
US6968485B2 (en) | Signal measurement apparatus and method | |
JP2002005999A (ja) | 半導体試験装置 | |
TWI824686B (zh) | 檢測電路 | |
JPH0682534A (ja) | 半導体集積回路装置 | |
JP3255122B2 (ja) | Lsi試験装置 | |
US6786761B1 (en) | Method and system for sensing the status of a ZIF socket lever | |
KR100608436B1 (ko) | 듀얼포트 릴레이를 이용한 소자의 누설전류 측정 방법 및장치 | |
US6894525B2 (en) | Method and device for time measurement on semiconductor modules employing the ball-grid-array technique | |
JP3152179B2 (ja) | 半導体装置のテスト回路 | |
JPH0128506B2 (ja) | ||
KR200248967Y1 (ko) | 잡음 제거회로가 구비된 번인 보드 | |
JP2884780B2 (ja) | Tab型半導体装置 | |
JP2836101B2 (ja) | プローバのアタッチメントボード | |
JP2002231776A (ja) | 半導体ウェハ及びその試験方法 |