JPH0997886A - Insulator isolated semiconductor device and manufacture thereof - Google Patents
Insulator isolated semiconductor device and manufacture thereofInfo
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Abstract
Description
【０００１】[0001]
【発明の属する技術分野】この発明は、一般に、絶縁体
分離半導体装置に関するものであり、より特定的には高
耐圧を保持することができるように改良された絶縁体分
離半導体装置に関する。この発明は、また、そのような
絶縁体分離半導体装置の製造方法に関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention generally relates to an insulator-isolated semiconductor device, and more particularly to an insulator-isolated semiconductor device improved so as to maintain a high breakdown voltage. The present invention also relates to a method for manufacturing such an insulator-isolated semiconductor device.
【０００２】[0002]
【従来の技術】図１２は、従来の半導体装置の第１の例
の断面図である。当該半導体装置は、絶縁基板３を備え
る。絶縁基板３の上にｎ型半導体層２（Silicon On Ins
ulator：ＳＯＩ層といわれる）が設けられている。ｎ型
半導体層２の表面には、低抵抗なｎ型半導体領域４が設
けられている。ｎ型半導体層２を取囲むようにｐ型半導
体領域５が設けられている。ｎ型半導体領域４に、カソ
ード電極６が接続されている。ｐ型半導体領域５に、ア
ノード電極７が接続されている。絶縁基板３の裏面に
は、裏面電極８が設けられている。ｎ型半導体層２中に
設けられた絶縁膜９は、ｎ型半導体層２を複数の部分に
分離するためのものである。ｎ型半導体層２の上に設け
られた絶縁膜１１は、カソード電極６とアノード電極７
を、他の部分と分離するためのものである。2. Description of the Related Art FIG. 12 is a sectional view of a first example of a conventional semiconductor device. The semiconductor device includes an insulating substrate 3. The n-type semiconductor layer 2 (Silicon On Ins
ulator: called an SOI layer) is provided. A low-resistance n-type semiconductor region 4 is provided on the surface of the n-type semiconductor layer 2. A p-type semiconductor region 5 is provided so as to surround the n-type semiconductor layer 2. The cathode electrode 6 is connected to the n-type semiconductor region 4. The anode electrode 7 is connected to the p-type semiconductor region 5. A back surface electrode 8 is provided on the back surface of the insulating substrate 3. The insulating film 9 provided in the n-type semiconductor layer 2 is for separating the n-type semiconductor layer 2 into a plurality of parts. The insulating film 11 provided on the n-type semiconductor layer 2 includes a cathode electrode 6 and an anode electrode 7.
Is for separating from other parts.
【０００３】次に、動作について説明する。図１３を参
照して、アノード電極７と裏面電極８を０Ｖとし、カソ
ード電極６に＋電圧を加えていくと、ｎ型半導体層２と
ｐ型半導体領域５の間のｐｎ接合から空乏層３３が延び
る。空乏層は、ｎ型半導体領域４に達すると、伸長を止
める。空乏層３３は、一種の絶縁体であり、カソード電
極６とアノード電極７間には電流は流れない、このよう
な半導体装置は、ダイオードといわれている。なお、絶
縁層３は、電圧を分担しない。Next, the operation will be described. Referring to FIG. 13, when the anode electrode 7 and the back surface electrode 8 are set to 0 V and + voltage is applied to the cathode electrode 6, the depletion layer 33 is formed from the pn junction between the n-type semiconductor layer 2 and the p-type semiconductor region 5. Extends. When the depletion layer reaches the n-type semiconductor region 4, it stops extending. The depletion layer 33 is a kind of insulator, and no current flows between the cathode electrode 6 and the anode electrode 7. Such a semiconductor device is called a diode. The insulating layer 3 does not share the voltage.
【０００４】[0004]
【発明が解決しようとする課題】上記構造を有する半導
体装置で、高耐圧化を図るためには、電界の大部分を保
持するｎ型半導体層２を広くとる必要がある。水平方向
を広くとることは比較的容易であるが、鉛直方向はＳＯ
Ｉ層の厚みｔSOI を大きくする必要があるため、分離領
域が拡大するという問題点があり、また、分離と埋込の
技術が困難になるという問題点がある。In order to increase the breakdown voltage of the semiconductor device having the above structure, the n-type semiconductor layer 2 that holds most of the electric field needs to be wide. It is relatively easy to take a wide horizontal direction, but SO in the vertical direction.
Since it is necessary to increase the thickness t SOI of the I layer, there is a problem that the isolation region is expanded, and there is a problem that the technique of isolation and embedding becomes difficult.
【０００５】図１４は、従来の半導体装置の第２の例の
断面図である。半導体基板１の上に、絶縁層３を介在さ
せて、ｎ型半導体層２が設けられている。図中、その他
の部材は、図１３に示す従来の半導体装置と同一である
ので、同一または相当する部分には、同一の参照番号を
付し、その説明を繰返さない。FIG. 14 is a sectional view of a second example of a conventional semiconductor device. An n-type semiconductor layer 2 is provided on a semiconductor substrate 1 with an insulating layer 3 interposed. In the figure, the other members are the same as those of the conventional semiconductor device shown in FIG. 13, and therefore, the same or corresponding parts are designated by the same reference numerals, and their description will not be repeated.
【０００６】次に、動作について説明する。図１５を参
照して、アノード電極７と裏面電極８を０Ｖとして、カ
ソード電極６に＋電圧を加えていくと、ｎ型半導体層２
とｐ型半導体領域５の間のｐｎ接合から空乏層Ａが伸び
る。このとき、半導体基板１は、全体が０Ｖになってお
り、絶縁層３を介して、フィールドプレートとして働く
ので、前述の空乏層Ａに加えて、ｎ型半導体層２と絶縁
層３の間の界面から、ｎ型半導体層２の表面に向かう方
向に空乏層Ｂが伸びる。一方、ｎ型半導体層２とｐ型半
導体領域５の間のｐｎ接合での電界は、空乏層Ａの伸び
が空乏層Ｂの影響で伸びやすくなることによって、緩和
される。この効果は、一般にＲｅｓｕｒｆ効果といわれ
ており、絶縁膜３の代わりに、ｐｎ接合をこの界面に沿
った位置に延長することによって、同様の効果が期待で
きることが、文献“ＩＥＢＭ Ｔｅｃｈ．Ｄｉｇ．，１
９７９，ｐｐ．２３８−２４１，Ｊ．Ａ．Ａｐｐｅｒｓ
ら”に紹介されている。Next, the operation will be described. Referring to FIG. 15, with the anode electrode 7 and the back surface electrode 8 set to 0 V, + voltage is applied to the cathode electrode 6, and the n-type semiconductor layer 2
The depletion layer A extends from the pn junction between the and p-type semiconductor region 5. At this time, the semiconductor substrate 1 has a voltage of 0 V as a whole, and acts as a field plate through the insulating layer 3. Therefore, in addition to the depletion layer A described above, a gap between the n-type semiconductor layer 2 and the insulating layer 3 The depletion layer B extends from the interface toward the surface of the n-type semiconductor layer 2. On the other hand, the electric field at the pn junction between the n-type semiconductor layer 2 and the p-type semiconductor region 5 is relaxed because the extension of the depletion layer A is easily extended due to the influence of the depletion layer B. This effect is generally referred to as the Resurf effect, and it is expected that the same effect can be expected by extending the pn junction to a position along this interface instead of the insulating film 3 in the document "IEBM Tech. Dig.,". 1
979, pp. 238-241, J. A. Appers
And others ”.
【０００７】上述の構造においては、酸化膜とシリコン
の単位厚さ当たりの電圧負担割合は、その誘電率（ε
OXi ＝３．９，εSi＝１１．７）の逆数の比となるの
で、約３：１である。電圧のかなりの部分を保持してい
る、この酸化膜３を厚膜化することによって、耐圧を向
上させることができる。In the above structure, the voltage burden ratio of the oxide film and silicon per unit thickness is determined by its dielectric constant (ε
OXi = 3.9, ε Si = 11.7), which is approximately 3: 1. The breakdown voltage can be improved by thickening the oxide film 3 which holds a considerable portion of the voltage.
【０００８】そのようすを、図１６に示す。図１６にお
いて、右上がりに変化している領域がＲｅｓｕｒｆ効果
の有効な範囲を示している。膜厚を単純に厚くしていく
と、ある値を境にして、逆に耐圧（ＢＶ）は低下する。
これは、空乏層Ｂの伸長を助ける半導体基板１のグラン
ド電位が遠ざかるにつれて、空乏層Ｂの伸びが弱くな
り、空乏層Ａの電界緩和効果が効かなくなっていくから
である。したがって、６００Ｖ等の高耐圧を実現するに
は、埋込酸化膜の膜厚を７μｍ近傍に制御して形成しな
ければならない。しかし、成膜法で、７μｍ近傍の埋込
酸化膜を形成するには、図１７を参照して、かなり長い
プロセス時間を必要とするため、コストが高くなるとい
う問題点があった。This is shown in FIG. In FIG. 16, an area that changes upward to the right indicates the effective range of the Resurf effect. When the film thickness is simply increased, the breakdown voltage (BV) decreases at a certain value.
This is because the extension of the depletion layer B becomes weaker and the electric field relaxation effect of the depletion layer A becomes less effective as the ground potential of the semiconductor substrate 1 which assists the extension of the depletion layer B becomes farther. Therefore, in order to realize a high breakdown voltage of 600 V or the like, the thickness of the buried oxide film must be controlled to be about 7 μm. However, in order to form a buried oxide film having a thickness of about 7 μm by the film forming method, as shown in FIG. 17, a considerably long process time is required, which causes a problem of high cost.
【０００９】この発明は、上記のような問題点を解決す
るためになされたもので、安価に作製できかつプロセス
時間を短縮することができるように改良された、絶縁体
分離半導体装置を提供することを目的とする。The present invention has been made to solve the above problems, and provides an insulator-isolated semiconductor device improved so as to be manufactured at low cost and to shorten the process time. The purpose is to
【００１０】この発明はまた、そのような絶縁体分離半
導体装置の製造方法を提供することを目的とする。Another object of the present invention is to provide a method of manufacturing such an insulator-isolated semiconductor device.
【００１１】[0011]
【課題を解決するための手段】この発明の第１の局面に
従う絶縁体分離半導体装置は、誘電率が８．８以上の高
誘電物質で形成された高誘電体層を備える。上記高誘電
体層の上にＳＯＩ層が形成されている。An insulator-isolated semiconductor device according to a first aspect of the present invention includes a high dielectric layer formed of a high dielectric material having a dielectric constant of 8.8 or more. An SOI layer is formed on the high dielectric layer.
【００１２】この発明の第２の局面に従う絶縁体分離半
導体装置の製造方法においては、まず、高誘電体基板と
半導体基板を準備する。上記高誘電体基板および上記半
導体基板の少なくとも一方の、表面に絶縁層を形成す
る。上記絶縁層を間に挟んで、上記高誘電体基板と上記
半導体基板とを貼り合わせる。上記貼り合わせ工程の
後、上記半導体基板を所定の厚さになるまで研削・研磨
する。In the method for manufacturing an insulator-isolated semiconductor device according to the second aspect of the present invention, first, a high dielectric substrate and a semiconductor substrate are prepared. An insulating layer is formed on the surface of at least one of the high dielectric substrate and the semiconductor substrate. The high dielectric substrate and the semiconductor substrate are attached to each other with the insulating layer interposed therebetween. After the bonding step, the semiconductor substrate is ground and polished until it has a predetermined thickness.
【００１３】[0013]
【発明の実施の形態】以下、この発明の実施の形態を図
について説明する。BEST MODE FOR CARRYING OUT THE INVENTION Embodiments of the present invention will be described below with reference to the drawings.
【００１４】発明の実施の形態１ 図１は、本発明の実施の形態１に係るＳＯＩダイオード
の断面図である。当該装置は、高誘電率物質で形成され
た絶縁層３ａを備える。絶縁層３ａの上に、ｎ型半導体
層２が設けられている。ｎ型半導体層２の表面には、低
抵抗なｎ型半導体領域４が設けられている。また、ｎ型
半導体層２中には、低抵抗のｎ型半導体領域４から離れ
た位置に、ｐ型半導体領域５が設けられている。ｎ型半
導体領域４には、カソード電極６が接続されており、ｐ
型半導体領域５にはアノード電極７が接続されている。
絶縁膜１１は、カソード電極６とアノード電極７を他の
部分と分離するためのものである。絶縁層３ａの裏面に
は、裏面電極８が設けられている。 First Embodiment of the Invention FIG. 1 is a sectional view of an SOI diode according to a first embodiment of the present invention. The device comprises an insulating layer 3a made of a high dielectric constant material. The n-type semiconductor layer 2 is provided on the insulating layer 3a. A low-resistance n-type semiconductor region 4 is provided on the surface of the n-type semiconductor layer 2. Further, in the n-type semiconductor layer 2, a p-type semiconductor region 5 is provided at a position apart from the low-resistance n-type semiconductor region 4. A cathode electrode 6 is connected to the n-type semiconductor region 4, and p
An anode electrode 7 is connected to the type semiconductor region 5.
The insulating film 11 is for separating the cathode electrode 6 and the anode electrode 7 from other portions. A back surface electrode 8 is provided on the back surface of the insulating layer 3a.
【００１５】図１において、Ｗ＝１５４μｍ、ｔSOI ＝
１０μｍとしたときの耐圧（ＢＶ）と絶縁層の厚さ（ｔ
ins ）との関係を、図２中の、グラフ（２）に示す。図
２には、また、比較の意味で、従来技術である図１５に
示す従来のＳＯＩダイオードについて、Ｗ＝１５４μ
ｍ、ｔSOI ＝１０μｍとしたときの耐圧（ＢＶ）と埋込
酸化膜の厚さ（ｔOXi ）との関係も、グラフ（１）とし
て示されている。In FIG. 1, W = 154 μm, t SOI =
Withstand voltage (BV) and thickness of insulating layer (t
ins ) is shown in the graph (2) in FIG. For the purpose of comparison, FIG. 2 also shows that W = 154 μ for the conventional SOI diode shown in FIG.
The relationship between the breakdown voltage (BV) and the thickness of the buried oxide film (t OXi ) when m and t SOI = 10 μm is also shown in graph (1).
【００１６】なお、この発明の実施の形態では、絶縁層
３ａを、高誘電体物質であるＴａ2Ｏ5 （εr ＝２０．
０）で形成している。In the embodiment of the present invention, the insulating layer 3a is formed of Ta 2 O 5 (ε r = 20.
0).
【００１７】図２のグラフ（１）を参照して、従来の酸
化膜（εr ＝３．９）を用いた場合、Ｒｅｓｕｒｆ効果
が有効に認められるのは、ｔOXi ＜１５μｍの範囲であ
るが、本発明の実施の形態（εr ＝２０．０）では、ｔ
ins ＜９０μｍと拡張されるのがわかる。Referring to the graph (1) in FIG. 2, when the conventional oxide film (ε r = 3.9) is used, the Resurf effect is effectively recognized in the range of t OXi <15 μm. However, in the embodiment (ε r = 20.0) of the present invention, t
It can be seen that ins <90 μm is expanded.
【００１８】次に、従来のＳＯＩダイオードにおいてｔ
OXi ＝７μｍにし、Ｖc ＝６００Ｖにした場合のポテン
シャル分布図を図４に示し、本発明の実施の形態に係る
ＳＯＩダイオードにおいて、ｔins ＝１００μｍにし、
Ｖc ＝６００Ｖにした場合のポテンシャル分布図を図４
に示す。図３と図４を参照して、いずれも、空乏層端
（図中、点線で示した部分）は、ｎ+ 領域の周辺にまで
伸長しており、また、ポテンシャルコンターは、酸化
膜、高誘電体物質で形成された絶縁層のいずれの内部へ
も入り込んでいて、Ｒｅｓｕｒｆ効果が十分効いている
のがわかる。Next, in the conventional SOI diode, t
FIG. 4 shows a potential distribution diagram when OXi = 7 μm and V c = 600 V, and in the SOI diode according to the embodiment of the present invention, t ins = 100 μm,
Fig. 4 shows a potential distribution diagram when V c = 600V.
Shown in 3 and 4, the depletion layer edge (indicated by a dotted line in the figure) extends to the periphery of the n + region, and the potential contours are oxide film, high It can be seen that the Resurf effect is sufficiently effective because it penetrates into any of the insulating layers formed of the dielectric material.
【００１９】また、図４（εr ＝２０．０の場合）につ
いていえば、ポテンシャルコンターは主に垂直方向に走
っており、ＳＯＩ層の中での電界集中は図３に示す従来
のダイオード（εr ＝３．９）に比べて、さらに緩和さ
れているのがわかる。Further, referring to FIG. 4 (in the case of ε r = 20.0), the potential contour is mainly running in the vertical direction, and the electric field concentration in the SOI layer is the conventional diode shown in FIG. It can be seen that it is further relaxed compared to ε r = 3.9).
【００２０】図５は、εr ＝２０の場合のＳＯＩダイオ
ードの断面図である。Ｖcc印加電極の直下で、垂直方向
に関して、ほぼ９割以上の電圧分担が、高誘電体物質で
負担されているのがわかる。FIG. 5 is a sectional view of an SOI diode when ε r = 20. It can be seen that directly below the V cc application electrode, the high dielectric material bears a voltage share of approximately 90% or more in the vertical direction.
【００２１】図６は、図３および図４での各々Ｍ−ｍ′
断面図で、電界強度分布の比較を行なった図である。絶
縁層を高誘電体で形成し、絶縁層の厚さを増加させたこ
とから、電界強度は約１／５に低下しているのがわか
る。以上が、本発明の実施の形態におけるＳＯＩダイオ
ードと従来のＳＯＩダイオードとの、電気特性上の比較
である。FIG. 6 shows M-m 'in FIGS. 3 and 4, respectively.
It is a figure which compared electric field intensity distribution in a sectional view. It can be seen that the electric field strength is reduced to about ⅕ because the insulating layer is formed of a high dielectric and the thickness of the insulating layer is increased. The above is a comparison in electrical characteristics between the SOI diode according to the embodiment of the present invention and the conventional SOI diode.
【００２２】次に、本発明の実施の形態におけるＳＯＩ
ダイオードと従来のＳＯＩダイオードの製法上の比較に
ついて説明する。Next, the SOI in the embodiment of the present invention
A method of manufacturing a diode and a conventional SOI diode will be compared.
【００２３】図１５に示す従来のＳＯＩダイオードの場
合では、７μｍの厚さの酸化膜３を得るためには、図１
７より、１０５０℃，５ａｔｍ下で、約２０時間加熱す
る必要があり、コスト、プロセス時間ともに、問題とな
っている。一方、本発明の実施の形態によれば、予め準
備した高誘電体基板を直接シリコン基板と接着した後
は、プロセス完了後の裏面研磨で、所定の膜厚（今在の
例では１００μｍ）に設定する以外には、従来プロセス
と同一である。In the case of the conventional SOI diode shown in FIG. 15, in order to obtain the oxide film 3 having a thickness of 7 μm, the structure shown in FIG.
7, it is necessary to heat at 1050 ° C. and 5 atm for about 20 hours, which is a problem in terms of cost and process time. On the other hand, according to the embodiment of the present invention, after the high-dielectric substrate prepared in advance is directly bonded to the silicon substrate, the back surface polishing after the process is completed gives a predetermined film thickness (100 μm in the present example). Except for setting, it is the same as the conventional process.
【００２４】上記の例では、Ｔａ2 Ｏ5 （εr ＝２０．
０）について説明したが、さらに誘電率を上げた場合、
より厚い絶縁層でも、耐圧を確保することは可能であ
る。実際上、基板の機械的強度を確保するためには、ウ
ェハ径にもよるが、一般に、厚いほうが望ましい。一
方、放熱の上では、薄いほうが望ましいので、用途、信
頼性に応じて、材質と寸法を決定するのが好ましい。In the above example, Ta 2 O 5 (ε r = 20.
0) was explained, but when the dielectric constant is further increased,
It is possible to secure the breakdown voltage even with a thicker insulating layer. In practice, in order to secure the mechanical strength of the substrate, it is generally desirable that the thickness be thick, although it depends on the wafer diameter. On the other hand, in terms of heat dissipation, it is desirable that the material is thin, and therefore it is preferable to determine the material and dimensions according to the application and reliability.
【００２５】発明の実施の形態２ 図７は、本発明を適用したＳＯＩ−ＭＯＳの断面図であ
る。なお、図７において、図１に示す装置の中の部材と
同一または相当する部分には、同一の参照番号を付し、
その説明を繰返さない。図７を参照して、ｐ+ 拡散領域
５の表面にｎ+拡散領域１２が設けられており、ｎ+ 拡
散領域に電極７が接続されている。絶縁膜１１中であっ
て、ｐ+ 拡散領域５の上に、制御電極１３が設けられて
いる。制御電極１３は、ｐ+ 拡散領域５の表面にチャネ
ルを形成する能力を有する。ＳＯＩ−ＭＯＳの場合も、
制御電極１３をグランド電位に接続すれば、ｐ拡散領域
５とｎ型半導体基板２との接合から空乏層が伸びるの
で、耐圧を決定する要因は、ダイオードの場合と同じで
ある。 Embodiment 2 of the Invention FIG. 7 is a sectional view of an SOI-MOS to which the present invention is applied. In FIG. 7, parts that are the same as or correspond to the members in the device shown in FIG.
The description will not be repeated. Referring to FIG. 7, n + diffusion region 12 is provided on the surface of p + diffusion region 5, and electrode 7 is connected to the n + diffusion region. A control electrode 13 is provided on the p + diffusion region 5 in the insulating film 11. The control electrode 13 has the ability to form a channel on the surface of the p + diffusion region 5. In the case of SOI-MOS,
When the control electrode 13 is connected to the ground potential, the depletion layer extends from the junction between the p diffusion region 5 and the n-type semiconductor substrate 2, so the factor that determines the breakdown voltage is the same as in the case of the diode.
【００２６】発明の実施の形態３ 図８は、本発明を適用したＳＯＩ−ＩＧＢＴの断面図で
ある。図中、ｎ+ 拡散領域４の表面にｐ+ 拡散領域１４
が形成されている。その他の構成は、図７に示すＳＯＩ
−ＭＯＳと同様であるので、同一または相当する部分に
は、同一の参照番号を付し、その説明を繰返さない。Ｓ
ＯＩ−ＩＧＢＴの場合も、制御電極１３をグランド電位
に接続すれば、ｐ拡散領域５とｎ型半導体層２との接合
から空乏層が伸びるので、耐圧を決定する要因は、ダイ
オード、ＳＯＩ−ＭＯＳの場合と基本的に同一である。
ただし、場合によっては、ｐ拡散領域１４、ｎ型半導体
基板２、ｐ拡散領域５とからなるＰＮＰトランジスタの
ベースオープン状態での耐圧に律速されて、若干耐圧が
低下する場合はあるが、ｎ+ 拡散領域４の最適設計によ
って回避可能であり、また、Ｒｅｓｕｒｆ効果のＢＶ−
ｔOXi （ｔins ）依存性については、基本的に変わらな
い。 Embodiment 3 of the Invention FIG. 8 is a sectional view of an SOI-IGBT to which the present invention is applied. In the figure, the p + diffusion region 14 is formed on the surface of the n + diffusion region 4.
Are formed. Other configurations are the SOI shown in FIG.
Since it is similar to the -MOS, the same or corresponding parts are designated by the same reference numerals, and the description thereof will not be repeated. S
Also in the case of the OI-IGBT, if the control electrode 13 is connected to the ground potential, the depletion layer extends from the junction between the p diffusion region 5 and the n-type semiconductor layer 2, so that the factors that determine the breakdown voltage are the diode and the SOI-MOS. It is basically the same as the case.
However, in some cases, is limited by the breakdown voltage of the base open the PNP transistor composed of the p diffusion region 14, n-type semiconductor substrate 2, p diffusion region 5 which, although slightly some if the breakdown voltage is lowered, n + This can be avoided by the optimal design of the diffusion region 4, and the BV-
The t OXi (t ins ) dependency is basically unchanged.
【００２７】なお、高誘電体物質としては、Ｔａ2 Ｏ5
（εr ＝２０．０）、ＴｉＯ3 （ε r ＝８０）、ＳｒＴ
ｉＯ3 （εr ＝２００）等があるが、実用性の高いもの
としてはＡｌＮ（εr ＝８．８）等もある。As the high dielectric substance, Ta is used.2OFive
(Εr= 20.0), TiOThree(Ε r= 80), SrT
iOThree(Εr= 200), but with high practicality
As AlN (εr= 8.8) and so on.
【００２８】発明の実施の形態４ 次に、絶縁体分離半導体装置の製造方法について説明す
る。 Fourth Embodiment of the Invention Next, a method of manufacturing an insulator-isolated semiconductor device will be described.
【００２９】図９を参照して、半導体基板２の一方の面
に、酸化膜または窒化膜等の薄い絶縁膜３ｂを形成す
る。Referring to FIG. 9, a thin insulating film 3b such as an oxide film or a nitride film is formed on one surface of semiconductor substrate 2.
【００３０】図１０を参照して、薄い絶縁層３ｂを介在
させて、半導体基板２と高誘電体基板３ａを貼り合わ
せ、熱処理によって、両者の密着性を強化する。Referring to FIG. 10, semiconductor substrate 2 and high dielectric substrate 3a are bonded to each other with thin insulating layer 3b interposed, and heat treatment is performed to enhance the adhesion between the two.
【００３１】図１１を参照して、半導体基板２を研削・
研磨し、所定の厚さに制御する。これによって、絶縁体
分離半導体装置の基板が完成する。Referring to FIG. 11, the semiconductor substrate 2 is ground.
Polish and control to a predetermined thickness. This completes the substrate of the insulator-isolated semiconductor device.
【００３２】なお、本実施例に係る方法は、高誘電体基
板３ａを半導体基板２と直接接合させるより、絶縁層を
介在させて両者を接合させるほうが密着性が高い場合に
有効な方法であり、高誘電体基板と半導体基板との密着
性が高い場合には、絶縁膜３ｂの形成工程を省略するこ
とも可能である。The method according to the present embodiment is more effective in the case where the adhesion between the high dielectric substrate 3a and the semiconductor substrate 2 is higher than that in the case where the high dielectric substrate 3a is directly bonded to the semiconductor substrate 2 with an insulating layer interposed therebetween. If the high-dielectric substrate and the semiconductor substrate have high adhesion, the step of forming the insulating film 3b can be omitted.
【００３３】また、高誘電体基板３ａの上に絶縁膜３ｂ
を形成し、絶縁膜３ｂを介在させて、高誘電体基板３ａ
と半導体基板２とを貼り合わせてもよい。Further, the insulating film 3b is formed on the high dielectric substrate 3a.
And a high dielectric substrate 3a with an insulating film 3b interposed therebetween.
And the semiconductor substrate 2 may be bonded together.
【００３４】さらに、半導体基板２の一方の面に絶縁膜
３ｂを形成し、さらに、高誘電体基板３ａの一方の面に
絶縁膜３ｂを形成し、最後に、絶縁膜３ｂ同士を貼り合
わせて、基板を形成してもよい。Further, the insulating film 3b is formed on one surface of the semiconductor substrate 2, the insulating film 3b is further formed on one surface of the high dielectric substrate 3a, and finally the insulating films 3b are bonded to each other. , A substrate may be formed.
【００３５】以上説明したとおり、この発明の第１の局
面に従う装置によれば、高耐圧パワーデバイスＳＯＩ基
板の埋込酸化膜／支持用半導体基板に相当する部分や支
持用絶縁体基板の部分を、高誘電体基板をもって一体的
に構成するようにしたため、高耐圧に必要だった厚い埋
込酸化膜を形成する必要がなくなり、安価に製品が得ら
れ、またプロセス時間を短縮することができる。As described above, according to the device according to the first aspect of the present invention, the portion corresponding to the buried oxide film / supporting semiconductor substrate of the high breakdown voltage power device SOI substrate and the portion of the supporting insulator substrate are removed. Since the high dielectric substrate is integrally formed, it is not necessary to form a thick buried oxide film required for high breakdown voltage, a product can be obtained at low cost, and the process time can be shortened.
【００３６】また、この発明の第２の局面に従う方法に
よれば、ＳＯＩ層と高誘電体基板との間に第２の薄い絶
縁層を介して貼り合わせることにより、貼り合わせ強度
の向上した信頼性の高いＳＯＩ基板を得ることができ
る。Further, according to the method of the second aspect of the present invention, by bonding the SOI layer and the high dielectric substrate via the second thin insulating layer, the bonding strength is improved and the reliability is improved. A highly reliable SOI substrate can be obtained.
【図１】 この発明の実施の形態１におけるＳＯＩダイ
オードの断面図である。FIG. 1 is a sectional view of an SOI diode according to a first embodiment of the present invention.
【図２】 この発明に係るＳＯＩダイオードと従来例に
係るＳＯＩダイオードとの電気特性の比較説明図であ
る。FIG. 2 is a comparative explanatory diagram of electrical characteristics of an SOI diode according to the present invention and an SOI diode according to a conventional example.
【図３】 従来のＳＯＩダイオードの電気特性の説明図
である。FIG. 3 is an explanatory diagram of electrical characteristics of a conventional SOI diode.
【図４】 発明の実施の形態１に係るＳＯＩ−ダイオー
ドの電気特性の説明図である。FIG. 4 is an explanatory diagram of electrical characteristics of the SOI-diode according to the first embodiment of the invention.
【図５】 発明の実施の形態１に係るＳＯＩ−ダイオー
ドの電気特性の説明図である。FIG. 5 is an explanatory diagram of electrical characteristics of the SOI-diode according to the first embodiment of the invention.
【図６】 発明の実施の形態１に係るＳＯＩ−ダイオー
ドと従来のＳＯＩ−ダイオードの電気特性の比較説明図
である。FIG. 6 is a comparative explanatory diagram of electrical characteristics of the SOI-diode according to the first embodiment of the invention and a conventional SOI-diode.
【図７】 発明の実施の形態２に係るＳＯＩ−ＭＯＳの
断面図である。FIG. 7 is a sectional view of an SOI-MOS according to a second embodiment of the invention.
【図８】 発明の実施の形態３に係るＳＯＩ−ＩＧＢＴ
の断面図である。FIG. 8 is an SOI-IGBT according to a third embodiment of the invention.
FIG.
【図９】 発明の実施の形態３に係る絶縁体分離半導体
装置の製造方法の第１の工程における半導体装置の断面
図である。FIG. 9 is a sectional view of a semiconductor device in a first step of a method for manufacturing an insulator-isolated semiconductor device according to a third embodiment of the invention.
【図１０】 発明の実施の形態４に係る絶縁体分離半導
体装置の製造方法の順序の第２の工程における半導体装
置の断面図である。FIG. 10 is a cross-sectional view of the semiconductor device in a second step of the order of the method for manufacturing an insulator-isolated semiconductor device according to the fourth embodiment of the invention.
【図１１】 発明の実施の形態４に係る絶縁体分離半導
体装置の製造方法の順序の第３の工程における半導体装
置の断面図である。FIG. 11 is a sectional view of the semiconductor device in a third step of the order of the method for manufacturing an insulator-isolated semiconductor device according to the fourth embodiment of the invention.
【図１２】 第１の従来例のＳＯＩ−ダイオードの断面
図である。FIG. 12 is a sectional view of an SOI-diode of a first conventional example.
【図１３】 第１の従来例のＳＯＩ−ダイオードの動作
を説明するための図である。FIG. 13 is a diagram for explaining the operation of the SOI-diode of the first conventional example.
【図１４】 第２の従来例に係るＳＯＩ−ダイオードの
断面図である。FIG. 14 is a sectional view of an SOI-diode according to a second conventional example.
【図１５】 第２の従来例に係るＳＯＩ−ダイオードの
動作を説明するための図である。FIG. 15 is a diagram for explaining the operation of the SOI-diode according to the second conventional example.
【図１６】 ＳＯＩダイオードの電気特性を説明するた
めの図である。FIG. 16 is a diagram for explaining electrical characteristics of an SOI diode.
【図１７】 酸化膜厚と酸化時間との関係図である。FIG. 17 is a graph showing the relationship between oxide film thickness and oxidation time.
２ ＳＯＩ層、３ａ 高誘電体層。 2 SOI layer, 3a High dielectric layer.
フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 29/91 Ｅ Continuation of the front page (51) Int.Cl. 6 Identification code Office reference number FI Technical display area H01L 29/91 E
Claims (2)
された高誘電体層と、 前記高誘電体層の上に形成されたＳＯＩ層と、を備え
た、絶縁体分離半導体装置。1. An insulator-isolated semiconductor device comprising: a high dielectric layer made of a high dielectric material having a dielectric constant of 8.8 or more; and an SOI layer formed on the high dielectric layer. .
程と、 前記高誘電体基板および前記半導体基板の少なくとも一
方の、表面に絶縁層を形成する工程と、 前記絶縁層を間に挟んで前記高誘電体基板と前記半導体
基板とを貼り合わせる工程と、 前記貼り合わせ工程の後、前記半導体基板を所定の厚さ
になるまで研削・研磨する工程と、を備えた、絶縁体分
離半導体装置の製造方法。2. A step of preparing a high-dielectric substrate and a semiconductor substrate; a step of forming an insulating layer on the surface of at least one of the high-dielectric substrate and the semiconductor substrate; An insulator-isolated semiconductor device comprising: a step of bonding the high dielectric substrate and the semiconductor substrate; and a step of grinding and polishing the semiconductor substrate to a predetermined thickness after the bonding step. Manufacturing method.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP25489995A JP3476978B2 (en) | 1995-10-02 | 1995-10-02 | Insulator-isolated semiconductor device and method of manufacturing the same |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP25489995A JP3476978B2 (en) | 1995-10-02 | 1995-10-02 | Insulator-isolated semiconductor device and method of manufacturing the same |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0997886A true JPH0997886A (en) | 1997-04-08 |
| JP3476978B2 JP3476978B2 (en) | 2003-12-10 |
Family
ID=17271396
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| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP25489995A Expired - Lifetime JP3476978B2 (en) | 1995-10-02 | 1995-10-02 | Insulator-isolated semiconductor device and method of manufacturing the same |
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| Country | Link |
|---|---|
| JP (1) | JP3476978B2 (en) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| FR2849271A1 (en) * | 2002-12-19 | 2004-06-25 | Mitsubishi Electric Corp | Dielectric separation type semiconductor device, e.g. silicon on insulator diode, comprises first auxiliary dielectric layer having portion junctioned to second main surface of primary dielectric layer |
| US7855427B2 (en) | 2003-05-12 | 2010-12-21 | Mitsubushi Denki Kabushiki Kaisha | Semiconductor device with a plurality of isolated conductive films |
-
1995
- 1995-10-02 JP JP25489995A patent/JP3476978B2/en not_active Expired - Lifetime
Cited By (3)
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|---|---|---|---|---|
| FR2849271A1 (en) * | 2002-12-19 | 2004-06-25 | Mitsubishi Electric Corp | Dielectric separation type semiconductor device, e.g. silicon on insulator diode, comprises first auxiliary dielectric layer having portion junctioned to second main surface of primary dielectric layer |
| US6992363B2 (en) | 2002-12-19 | 2006-01-31 | Mitsubishi Denki Kabushiki Kaisha | Dielectric separation type semiconductor device and method of manufacturing the same |
| US7855427B2 (en) | 2003-05-12 | 2010-12-21 | Mitsubushi Denki Kabushiki Kaisha | Semiconductor device with a plurality of isolated conductive films |
Also Published As
| Publication number | Publication date |
|---|---|
| JP3476978B2 (en) | 2003-12-10 |
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