JP2629313B2 - Semiconductor integrated circuit and manufacturing method thereof - Google Patents
Semiconductor integrated circuit and manufacturing method thereofInfo
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は半導体集積回路の素子分離構造に関するもの
である。Description: TECHNICAL FIELD The present invention relates to an element isolation structure of a semiconductor integrated circuit.
主なる一面にデバイスの形成されているシリコン基板
の裏面よりシリコンのみを選択的に溶解する加工液を用
いる選択研磨を行い、デバイスのフィールド酸化膜を研
磨のストッパとすることにより薄膜状デバイスを形成で
きることが知られている（浜口恒夫，遠藤伸裕，応用物
理第56巻，第11号（1987）pp1480−1484）。第３図
（ａ）〜（ｃ）はｐ型シリコン基板に形成されたｎチャ
ネルMOSFETを裏面選択研磨さらにそれに続く絶縁膜形成
を至て薄膜状デバイスを得る工程を説明するための工程
断面図である。第３図（ａ）はフィールド酸化膜によっ
て素子分離されているｎチャネルMOSFET形成領域の断面
図である。11はｐ型基板、12はフィールド酸化膜、13は
層間絶縁膜、14はソース（n+）、15はドレイン（n+）、
16はゲート、17はVSS（０〔Ｖ〕）、18はVDD（５
〔Ｖ〕）である。第３図（ｂ）はｐ型シリコン基板11の
裏面より選択研磨を行ったデバイスである。選択研磨は
フィールド酸化膜12の底面で図示されたように終了し、
さらに、研磨を行った面に絶縁膜19を形成することによ
り薄膜状デバイスを得ることができる（第３図
（ｃ））。Performs selective polishing using a processing liquid that selectively dissolves only silicon from the back surface of the silicon substrate where the device is formed on one main surface, and forms a thin film device by using the field oxide film of the device as a polishing stopper It is known that it can be done (Tsuneo Hamaguchi, Nobuhiro Endo, Applied Physics Vol. 56, No. 11 (1987), pp. 1480-1484). FIGS. 3 (a) to 3 (c) are process cross-sectional views for explaining a process of obtaining a thin film device by selectively polishing a back surface of an n-channel MOSFET formed on a p-type silicon substrate and subsequently forming an insulating film. is there. FIG. 3A is a cross-sectional view of an n-channel MOSFET forming region where elements are separated by a field oxide film. 11 is a p-type substrate, 12 is a field oxide film, 13 is an interlayer insulating film, 14 is a source (n + ), 15 is a drain (n + ),
16 is a gate, 17 is V SS (0 [V]), 18 is V DD (5
[V]). FIG. 3B shows a device in which selective polishing is performed from the back surface of the p-type silicon substrate 11. The selective polishing is completed as shown on the bottom surface of the field oxide film 12,
Furthermore, a thin-film device can be obtained by forming the insulating film 19 on the polished surface (FIG. 3 (c)).
かかる手段によって薄膜状MOSFETデバイスを得ること
が可能なわけであるが、選択研磨によりフィールド酸化
膜12下に存在していたシリコンが完全に除去され、さら
に裏面に絶縁膜が形成される。このような基板電位が設
定されていないMOSFETの場合、基板浮遊効果に起因する
キンク現象及びスイッチング時のオーバーシュート現象
が生じるため、デバイス設計に支障をきたす。従って、
各MOSFETの基板電位を設定することが不可能となる。Although a thin-film MOSFET device can be obtained by such a means, silicon existing under the field oxide film 12 is completely removed by selective polishing, and an insulating film is formed on the back surface. In the case of a MOSFET in which such a substrate potential is not set, a kink phenomenon due to a substrate floating effect and an overshoot phenomenon at the time of switching occur, which hinders device design. Therefore,
It becomes impossible to set the substrate potential of each MOSFET.
本発明の目的はフィールド酸化膜底面を研磨のストッ
パとして用いる選択研磨法により得られる薄膜状MOSFET
においても基板電位の設定が可能となるような素子分離
構造を提示する。An object of the present invention is to provide a thin-film MOSFET obtained by a selective polishing method using a bottom surface of a field oxide film as a polishing stopper.
The present invention also proposes an element isolation structure in which the substrate potential can be set.
前記目的を達成するため、本発明に係る集積回路にお
いては、薄膜化され基板裏面に絶縁膜を有するシリコン
半導体基板に、第１のフィールド酸化膜により囲まれた
ｐ型半導体領域またはｎ型半導体領域が形成され、該領
域内に少なくとも第１のフィールド酸化膜よりも薄い第
２のフィールド酸化膜によって該電分離されている該領
域の基板電位設定用配線の接続領域及びMOSFET領域が形
成され、かかる接続領域の拡散層及び該MOSFETのソース
層及びドレイン層の底面が第２のフィールド酸化膜底面
よりも上部に位置し、かつ少なくとも前記第２のフィー
ルド酸化膜下にはシリコン基板が存在し、前記第１のフ
ィールド酸化膜下はシリコン基板を介さずに絶縁膜と接
していることを特徴とする。また、フィールド酸化膜で
素子分離された半導体素子領域を有するシリコン基板を
選択シリコン研磨で薄膜化して、該薄膜化されたシリコ
ン基板裏面に絶縁膜を成長することによって得られる半
導体集積回路の製造方法であって、第１のフィールド酸
化膜により囲まれ、前記第１のフィールド酸化膜よりも
薄い第２のフィールド酸化膜によって分離されている基
板電位設定用配線の接続領域及びMOSFET領域が形成され
ているｐ型半導体領域またはｎ型半導体領域を形成する
工程と、前記第１のフィールド酸化膜を選択シリコン研
磨の停止層として用いて基板の裏面より研磨する工程
と、研磨した面に絶縁膜を形成する工程とからなること
を特徴とする。In order to achieve the above object, in an integrated circuit according to the present invention, a p-type semiconductor region or an n-type semiconductor region surrounded by a first field oxide film is formed on a silicon semiconductor substrate which is thinned and has an insulating film on the back surface of the substrate. Is formed in the region, and a connection region and a MOSFET region of the substrate potential setting wiring in the region which is electrically separated by the second field oxide film thinner than at least the first field oxide film are formed. The bottom surface of the diffusion layer of the connection region and the source layer and the drain layer of the MOSFET is located above the bottom surface of the second field oxide film, and at least a silicon substrate exists below the second field oxide film. The semiconductor device is characterized in that the lower part of the first field oxide film is in contact with the insulating film without through the silicon substrate. Also, a method of manufacturing a semiconductor integrated circuit obtained by thinning a silicon substrate having a semiconductor element region separated by a field oxide film by selective silicon polishing and growing an insulating film on the back surface of the thinned silicon substrate. Wherein a connection region and a MOSFET region of a substrate potential setting wiring which are surrounded by a first field oxide film and separated by a second field oxide film thinner than the first field oxide film are formed. Forming a p-type semiconductor region or an n-type semiconductor region, polishing the back surface of the substrate using the first field oxide film as a stop layer for selective silicon polishing, and forming an insulating film on the polished surface. And a step of performing
本発明において、膜厚の厚い第１のフィールド酸化膜
の底面が選択研磨のストッパとして働き、選択研磨終了
後においても第２のフィールド酸化膜下に未研磨のシリ
コンを残すことが可能となり、この未研磨のシリコンを
介してMOSFETの基板電位を設定することが可能となる。In the present invention, the bottom surface of the thick first field oxide film functions as a stopper for selective polishing, and it is possible to leave unpolished silicon under the second field oxide film even after the completion of selective polishing. The substrate potential of the MOSFET can be set via the unpolished silicon.
以下、本発明の実施例を図により説明する。 Hereinafter, embodiments of the present invention will be described with reference to the drawings.
（実施例１） 第１図（ａ）は本発明の適用されたｎチャネルMOSFET
の素子分離構造を示す断面図であり、第３図と同一構成
については同一符号を付してその説明を省略する。図示
するように第１の第１のフィールド酸化膜21によって囲
まれたｐ型半導体領域25内に、第２のフィールド酸化膜
22によって誘電分離されたｎチャネルMOSFET24と基板電
位設定用配線の接続領域23が形成されている。第１図
（ｂ）は選択研磨終了後のデバイスを示す断面図であ
り、第１のフィールド酸化膜21の底面が研磨のストッパ
として機能している様子を示している。ここで、第２の
フィールド酸化膜22の下には研磨後でも依然として未研
磨のシリコン基板（ｐ型基板）11が残っている。第１図
（ｃ）に選択研磨終了後、絶縁膜26を形成して得られた
薄膜状デバイスを示す。図から明らかなように、第２の
フィールド酸化膜22の下のシリコン基板11を介して各ｎ
チャネルMOSFETの基板電位を設定することが可能とな
る。従って、得られた薄膜状MOSFETを動作させた場合で
もキンク現象やスイッチング時のオーバーシュート現象
は生じない。Embodiment 1 FIG. 1A shows an n-channel MOSFET to which the present invention is applied.
3 is a sectional view showing the element isolation structure of FIG. 3, and the same components as those in FIG. As shown, a second field oxide film is formed in a p-type semiconductor region 25 surrounded by a first first field oxide film 21.
A connection region 23 is formed between the n-channel MOSFET 24 which is dielectrically separated by 22 and the wiring for setting the substrate potential. FIG. 1B is a cross-sectional view showing the device after the selective polishing is completed, and shows a state in which the bottom surface of the first field oxide film 21 functions as a polishing stopper. Here, an unpolished silicon substrate (p-type substrate) 11 remains under the second field oxide film 22 even after polishing. FIG. 1 (c) shows a thin film device obtained by forming an insulating film 26 after completion of selective polishing. As is apparent from the figure, each n is formed through the silicon substrate 11 under the second field oxide film 22.
The substrate potential of the channel MOSFET can be set. Therefore, even when the obtained thin-film MOSFET is operated, the kink phenomenon and the overshoot phenomenon at the time of switching do not occur.
上述した説明においては選択研磨による薄膜状ｎチャ
ネルMOSFETを得る工程を示したが、選択研磨による薄膜
状ｐチャネルMOSFETや薄膜状CMOSデバイスを得る場合に
も本発明を適用することができる。In the above description, the process of obtaining a thin-film n-channel MOSFET by selective polishing has been described. However, the present invention can be applied to the case of obtaining a thin-film p-channel MOSFET or a thin-film CMOS device by selective polishing.
（実施例２） 第２図（ａ）はCMOS構成デバイスの素子分離構造に本
発明を適用した例の工程断面図である。即ち、ここでは
ｐ型半導体基板に第１のフィールド酸化膜21によって囲
まれたｎ型半導体領域38とｐ型半導体領域37が形成さ
れ、さらに前記ｎ型半導体領域38に第２のフィールド酸
化膜22で分離された基板電位設定用配線の接続領域34及
びｐチャネルMOSFET35が形成され、一方前記ｐ型半導体
領域37に第２のフィールド酸化膜22で分離された基板電
位設定用配線の接続領域23が形成されている。11はシリ
コン基板（ｐ型基板）、14はソース（n+）、15はドレイ
ン（n+）、17はVSS（０〔Ｖ〕）、18はVDD（５
〔Ｖ〕）、19は絶縁膜、31はｎウェル、32はソース
（p+）、33はドレイン（p+）である。第２図（ｂ）に選
択研磨終了後裏面に絶縁膜39を形成して得られた薄膜状
CMOSデバイスの断面図を示す。図から明らかなように第
１のフィールド酸化膜21を選択研磨のストッパとしてい
るため、第２のフィールド酸化膜22の下に未研磨のシリ
コン基板11が存在していることがわかる。このためｎチ
ャネルMOSFET36及びｐチャネルMOSFET35の基板電位を設
定することが可能となる。Embodiment 2 FIG. 2A is a process sectional view of an example in which the present invention is applied to an element isolation structure of a CMOS device. That is, here, an n-type semiconductor region 38 and a p-type semiconductor region 37 surrounded by the first field oxide film 21 are formed on the p-type semiconductor substrate, and the second field oxide film 22 is further formed on the n-type semiconductor region 38. The connection region 34 of the substrate potential setting wiring and the p-channel MOSFET 35 separated by the above are formed, while the connection region 23 of the substrate potential setting wiring separated by the second field oxide film 22 is formed in the p-type semiconductor region 37. Is formed. 11 is a silicon substrate (p-type substrate), 14 is a source (n + ), 15 is a drain (n + ), 17 is V SS (0 [V]), 18 is V DD (5
[V]), 19 is an insulating film, 31 is an n-well, 32 is a source (p + ), and 33 is a drain (p + ). FIG. 2 (b) shows a thin film obtained by forming an insulating film 39 on the back surface after the selective polishing is completed.
1 shows a cross-sectional view of a CMOS device. As is clear from the figure, since the first field oxide film 21 is used as a stopper for selective polishing, it can be seen that the unpolished silicon substrate 11 exists below the second field oxide film 22. Therefore, it is possible to set the substrate potentials of the n-channel MOSFET 36 and the p-channel MOSFET 35.
以上述べたように本発明を適用するならば、選択研磨
法によって得られる薄膜状MOSFETにおいても基板電位を
設定することが可能となるため、薄膜状MOSFETを動作さ
せてもキンク現象やスイッチング時のオーバーシュート
現象を示さず、従って本発明により薄膜状MOSFETのデバ
イス設計が可能になるという効果を有する。As described above, if the present invention is applied, it is possible to set the substrate potential even in a thin-film MOSFET obtained by the selective polishing method. The overshoot phenomenon is not exhibited, and therefore, the present invention has an effect that the device design of the thin film MOSFET becomes possible.
【図面の簡単な説明】 第１図（ａ）〜（ｃ）は本発明を適用したｎチャネルMO
SFETを選択研磨及び裏面絶縁膜形成を至て薄膜状デバイ
スを得る工程を説明するための工程断面図、第２図
（ａ）〜（ｂ）は本発明を適用したCMOS構成デバイス及
び薄膜状CMOSデバイスの工程断面図、第３図（ａ）〜
（ｃ）は従来の素子分離構造を有するｎチャネルMOSFET
を選択研磨及び裏面絶縁膜形成を至て薄膜状デバイスを
得る工程を説明するための工程断面図である。 11……ｐ型基板、12……フィールド酸化膜 13……層間絶縁膜、14……ソース（n+） 15……ドレイン（n+）、16……ゲート 17……VSS（０〔Ｖ〕）、18……VDD（５〔Ｖ〕） 19,26,39……絶縁膜 21……第１のフィールド酸化膜 22……第２のフィールド酸化膜 23……基板電位設定用配線の接続領域（p+） 24,36……ｎチャネルMOSFET、25,37……ｐ型半導体領域 31……ｎウェル、32……ソース（p+） 33……ドレイン（p+） 34……基板電位設定用配線の接続領域（n+） 35……ｐチャネルMOSFET、38……ｎ型半導体領域BRIEF DESCRIPTION OF THE DRAWINGS FIGS. 1 (a) to 1 (c) show an n-channel MO to which the present invention is applied.
FIGS. 2A and 2B are cross-sectional views for explaining a process of obtaining a thin film device by selectively polishing an SFET and forming a back surface insulating film. FIGS. 2A and 2B are a CMOS device and a thin film CMOS to which the present invention is applied. 3 (a) to 3 (c) are cross-sectional views of the device process.
(C) is an n-channel MOSFET having a conventional element isolation structure
FIG. 4 is a process cross-sectional view for explaining a process of obtaining a thin film device by selectively polishing and forming a back surface insulating film. 11 ... p-type substrate, 12 ... field oxide film 13 ... interlayer insulating film, 14 ... source (n + ) 15 ... drain (n + ), 16 ... gate 17 ... V SS (0 [V ], 18 V DD (5 [V]) 19, 26, 39 Insulating film 21 First field oxide film 22 Second field oxide film 23 Connection region (p + ) 24,36 n channel MOSFET, 25,37 p-type semiconductor region 31 n well, 32 source (p + ) 33 drain (p + ) 34 substrate Connection region of potential setting wiring (n + ) 35 p-channel MOSFET, 38 n-type semiconductor region
Claims (2)
コン半導体基板に、第１のフィールド酸化膜により囲ま
れたｐ型半導体領域またはｎ型半導体領域が形成され、
該領域内に少なくとも第１のフィールド酸化膜よりも薄
い第２のフィールド酸化膜によって誘電分離されている
該領域の基板電位設定用配線の接続領域及びMOSFET領域
が形成され、かかる接続領域の拡散層及び該MOSFETのソ
ース層及びドレイン層の底面が第２のフィールド酸化膜
底面よりも上部に位置し、かつ少なくとも前記第２のフ
ィールド酸化膜下にはシリコン基板が存在し、前記第１
のフィールド酸化膜下はシリコン基板を介さずに絶縁膜
と接していることを特徴とする半導体集積回路。A p-type semiconductor region or an n-type semiconductor region surrounded by a first field oxide film is formed on a silicon semiconductor substrate thinned and having an insulating film on the back surface of the substrate;
A connection region for a substrate potential setting wiring and a MOSFET region in the region which are dielectrically separated by at least a second field oxide film thinner than the first field oxide film are formed in the region, and a diffusion layer of the connection region is formed. And a bottom surface of a source layer and a drain layer of the MOSFET is located above a bottom surface of a second field oxide film, and a silicon substrate exists at least below the second field oxide film;
A semiconductor integrated circuit, wherein the lower part of the field oxide film is in contact with the insulating film without through the silicon substrate.
素子領域を有するシリコン基板を選択シリコン研磨で薄
膜化して、該薄膜化されたシリコン基板裏面に絶縁膜を
成長することによって得られる半導体集積回路の製造方
法であって、第１のフィールド酸化膜により囲まれ、前
記第１のフィールド酸化膜よりも薄い第２のフィールド
酸化膜によって分離されている基板電位設定用配線の接
続領域及びMOSFET領域が形成されているｐ型半導体領域
またはｎ型半導体領域を形成する工程と、前記第１のフ
ィールド酸化膜を選択シリコン研磨の停止層として用い
て基板の裏面より研磨する工程と、研磨した面に絶縁膜
を形成する工程とからなることを特徴とする半導体集積
回路の製造方法。2. A semiconductor integrated circuit obtained by thinning a silicon substrate having a semiconductor element region separated by a field oxide film by selective silicon polishing and growing an insulating film on the back surface of the thinned silicon substrate. Wherein the connection region and the MOSFET region of the substrate potential setting wiring surrounded by the first field oxide film and separated by the second field oxide film thinner than the first field oxide film are formed. Forming a formed p-type semiconductor region or an n-type semiconductor region; polishing the back surface of the substrate using the first field oxide film as a stop layer for selective silicon polishing; A method for manufacturing a semiconductor integrated circuit, comprising: a step of forming a film.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63269756A JP2629313B2 (en) | 1988-10-25 | 1988-10-25 | Semiconductor integrated circuit and manufacturing method thereof |
Applications Claiming Priority (1)
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|---|---|---|---|
| JP63269756A JP2629313B2 (en) | 1988-10-25 | 1988-10-25 | Semiconductor integrated circuit and manufacturing method thereof |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH02249263A JPH02249263A (en) | 1990-10-05 |
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ID=17476713
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Families Citing this family (1)
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|---|---|---|---|---|
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Family Cites Families (1)
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| JPH06105784B2 (en) * | 1984-07-26 | 1994-12-21 | 株式会社日立製作所 | Semiconductor device |
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1988
- 1988-10-25 JP JP63269756A patent/JP2629313B2/en not_active Expired - Lifetime
Also Published As
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