JPH0997122A - Multiprocessor system - Google Patents
Multiprocessor systemInfo
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- JPH0997122A JPH0997122A JP25112395A JP25112395A JPH0997122A JP H0997122 A JPH0997122 A JP H0997122A JP 25112395 A JP25112395 A JP 25112395A JP 25112395 A JP25112395 A JP 25112395A JP H0997122 A JPH0997122 A JP H0997122A
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- processors
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Abstract
Description
【０００１】[0001]
【発明の属する技術分野】本発明は、マルチプロセッサ
構成のコンピュータシステムに関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a computer system having a multiprocessor configuration.
【０００２】[0002]
【従来の技術】従来、複数のプロセッサからなるマルチ
プロセッサ構成の電子計算機では、１本のプロセッサバ
スを介して複数のプロセッサが接続されるバス接続方式
のシステムが主流となっている。2. Description of the Related Art Conventionally, a bus connection system in which a plurality of processors are connected via a single processor bus has become the mainstream in a computer having a multiprocessor structure including a plurality of processors.
【０００３】バス接続方式では、他プロセッサからのア
クセスを全て一つ（バス）の入出力部から制御している
ため、ハードウェアが容易に実現できる等の利点があ
る。その一方、複数のプロセッサを実装することを前提
としてシステムが設計されるため、プロセッサバスが高
速に動作しない等の欠点がある。In the bus connection method, all accesses from other processors are controlled by a single (bus) input / output unit, so that there is an advantage that hardware can be easily realized. On the other hand, since the system is designed on the assumption that a plurality of processors are mounted, there is a drawback that the processor bus does not operate at high speed.
【０００４】近年のマルチプロセッサシステムでは、バ
ス接続方式の欠点を回避するために、プロセッサバスを
複数本用意して別々に接続するクロスバー方式や、プロ
セッサバスに低論理振幅のバスを採用することで、高速
にデータ転送が可能なシステム等が提案されている。In a recent multiprocessor system, in order to avoid the drawbacks of the bus connection system, a crossbar system in which a plurality of processor buses are prepared and separately connected, or a low logical amplitude bus is adopted as the processor bus. Therefore, a system or the like capable of high-speed data transfer has been proposed.
【０００５】しかし、クロスバー方式では、複数本のバ
スを接続するためにハードウェアの増大を招き、低振幅
バス方式では消費電力の増大や低振幅バス用の電源の追
加などが発生する。このため、クロスバー方式、及び低
振幅バス方式は、比較的大規模な特定のシステムを対象
としてのみ採用されている。従って、マルチプロセッサ
システムでは、現在でも依然として一般的なバス接続方
式が主流となっている。However, in the crossbar system, hardware is increased because a plurality of buses are connected, and in the low-amplitude bus system, power consumption increases and a power supply for the low-amplitude bus is added. For this reason, the crossbar system and the low-amplitude bus system are adopted only for a relatively large scale specific system. Therefore, in the multiprocessor system, the general bus connection method is still mainstream even now.
【０００６】[0006]
【発明が解決しようとする課題】このように従来のマル
チプロセッサシステムにおいて採用されるバス接続方式
では、複数のプロセッサを接続することを前提にシステ
ム設計するため、システムの最大構成時（４ウェイ、８
ウェイ等）において動作可能なクロック周波数が、シス
テムとしての動作周波数となっていた。As described above, in the bus connection method adopted in the conventional multiprocessor system, since the system is designed on the assumption that a plurality of processors are connected, the maximum system configuration (4 ways, 8
The clock frequency at which the system can operate is the operating frequency of the system.
【０００７】すなわち、動作周波数は、プロセッサのド
ライブ能力やシステムにおける最大プロセッサ数、バス
の配線長、終端抵抗実装位置等の周波数を低下させる複
数の要因により律束されていた。従って、システム構成
毎に最適な周波数、例えば現在実装されているプロセッ
サ数が最大構成時より少ない場合に実装されたプロセッ
サ数に応じた動作周波数に設定することができず、動作
を高速化することができないという問題があった。That is, the operating frequency is limited by a plurality of factors that lower the frequency such as the drive capacity of the processor, the maximum number of processors in the system, the wiring length of the bus, the mounting position of the terminating resistor. Therefore, it is not possible to set the optimum frequency for each system configuration, for example, to set the operating frequency according to the number of installed processors when the number of currently installed processors is less than the maximum configuration, and to speed up the operation. There was a problem that I could not do it.
【０００８】本発明は前記のような事情を考慮してなさ
れたもので、様々な形態が要求されるマルチプロセッサ
システム構成において、構成に応じた最適な動作周波数
を設定することが可能なマルチプロセッサシステムを提
供することを目的とする。The present invention has been made in consideration of the above circumstances, and in a multiprocessor system configuration that requires various forms, it is possible to set an optimum operating frequency according to the configuration. The purpose is to provide a system.
【０００９】[0009]
【課題を解決するための手段】本発明は、プロセッサバ
スに任意の台数のプロセッサを実装可能なマルチプロセ
ッサシステムにおいて、前記プロセッサバスに実装され
たプロセッサを検出し、実装状態に応じた最適な動作周
波数を通知するプロセッサ実装状態検出手段と、前記プ
ロセッサ実装状態検出手段によって通知された動作周波
数に応じて発振周波数を可変させてクロック信号を供給
する可変発振手段とを具備したことを特徴とする。According to the present invention, in a multiprocessor system in which an arbitrary number of processors can be mounted on a processor bus, the processor mounted on the processor bus is detected and an optimum operation according to the mounting state is performed. It is characterized by comprising processor mounting state detecting means for notifying the frequency and variable oscillating means for varying the oscillation frequency according to the operating frequency notified by the processor mounting state detecting means and supplying a clock signal.
【００１０】また本発明は、プロセッサバスに任意の台
数のプロセッサを実装可能なマルチプロセッサシステム
において、前記プロセッサバス上のプロセッサが実装さ
れる位置の隣接する間のそれぞれの経路途中に設けら
れ、プロセッサバスの接続または切断を切り替える複数
のスイッチ手段と、前記プロセッサバスに実装されたプ
ロセッサを検出し、実装されたプロセッサに応じて前記
スイッチ手段の切り替えを制御すると共に、実装状態に
応じた最適な動作周波数を通知するプロセッサ実装状態
検出手段と、前記プロセッサ実装状態検出手段によって
通知された動作周波数に応じて発振周波数を可変させて
クロック信号を供給する可変発振手段とを具備したこと
を特徴とする。Further, according to the present invention, in a multiprocessor system in which an arbitrary number of processors can be mounted on a processor bus, the processor is provided in the middle of each path between adjacent positions where the processors are mounted on the processor bus. A plurality of switch means for switching connection or disconnection of the bus and a processor mounted on the processor bus are detected, switching of the switch means is controlled according to the mounted processor, and optimal operation according to the mounting state is performed. It is characterized by comprising processor mounting state detecting means for notifying the frequency and variable oscillating means for varying the oscillation frequency according to the operating frequency notified by the processor mounting state detecting means and supplying a clock signal.
【００１１】また本発明は、プロセッサバスに任意の台
数のプロセッサを実装可能なマルチプロセッサシステム
において、前記プロセッサバス上のプロセッサが実装さ
れる位置の隣接する間のそれぞれの経路途中に設けら
れ、後段側のプロセッサバスまたはそれぞれに設けられ
た終端抵抗の何れかに接続を切り替える複数のスイッチ
手段と、前記プロセッサバスに実装されたプロセッサを
検出し、実装されたプロセッサに応じて前記スイッチ手
段の切り替えを制御すると共に、実装状態に応じた最適
な動作周波数を通知するプロセッサ実装状態検出手段
と、前記プロセッサ実装状態検出手段によって通知され
た動作周波数に応じて発振周波数を可変させてクロック
信号を供給する可変発振手段とを具備したことを特徴と
する。Further, according to the present invention, in a multiprocessor system capable of mounting an arbitrary number of processors on a processor bus, the multiprocessor system is provided in the middle of each path between adjacent positions where the processors are mounted on the processor bus. Side processor bus or a plurality of switch means for switching the connection to any of the terminating resistors provided in each, and the processor mounted on the processor bus is detected, and the switching means is switched according to the mounted processor. A processor mounting state detecting means for controlling and notifying an optimum operating frequency according to the mounting state, and a variable for varying an oscillation frequency according to the operating frequency notified by the processor mounting state detecting means and supplying a clock signal And an oscillating means.
【００１２】このような構成によれば、プロセッサの実
装状態に応じてクロック信号の発振周波数が可変なの
で、プロセッサ形態毎に動作可能な上限の動作周波数で
システムを動作させることができる。With such a configuration, the oscillation frequency of the clock signal is variable according to the mounting state of the processor, so that the system can be operated at the upper limit operating frequency that can be operated for each processor type.
【００１３】また、プロセッサバス経路上にスイッチ手
段（バススイッチ）を設け、プロセッサの実装状態に応
じて切り替えることで、不要な部分のプロセッサバスを
電気的に切離すことができるので、動作周波数の高速化
が図れる。Further, by providing a switch means (bus switch) on the processor bus path and switching according to the mounting state of the processor, it is possible to electrically disconnect an unnecessary portion of the processor bus. Higher speed can be achieved.
【００１４】また、不要な部分のプロセッサバスを電気
的に切離す場合に、切離した位置において終端抵抗を設
けることにより、構成毎に最適な終端処理を施すことが
でき、動作周波数の高速化が図れる。Further, when electrically disconnecting an unnecessary portion of the processor bus, by providing a terminating resistor at the separated position, optimum termination processing can be performed for each configuration, and the operating frequency can be increased. Can be achieved.
【００１５】[0015]
【発明の実施の形態】以下、図面を参照して本発明の実
施の形態について説明する。図１は第１実施形態に係わ
るマルチプロセッサシステムのプロセッサ周辺の接続構
成を示すブロック図である。図１に示すように、本実施
の形態では、プロセッサ（＃１〜＃４）１０〜１３で示
す最大４マルチプロセッサ構成をとることができる。マ
ルチプロセッサ構成では、プロセッサ台数を任意に選択
することが可能であり、図１ではプロセッサ（＃１）１
０のみが実装されている状態を示している。BEST MODE FOR CARRYING OUT THE INVENTION Embodiments of the present invention will be described below with reference to the drawings. FIG. 1 is a block diagram showing a connection configuration around a processor of a multiprocessor system according to the first embodiment. As shown in FIG. 1, in this embodiment, a maximum of four multiprocessor configurations represented by processors (# 1 to # 4) 10 to 13 can be adopted. In the multiprocessor configuration, the number of processors can be arbitrarily selected. In FIG. 1, the processor (# 1) 1
Only 0 is shown.
【００１６】Ｉ／Ｆ装置２０は、プロセッサバス２１と
接続され、メモリバス２２や外部Ｉ／Ｏバス２３間のブ
リッジ機能を持つ。プロセッサバス２１に接続されたプ
ロセッサ（＃１〜＃４）１０〜１３とデータ転送を行な
うメモリやＩ／Ｏ装置等は、Ｉ／Ｆ装置２０を介して接
続される。プロセッサ（＃１〜＃４）１０〜１３とＩ／
Ｆ装置２０は、可変発振器３０からクロック信号が供給
され、プロセッサバス２１上を同期してデータ転送を行
なう。The I / F device 20 is connected to the processor bus 21 and has a bridge function between the memory bus 22 and the external I / O bus 23. The processors (# 1 to # 4) 10 to 13 connected to the processor bus 21 and memories, I / O devices, etc. that perform data transfer are connected via the I / F device 20. Processors (# 1 to # 4) 10 to 13 and I /
The F device 20 is supplied with a clock signal from the variable oscillator 30, and performs data transfer in synchronization on the processor bus 21.
【００１７】可変発振器３０は、Ｉ／Ｆ装置２０、プロ
セッサ（＃１〜＃４）１０〜１３にクロック信号を供給
する。また、可変発振器３０は、外部（プロセッサ実装
状態検出装置４０）からの制御信号に応じて発振周波数
を切り替える機能を有する。The variable oscillator 30 supplies a clock signal to the I / F device 20 and the processors (# 1 to # 4) 10 to 13. Further, the variable oscillator 30 has a function of switching the oscillation frequency according to a control signal from the outside (processor mounting state detection device 40).
【００１８】図２に可変発振器３０の詳細な構成を示し
ている。図２に示すように、可変発振器３０には、５０
ＭＨｚの発振器３１、４０ＭＨｚの発振器３２、３０Ｍ
Ｈｚの発振器３３が設けられ、さらにそれぞれに対応す
る１／２分周器３４，３５，３６が設けられている。従
って、５０ＭＨｚ、４０ＭＨｚ、３０ＭＨｚ、２５ＭＨ
ｚ、２０ＭＨｚ、１５ＭHzのと合計６種類のクロック信
号を供給することができる。動作周波数デコード回路３
７は、プロセッサ実装状態検出装置４０からの制御信号
に応じてシステムクロックの周波数を選択して、プロセ
ッサ等に供給させる。FIG. 2 shows a detailed configuration of the variable oscillator 30. As shown in FIG. 2, the variable oscillator 30 includes 50
MHz oscillator 31, 40 MHz oscillator 32, 30M
A Hz oscillator 33 is provided, and further corresponding 1/2 dividers 34, 35, 36 are provided. Therefore, 50MHz, 40MHz, 30MHz, 25MH
It is possible to supply a total of 6 types of clock signals of z, 20 MHz and 15 MHz. Operating frequency decoding circuit 3
Reference numeral 7 selects the frequency of the system clock according to the control signal from the processor mounting state detection device 40 and supplies it to the processor or the like.
【００１９】プロセッサ実装状態検出装置４０は、プロ
セッサ（＃１〜＃４）１０〜１３の実装状態を認識し、
実装状態に応じた最適な周波数のクロック信号が供給さ
れるように可変発振器３０に対して動作周波数を示す制
御信号を出力する。The processor mounting state detecting device 40 recognizes the mounting states of the processors (# 1 to # 4) 10 to 13,
The control signal indicating the operating frequency is output to the variable oscillator 30 so that the clock signal having the optimum frequency according to the mounting state is supplied.
【００２０】図３にプロセッサ実装状態検出装置４０の
詳細な構成を示している。図３に示すように、プロセッ
サ実装状態検出装置４０には、プロセッサ実装台数デコ
ード回路４１、及び動作周波数テーブル４２が設けられ
ている。プロセッサ実装台数デコード回路４１は、実装
されたプロセッサ数に応じた値、すなわち実装されてい
るプロセッサ台数から１減じた値（プロセッサ台数−
１）をアドレスとして生成し、動作周波数テーブル４２
に供給する。動作周波数テーブル４２は、実装されたプ
ロセッサ数に応じた周波数のクロック信号を供給させる
ための制御信号を出力するもので、プロセッサ実装台数
デコード回路４１から供給されるアドレスに応じた動作
周波数を表わす制御信号を出力する。本実施形態では、
４つのプロセッサ（＃１〜＃４）１０〜１３が実装可能
なので、４種類の周波数（５０ＭＨｚ、４０ＭＨｚ、３
０ＭＨｚ、２５ＭＨｚ）を選択する制御信号が出力され
るものとする。FIG. 3 shows a detailed configuration of the processor mounting state detecting device 40. As shown in FIG. 3, the processor mounting state detection device 40 is provided with a processor mounting number decoding circuit 41 and an operating frequency table 42. The number of installed processors decode circuit 41 has a value corresponding to the number of installed processors, that is, a value obtained by subtracting 1 from the number of installed processors (processor number-
1) is generated as an address, and the operating frequency table 42
To supply. The operating frequency table 42 outputs a control signal for supplying a clock signal having a frequency according to the number of installed processors, and is a control that represents an operating frequency according to an address supplied from the processor mounted decoding circuit 41. Output a signal. In this embodiment,
Since four processors (# 1 to # 4) 10 to 13 can be mounted, four types of frequencies (50 MHz, 40 MHz, 3
A control signal for selecting 0 MHz, 25 MHz) is output.
【００２１】次に、第１実施形態の動作について説明す
る。プロセッサ実装状態検出装置４０は、プロセッサ実
装台数デコード回路４１によって、プロセッサ（＃１〜
＃４）１０〜１３の実装状態を、システムのパワーオン
時に認識する。Next, the operation of the first embodiment will be described. The processor mounting state detection device 40 uses the processor mounting number decoding circuit 41 to process the processors (# 1 to # 1).
# 4) The mounting states of 10 to 13 are recognized when the system is powered on.
【００２２】プロセッサ実装台数デコード回路４１は、
プロセッサの実装台数に応じたアドレスを動作周波数テ
ーブル４２に供給する。動作周波数テーブル４２は、プ
ロセッサ実装台数デコード回路４１からのアドレスに応
じた制御信号を可変発振器３０に供給する。The number of installed processors decoding circuit 41 is
An address corresponding to the number of mounted processors is supplied to the operating frequency table 42. The operating frequency table 42 supplies the control signal corresponding to the address from the processor mounting number decoding circuit 41 to the variable oscillator 30.
【００２３】動作周波数テーブル４２には、マルチプロ
セッサシステムの構成（形態）毎に測定して得られた最
大動作周波数が予め登録されている。これにより、プロ
セッサの実装状態に応じた最適なクロック信号を出力さ
せる所定の制御信号が可変発振器３０に出力される。In the operating frequency table 42, the maximum operating frequency obtained by measurement for each configuration (form) of the multiprocessor system is registered in advance. As a result, a predetermined control signal for outputting an optimum clock signal according to the mounting state of the processor is output to the variable oscillator 30.
【００２４】つまり、実装されたプロセッサが最大構成
の４プロセッサ時には、４台分のプロセッサの負荷容量
となり、プロセッサバス２１のＣ（キャパシタ）成分が
増加することで、最も遅い動作周波数で動作させること
になる。逆に、プロセッサの実装台数が最も少ないシン
グルプロセッサ構成（１台）では、プロセッサ１台分の
入力負荷容量となり、最も高速な周波数を設定すること
ができる。That is, when the number of installed processors is four, the load capacity of the four processors becomes the load capacity of the four processors, and the C (capacitor) component of the processor bus 21 increases, so that the processor operates at the slowest operating frequency. become. On the contrary, in the single processor configuration (one) in which the number of installed processors is the smallest, the input load capacity is equivalent to one processor, and the highest frequency can be set.
【００２５】図１に示す形態では４台のプロセッサの実
装が可能なので、動作周波数テーブル４２には４種類の
動作周波数が登録されている。従って、プロセッサの実
装台数の増加に伴って、動作周波数はそれぞれ４０ＭＨ
ｚ、３０ＭＨｚ、２５ＭＨｚと順次低下していく。Since four processors can be mounted in the mode shown in FIG. 1, four types of operating frequencies are registered in the operating frequency table 42. Therefore, with the increase in the number of processors installed, the operating frequency is 40 MH each.
z, 30 MHz, and 25 MHz.
【００２６】可変発振器３０では、プロセッサ実装状態
検出装置４０からの制御信号を動作周波数デコード回路
３７によって受取り、制御信号に応じた発振周波数のク
ロック信号に切り替えて、Ｉ／Ｆ装置２０及び実装され
た各プロセッサに供給する。In the variable oscillator 30, the control signal from the processor mounting state detecting device 40 is received by the operating frequency decoding circuit 37, switched to the clock signal having the oscillation frequency according to the control signal, and mounted on the I / F device 20. Supply to each processor.
【００２７】このようにして、実装されたプロセッサ数
に応じてシステムクロック信号の周波数を可変とするこ
とで、システム構成毎に最適（高速に動作可能）な動作
周波数を設定することができる。In this way, by varying the frequency of the system clock signal according to the number of installed processors, it is possible to set the optimum (high-speed operation) operating frequency for each system configuration.
【００２８】なお、前述した構成では、プロセッサ実装
状態検出装置４０において、動作周波数を保持する動作
周波数テーブル４２を設けて動作周波数を制御している
が、構成毎の最適な発振周波数の発振器をプロセッサ台
数分（前述した例では４台）用意して、プロセッサ実装
状態検出装置４０で認識されたプロセッサ実装台数に応
じて、直接、発振器を選択する回路を設ける構成として
も同様の効果を得ることができる。In the above-described configuration, the processor mounting state detecting device 40 is provided with the operating frequency table 42 for holding the operating frequency to control the operating frequency. The same effect can be obtained by providing a circuit for directly selecting an oscillator according to the number of mounted processors recognized by the processor mounting state detection device 40 by preparing the same number (four in the above-described example). it can.
【００２９】次に、第２実施形態のマルチプロセッサシ
ステムについて説明する。図４は第２実施形態に係わる
マルチプロセッサシステムのプロセッサ周辺の接続構成
を示すブロック図である。なお、図１と同一部分につい
ては同一符号を付して簡単にをする。Next, the multiprocessor system of the second embodiment will be described. FIG. 4 is a block diagram showing the connection configuration around the processors of the multiprocessor system according to the second embodiment. It should be noted that the same parts as those in FIG.
【００３０】図４に示すように、第２実施形態では、プ
ロセッサ（＃１〜＃４）１０〜１３で示す最大４マルチ
プロセッサ構成をとることができる。マルチプロセッサ
構成では、プロセッサ台数を任意に選択することが可能
であり、図２ではプロセッサ（＃１）１０のみが実装さ
れている状態を示している。As shown in FIG. 4, in the second embodiment, a maximum of four multiprocessor configurations represented by processors (# 1 to # 4) 10 to 13 can be adopted. In the multiprocessor configuration, the number of processors can be arbitrarily selected, and FIG. 2 shows a state where only the processor (# 1) 10 is mounted.
【００３１】Ｉ／Ｆ装置２０は、プロセッサバス２１と
接続され、メモリバス２２や外部Ｉ／Ｏバス２３間のブ
リッジ機能を持つ。プロセッサバス２１に接続されたプ
ロセッサ（＃１〜＃４）１０〜１３とデータ転送を行な
うメモリやＩ／Ｏ装置等は、Ｉ／Ｆ装置２０を介して接
続される。The I / F device 20 is connected to the processor bus 21 and has a bridge function between the memory bus 22 and the external I / O bus 23. The processors (# 1 to # 4) 10 to 13 connected to the processor bus 21 and memories, I / O devices, etc. that perform data transfer are connected via the I / F device 20.
【００３２】プロセッサバス２１には、バススイッチ
（ＳＷ）２４，２５，２６が設けられている。バススイ
ッチ（ＳＷ）２４，２５，２６は、プロセッサバス２１
上の、プロセッサ（＃１〜＃４）１０〜１３が実装され
る位置の隣接する間のそれぞれの経路途中に設けられ
る。バススイッチ（ＳＷ）２４，２５，２６は、プロセ
ッサ実装状態検出装置５０の制御のもとに、プロセッサ
バス２１を前後で電気的に接続または切断するスイッチ
のオン／オフを制御する。The processor bus 21 is provided with bus switches (SW) 24, 25, 26. The bus switches (SW) 24, 25, 26 are the processor bus 21.
It is provided in the middle of each path between adjacent positions where the processors (# 1 to # 4) 10 to 13 are mounted. The bus switches (SW) 24, 25, 26 control on / off of switches for electrically connecting or disconnecting the processor bus 21 back and forth under the control of the processor mounting state detection device 50.
【００３３】可変発振器３０は、Ｉ／Ｆ装置２０、プロ
セッサ（＃１〜＃４）１０〜１３にクロック信号を供給
する。また、可変発振器３０は、外部（プロセッサ実装
状態検出装置５０）からの制御信号に応じて発振周波数
を切り替える機能を有する。The variable oscillator 30 supplies a clock signal to the I / F device 20 and the processors (# 1 to # 4) 10 to 13. Further, the variable oscillator 30 has a function of switching the oscillation frequency according to a control signal from the outside (processor mounting state detection device 50).
【００３４】プロセッサ実装状態検出装置５０は、プロ
セッサ（＃１〜＃４）１０〜１３の実装状態を認識し、
実装状態に応じた最適な周波数のクロック信号が供給さ
れるように可変発振器３０に対して動作周波数を示す制
御信号を出力し、またバススイッチ（ＳＷ）２４，２
５，２６によるオン／オフの切り替えを制御する。The processor mounting state detecting device 50 recognizes the mounting states of the processors (# 1 to # 4) 10 to 13,
The control signal indicating the operating frequency is output to the variable oscillator 30 so that the clock signal having the optimum frequency according to the mounting state is supplied, and the bus switches (SW) 24, 2 are also provided.
The switching of ON / OFF by 5, 26 is controlled.
【００３５】次に、第２実施形態の動作について説明す
る。プロセッサ実装状態検出装置５０は、プロセッサ
（＃１〜＃４）１０〜１３の実装状態を、システムのパ
ワーオン時に認識する。Next, the operation of the second embodiment will be described. The processor mounting state detection device 50 recognizes the mounting states of the processors (# 1 to # 4) 10 to 13 when the system is powered on.
【００３６】まず、プロセッサ実装状態検出装置５０
は、バススイッチ（ＳＷ）２４，２５，２６に対して、
実装されている全プロセッサ１０〜１３がプロセッサバ
ス２１に接続されるようにオン／オフを制御する。First, the processor mounting state detection device 50
For the bus switches (SW) 24, 25, 26,
On / off is controlled so that all the installed processors 10 to 13 are connected to the processor bus 21.
【００３７】ここで例えば、図４に示すように、プロセ
ッサ（＃１）１０のみが実装されているため、プロセッ
サ実装状態検出装置５０は、バススイッチ２４に対して
スイッチオフ（後続のプロセッサバス２１部分を切り離
す）制御を行なう。これにより、プロセッサバス２１で
はＩ／Ｆ装置２０とプロセッサ（＃１）１０のみが接続
され、プロセッサ（＃２〜＃４）１１〜１３を接続する
ためのプロセッサバス２１部分を電気的に切り離してい
る。Here, for example, as shown in FIG. 4, since only the processor (# 1) 10 is mounted, the processor mounting state detection device 50 switches off the bus switch 24 (the succeeding processor bus 21). Control is performed. As a result, only the I / F device 20 and the processor (# 1) 10 are connected to the processor bus 21, and the processor bus 21 portion for connecting the processors (# 2 to # 4) 11 to 13 is electrically disconnected. There is.
【００３８】また、例えばプロセッサ（＃１，＃２）１
０，１１が実装されている場合には、バススイッチ２４
をオン、バススイッチ２５をオフにする制御を行なうこ
とで、プロセッサ（＃３，＃４）１２，１３を電気的に
切り離す。Further, for example, the processor (# 1, # 2) 1
If 0 and 11 are installed, the bus switch 24
Is turned on and the bus switch 25 is turned off, whereby the processors (# 3, # 4) 12, 13 are electrically disconnected.
【００３９】また、最大４プロセッサ（＃１〜＃４）１
０〜１３が実装されている場合には、バススイッチ（Ｓ
Ｗ）２４，２５，２６の全てをオンにする制御を行なう
ことで、全てのプロセッサ（＃１〜＃４）１０〜１３を
電気的に接続する。Up to four processors (# 1 to # 4) 1
0 to 13 are mounted, the bus switch (S
W) All the processors (# 1 to # 4) 10 to 13 are electrically connected by controlling to turn on all of 24, 25, and 26.
【００４０】プロセッサ実装状態検出装置５０は、バス
スイッチ（ＳＷ）２４，２５，２６の制御と同時に、可
変発振器３０に対して最適な周波数のクロック信号を供
給するように制御信号を送出する。The processor mounting state detecting device 50 controls the bus switches (SW) 24, 25 and 26 and simultaneously sends a control signal to the variable oscillator 30 so as to supply a clock signal of an optimum frequency.
【００４１】第２実施形態の場合も、前述した第１実施
形態と同様にして、マルチプロセッサの構成毎の最大動
作周波数を予め測定し、プロセッサ実装状態検出装置５
０中のテーブルに記憶している。第２実施形態では、シ
ステムバス２１の配線長に関係する要因を含む実際のプ
ロセッサの実装状態（バス配線長、配線負荷容量、プロ
セッサ入力負荷容量）に基づいて、システムの最大動作
周波数が求められる。In the case of the second embodiment as well, similar to the first embodiment described above, the maximum operating frequency for each configuration of the multiprocessor is measured in advance and the processor mounting state detecting device 5 is used.
It is stored in the table of 0. In the second embodiment, the maximum operating frequency of the system is obtained based on the actual processor mounting state (bus wiring length, wiring load capacitance, processor input load capacitance) including factors related to the wiring length of the system bus 21. .
【００４２】このようにして、前述した第１実施形態に
おける効果に加えて、さらにプロセッサが接続されない
不要なプロセッサバス２１の部分をバススイッチ（Ｓ
Ｗ）２４，２５，２６により電気的に切り離すことによ
り、バス負荷容量、配線長分に相当する遅延時間分の高
速化が可能となる。In this way, in addition to the effects of the first embodiment described above, the unnecessary processor bus 21 portion to which no processor is connected is replaced by the bus switch (S).
(W) By electrically disconnecting by 24, 25, 26, it is possible to speed up the bus load capacity and the delay time corresponding to the wiring length.
【００４３】次に、第３実施形態のマルチプロセッサシ
ステムについて説明する。図５は第３実施形態に係わる
マルチプロセッサシステムのプロセッサ周辺の接続構成
を示すブロック図である。なお、図４と同一部分につい
ては同一符号を付して簡単に説明する。Next, the multiprocessor system of the third embodiment will be described. FIG. 5 is a block diagram showing a connection configuration around the processors of the multiprocessor system according to the third embodiment. The same parts as those in FIG. 4 are designated by the same reference numerals and will be briefly described.
【００４４】図５に示すように、第３実施形態では、プ
ロセッサ（＃１〜＃４）１０〜１３で示す最大４マルチ
プロセッサ構成をとることができる。マルチプロセッサ
構成では、プロセッサ台数を任意に選択することが可能
であり、図５ではプロセッサ（＃１）１０のみが実装さ
れている状態を示している。As shown in FIG. 5, in the third embodiment, a maximum of four multiprocessor configurations represented by processors (# 1 to # 4) 10 to 13 can be adopted. In the multiprocessor configuration, the number of processors can be arbitrarily selected, and FIG. 5 shows a state in which only the processor (# 1) 10 is mounted.
【００４５】Ｉ／Ｆ装置２０は、プロセッサ（＃１〜＃
４）１０〜１３が接続されるプロセッサバス２１と接続
され、メモリバス２２や外部Ｉ／Ｏバス２３間のブリッ
ジ機能を持つ。プロセッサバス２１に接続されたプロセ
ッサとデータ転送を行なうメモリやＩ／Ｏ装置等は、Ｉ
／Ｆ装置２０を介して接続される。The I / F device 20 is a processor (# 1 to #
4) It is connected to the processor bus 21 to which 10 to 13 are connected, and has a bridge function between the memory bus 22 and the external I / O bus 23. A memory, an I / O device, or the like that performs data transfer with a processor connected to the processor bus 21 is
It is connected via the / F device 20.
【００４６】プロセッサバス２１には、バススイッチ
（ＳＷ）６４，６５，６６が設けられている。バススイ
ッチ（ＳＷ）６４，６５，６６は、プロセッサバス２１
上の、それぞれ隣接するプロセッサ（＃１〜＃４）１０
〜１３が接続される位置の間の経路途中に設けられる。
バススイッチ（ＳＷ）６４，６５，６６は、それぞれに
対応する終端抵抗７４，７５，７６，７７が接続され、
プロセッサ実装状態検出装置５０の制御のもとに、後続
のプロセッサバス２１側、または、それぞれに対応する
終端抵抗７４，７５，７６側の何れかに切り替えを行な
う。The processor bus 21 is provided with bus switches (SW) 64, 65, 66. The bus switches (SW) 64, 65, 66 are the processor bus 21.
Upper adjacent processors (# 1 to # 4) 10
It is provided in the middle of the route between the positions to which 13 to 13 are connected.
The bus switches (SW) 64, 65, 66 are connected to corresponding terminating resistors 74, 75, 76, 77, respectively.
Under the control of the processor mounting state detection device 50, switching is performed to either the subsequent processor bus 21 side or the corresponding terminating resistors 74, 75, 76 side.
【００４７】終端抵抗７４，７５，７６，７７は、一方
がそれぞれに対応するバススイッチ（ＳＷ）６４，６
５，６６、他方がＶｃｃに接続される。図６に終端抵抗
７４，７５，７６の内部接続を示す。なお、終端抵抗７
７は、プロセッサバス２１の終端に設けられている。One of the terminating resistors 74, 75, 76 and 77 corresponds to one of the bus switches (SW) 64 and 6 respectively.
5, 66 and the other is connected to Vcc. FIG. 6 shows the internal connection of the terminating resistors 74, 75 and 76. The terminating resistor 7
7 is provided at the end of the processor bus 21.
【００４８】可変発振器３０は、Ｉ／Ｆ装置２０、プロ
セッサ（＃１〜＃４）１０〜１３にクロック信号を供給
する。また、可変発振器３０は、外部（プロセッサ実装
状態検出装置５０）からの制御信号に応じて発振周波数
を切り替える機能を有する。The variable oscillator 30 supplies a clock signal to the I / F device 20 and the processors (# 1 to # 4) 10 to 13. Further, the variable oscillator 30 has a function of switching the oscillation frequency according to a control signal from the outside (processor mounting state detection device 50).
【００４９】プロセッサ実装状態検出装置５０は、プロ
セッサ（＃１〜＃４）１０〜１３の実装状態を認識し、
実装状態に応じた最適な周波数のクロック信号が供給さ
れるように可変発振器３０に対して動作周波数を示す制
御信号を出力し、またバススイッチ（ＳＷ）６４，６
５，６６によるオン／オフの切り替えを制御する。The processor mounting state detecting device 50 recognizes the mounting states of the processors (# 1 to # 4) 10 to 13,
The control signal indicating the operating frequency is output to the variable oscillator 30 so that the clock signal having the optimum frequency according to the mounting state is supplied, and the bus switches (SW) 64, 6 are provided.
Controlling on / off switching by 5, 66.
【００５０】第３実施形態は、第２実施形態の構成に、
さらにプロセッサバス２１の高速化を実現するために、
プロセッサバス２１の終端処理の構成を追加している。
バスの終端処理は、バスの端部分をインピーダンスマッ
チングすることにより、信号の反射波ノイズを押さえる
効果があり、バスを高速化する手法として用いられてい
る。The third embodiment has the same structure as the second embodiment.
Furthermore, in order to realize the high speed of the processor bus 21,
A configuration for termination processing of the processor bus 21 is added.
The bus termination process has an effect of suppressing reflected wave noise of a signal by impedance matching the end portion of the bus, and is used as a method for speeding up the bus.
【００５１】次に、第３実施形態の動作について説明す
る。プロセッサ実装状態検出装置５０は、プロセッサ
（＃１〜＃４）１０〜１３の実装状態を、システムのパ
ワーオン時に認識する。Next, the operation of the third embodiment will be described. The processor mounting state detection device 50 recognizes the mounting states of the processors (# 1 to # 4) 10 to 13 when the system is powered on.
【００５２】まず、プロセッサ実装状態検出装置５０
は、バススイッチ（ＳＷ）６４，６５，６６に対して、
実装されているプロセッサに応じて、後続するプロセッ
サバス２１側、またはそれぞれに対応する終端抵抗７
４，７５，７６側の何れかに接続されるようにオン／オ
フを制御する。First, the processor mounting state detecting device 50.
For the bus switches (SW) 64, 65, 66,
Depending on the installed processor, the terminating resistor 7 corresponding to the subsequent processor bus 21 side or each side
The on / off is controlled so as to be connected to one of the 4, 75 and 76 sides.
【００５３】例えば、図５中ではプロセッサ（＃１）１
０のみが実装されているため、プロセッサ実装状態検出
装置５０は、バススイッチ６４に対して、後続するプロ
セッサバス２１部分を切り離して、終端抵抗７４側に切
り替える制御を行なう。これにより、プロセッサバス２
１ではＩ／Ｆ装置２０とプロセッサ（＃１）１０のみが
接続されて、さらに終端抵抗７４により終端処理が施さ
れ、プロセッサ（＃２〜＃４）１１〜１３を接続するた
めのプロセッサバス２１部分が電気的に切り離されてい
る。For example, in FIG. 5, the processor (# 1) 1
Since only 0 is mounted, the processor mounting state detection device 50 controls the bus switch 64 to disconnect the subsequent processor bus 21 portion and switch to the terminating resistor 74 side. This allows the processor bus 2
In No. 1, only the I / F device 20 and the processor (# 1) 10 are connected, and the termination processing is further performed by the termination resistor 74, and the processor bus 21 for connecting the processors (# 2 to # 4) 11 to 13 is connected. The parts are electrically separated.
【００５４】また、例えばプロセッサ（＃１，＃２）１
０，１１が実装されている場合には、バススイッチ６４
をプロセッサバス２１側、バススイッチ６５を終端抵抗
７５側に切り替える制御を行なうことで、プロセッサ
（＃１，＃２）１０，１１が実装された形態で完全に終
端抵抗処理が施されたプロセッサバス２１を接続するこ
とができる。Further, for example, the processor (# 1, # 2) 1
If 0 and 11 are installed, the bus switch 64
Is controlled to switch the processor bus 21 side and the bus switch 65 to the terminating resistor 75 side, so that the processor bus in which the processors (# 1, # 2) 10 and 11 are mounted is completely subjected to the terminating resistance process. 21 can be connected.
【００５５】また、最大４プロセッサ（＃１〜＃４）１
０〜１３が実装されている場合には、バススイッチ（Ｓ
Ｗ）６４，６５，６６の全てをプロセッサバス２１側に
切り替える制御を行なうことで、全てのプロセッサ（＃
１〜＃４）１０〜１３が電気的に接続され、最終段の終
端抵抗７７により終端処理が施される。Up to 4 processors (# 1 to # 4) 1
0 to 13 are mounted, the bus switch (S
W) By controlling to switch all of 64, 65, 66 to the processor bus 21 side, all processors (#
1 to # 4) 10 to 13 are electrically connected, and a termination process is performed by the termination resistor 77 at the final stage.
【００５６】プロセッサ実装状態検出装置５０は、バス
スイッチ（ＳＷ）６４，６５，６６の制御と同時に、可
変発振器３０に対して最適な周波数のクロック信号を供
給するように制御信号を送出する。The processor mounting state detecting device 50 controls the bus switches (SW) 64, 65, 66 and at the same time sends a control signal to the variable oscillator 30 so as to supply a clock signal of an optimum frequency.
【００５７】一般的なマルチプロセッサシステムの構成
では、最大数のプロセッサの実装を考慮して最終段の終
端抵抗のみが実装されているため、プロセッサ台数の少
ないシステム状態であっても、余分なプロセッサバス配
線がプロセッサバスに組み込まれていた。このため、プ
ロセッサバス２１の周波数が上げられなかった。第３実
施形態では、何れのプロセッサ構成においても、余分な
プロセッサバス配線が切り離され、かつ最適な位置にお
いて終端処理が施されるので、終端抵抗によりノイズ波
形を抑制して、システムの動作周波数を上げることが可
能となる。In a general multiprocessor system configuration, only the final stage terminating resistor is mounted in consideration of mounting the maximum number of processors. Bus wiring was built into the processor bus. Therefore, the frequency of the processor bus 21 could not be increased. In the third embodiment, in any of the processor configurations, the extra processor bus wiring is disconnected and the termination processing is performed at the optimum position, so that the noise waveform is suppressed by the termination resistor and the operating frequency of the system is reduced. It is possible to raise.
【００５８】[0058]
【発明の効果】以上詳述したように本発明によれば、様
々な形態が要求されるマルチプロセッサシステム構成に
おいて、構成に応じた最適な動作周波数を設定すること
が可能となるものである。As described above in detail, according to the present invention, in a multiprocessor system configuration which requires various forms, it is possible to set an optimum operating frequency according to the configuration.
【図１】本発明の第１実施形態に係わるマルチプロセッ
サシステムのプロセッサ周辺の接続構成を示すブロック
図。FIG. 1 is a block diagram showing a connection configuration around a processor of a multiprocessor system according to a first embodiment of the present invention.
【図２】第１実施形態における可変発振器３０の詳細な
構成を示す図。FIG. 2 is a diagram showing a detailed configuration of a variable oscillator 30 according to the first embodiment.
【図３】第１実施形態におけるプロセッサ実装状態検出
装置４０の詳細な構成を示す図。FIG. 3 is a diagram showing a detailed configuration of a processor mounting state detection device 40 according to the first embodiment.
【図４】本発明の第２実施形態に係わるマルチプロセッ
サシステムのプロセッサ周辺の接続構成を示すブロック
図。FIG. 4 is a block diagram showing a connection configuration around a processor of a multiprocessor system according to a second embodiment of the present invention.
【図５】本発明の第３実施形態に係わるマルチプロセッ
サシステムのプロセッサ周辺の接続構成を示すブロック
図。FIG. 5 is a block diagram showing a connection configuration around a processor of a multiprocessor system according to a third embodiment of the present invention.
【図６】第３実施形態におけるバススイッチの構成を示
す図。FIG. 6 is a diagram showing a configuration of a bus switch according to a third embodiment.
１０〜１３…プロセッサ（＃１〜＃４） ２０…Ｉ／Ｆ装置 ２１…プロセッサバス ２２…メモリバス ２３…外部Ｉ／Ｏバス ２４，２５，２６…バススイッチ（ＳＷ） ３０…可変発振器 ４０，５０…プロセッサ実装状態検出装置 ４１…プロセッサ実装台数デコード回路 ４２…動作周波数テーブル ６４，６５，６６…バススイッチ（ＳＷ） ７４，７５，７６，７７…終端抵抗 10 to 13 ... Processors (# 1 to # 4) 20 ... I / F device 21 ... Processor bus 22 ... Memory bus 23 ... External I / O bus 24, 25, 26 ... Bus switch (SW) 30 ... Variable oscillator 40, 50 ... Processor mounting state detection device 41 ... Decode circuit of the number of mounted processors 42 ... Operating frequency table 64, 65, 66 ... Bus switch (SW) 74, 75, 76, 77 ... Terminating resistor
Claims (3)
サを実装可能なマルチプロセッサシステムにおいて、 前記プロセッサバスに実装されたプロセッサを検出し、
実装状態に応じた最適な動作周波数を通知するプロセッ
サ実装状態検出手段と、 前記プロセッサ実装状態検出手段によって通知された動
作周波数に応じて発振周波数を可変させてクロック信号
を供給する可変発振手段とを具備したことを特徴とする
マルチプロセッサシステム。1. A multiprocessor system capable of mounting an arbitrary number of processors on a processor bus, detecting a processor mounted on the processor bus,
Processor mounting state detecting means for notifying an optimum operating frequency according to the mounting state, and variable oscillating means for varying the oscillation frequency according to the operating frequency notified by the processor mounting state detecting means to supply a clock signal. A multiprocessor system characterized by being provided.
サを実装可能なマルチプロセッサシステムにおいて、 前記プロセッサバス上のプロセッサが実装される位置の
隣接する間のそれぞれの経路途中に設けられ、プロセッ
サバスの接続または切断を切り替える複数のスイッチ手
段と、 前記プロセッサバスに実装されたプロセッサを検出し、
実装されたプロセッサに応じて前記スイッチ手段の切り
替えを制御すると共に、実装状態に応じた最適な動作周
波数を通知するプロセッサ実装状態検出手段と、 前記プロセッサ実装状態検出手段によって通知された動
作周波数に応じて発振周波数を可変させてクロック信号
を供給する可変発振手段とを具備したことを特徴とする
マルチプロセッサシステム。2. A multiprocessor system capable of mounting an arbitrary number of processors on a processor bus, the processor bus connection being provided in the middle of each path between adjacent positions where the processors are mounted on the processor bus. Alternatively, a plurality of switch means for switching between disconnection and a processor mounted on the processor bus are detected,
A processor mounting state detecting unit that controls switching of the switching unit according to the mounted processor and notifies an optimum operating frequency according to the mounting state; and a operating frequency notified by the processor mounting state detecting unit. And a variable oscillating means for varying the oscillation frequency to supply a clock signal.
サを実装可能なマルチプロセッサシステムにおいて、 前記プロセッサバス上のプロセッサが実装される位置の
隣接する間のそれぞれの経路途中に設けられ、後段側の
プロセッサバスまたはそれぞれに設けられた終端抵抗の
何れかに接続を切り替える複数のスイッチ手段と、 前記プロセッサバスに実装されたプロセッサを検出し、
実装されたプロセッサに応じて前記スイッチ手段の切り
替えを制御すると共に、実装状態に応じた最適な動作周
波数を通知するプロセッサ実装状態検出手段と、 前記プロセッサ実装状態検出手段によって通知された動
作周波数に応じて発振周波数を可変させてクロック信号
を供給する可変発振手段とを具備したことを特徴とする
マルチプロセッサシステム。3. A multiprocessor system in which an arbitrary number of processors can be mounted on a processor bus, and the processor on the latter stage is provided in the middle of each path between adjacent positions where the processors on the processor bus are mounted. A plurality of switch means for switching the connection to any of the bus or terminal resistance provided in each, and detects the processor mounted on the processor bus,
A processor mounting state detecting unit that controls switching of the switching unit according to the mounted processor and notifies an optimum operating frequency according to the mounting state; and a operating frequency notified by the processor mounting state detecting unit. And a variable oscillating means for varying the oscillation frequency to supply a clock signal.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP25112395A JP3466793B2 (en) | 1995-09-28 | 1995-09-28 | Multiprocessor system |
Applications Claiming Priority (1)
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| JPH0997122A true JPH0997122A (en) | 1997-04-08 |
| JP3466793B2 JP3466793B2 (en) | 2003-11-17 |
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1995
- 1995-09-28 JP JP25112395A patent/JP3466793B2/en not_active Expired - Fee Related
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