JPH0991361A - 複素数乗算回路 - Google Patents
複素数乗算回路Info
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- JPH0991361A JPH0991361A JP26464595A JP26464595A JPH0991361A JP H0991361 A JPH0991361 A JP H0991361A JP 26464595 A JP26464595 A JP 26464595A JP 26464595 A JP26464595 A JP 26464595A JP H0991361 A JPH0991361 A JP H0991361A
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Abstract
(57)【要約】
【目的】 本発明はこのような従来の問題に対処すべく
創案されたもので、アナログ信号で与えられた複素数に
対して直接デジタル形式の複素数を乗じ得る複素数乗算
回路を提供することを目的とする。 【構成】 デジタル乗数の各ビットの重みに対応した容
量の複数のキャパスタンスを並列した容量結合を用い、
アナログ電圧で与えられた複素数に対してデジタル乗数
を乗ずるものであり、デジタル複素数の実部、虚部の符
号に応じて経路を切り替えて、１個または２個の反転増
幅器を通過させ、かつ乗算結果を容量結合を用いて加算
するものであり、出力はそのままアナログ電圧となる。
創案されたもので、アナログ信号で与えられた複素数に
対して直接デジタル形式の複素数を乗じ得る複素数乗算
回路を提供することを目的とする。 【構成】 デジタル乗数の各ビットの重みに対応した容
量の複数のキャパスタンスを並列した容量結合を用い、
アナログ電圧で与えられた複素数に対してデジタル乗数
を乗ずるものであり、デジタル複素数の実部、虚部の符
号に応じて経路を切り替えて、１個または２個の反転増
幅器を通過させ、かつ乗算結果を容量結合を用いて加算
するものであり、出力はそのままアナログ電圧となる。
Description
【０００１】
【産業上の利用分野】本発明は複素数乗算回路に係り、
例えば信号のフィルタリングや直交変換に有効な乗算回
路に関する。
例えば信号のフィルタリングや直交変換に有効な乗算回
路に関する。
【０００２】
【従来の技術】従来この種の演算はＤＳＰ等のデジタル
回路で処理されることが多く、処理される信号がアナロ
グ信号のときにはＡ／Ｄ変換が不可欠であり、処理後の
信号を再度Ｄ／Ａ変換することも多かった。一方本願出
願人はアナログ信号に対して直接デジタル乗数を乗ずる
演算器を含め、種々のアナログ信号処理のためのＬＳＩ
を開発しており、小規模かつ省電力のデバイスを実現し
ているが、このようなアナログアーキテクチャに適した
複素数乗算回路は従来存在しなかった。
回路で処理されることが多く、処理される信号がアナロ
グ信号のときにはＡ／Ｄ変換が不可欠であり、処理後の
信号を再度Ｄ／Ａ変換することも多かった。一方本願出
願人はアナログ信号に対して直接デジタル乗数を乗ずる
演算器を含め、種々のアナログ信号処理のためのＬＳＩ
を開発しており、小規模かつ省電力のデバイスを実現し
ているが、このようなアナログアーキテクチャに適した
複素数乗算回路は従来存在しなかった。
【０００３】
【発明が解決しようとする課題】本発明はこのような従
来の問題に対処すべく創案されたもので、アナログ信号
で与えられた複素数に対して直接デジタル形式の複素数
を乗じ得る複素数乗算回路を提供することを目的とす
る。
来の問題に対処すべく創案されたもので、アナログ信号
で与えられた複素数に対して直接デジタル形式の複素数
を乗じ得る複素数乗算回路を提供することを目的とす
る。
【０００４】
【課題を解決するための手段】本発明に係る複素数乗算
回路は、デジタル乗数の各ビットの重みに対応した容量
の複数のキャパスタンスを並列した容量結合を用い、ア
ナログ電圧で与えられた複素数に対してデジタル乗数を
乗ずるものであり、デジタル複素数の実部、虚部の符号
に応じて経路を切り替えて、１個または２個の反転増幅
器を通過させ、かつ乗算結果を容量結合を用いて加算す
るものであり、出力はそのままアナログ電圧となる。
回路は、デジタル乗数の各ビットの重みに対応した容量
の複数のキャパスタンスを並列した容量結合を用い、ア
ナログ電圧で与えられた複素数に対してデジタル乗数を
乗ずるものであり、デジタル複素数の実部、虚部の符号
に応じて経路を切り替えて、１個または２個の反転増幅
器を通過させ、かつ乗算結果を容量結合を用いて加算す
るものであり、出力はそのままアナログ電圧となる。
【０００５】
【作用】本発明に係る複素数乗算回路によれば、アナロ
グ信号で与えられた複素数を直接乗算し、直ちにアナロ
グ電圧としての演算結果が得られる。
グ信号で与えられた複素数を直接乗算し、直ちにアナロ
グ電圧としての演算結果が得られる。
【０００６】
【実施例】次に本発明に係る複素数乗算回路の第１実施
例を図面に基づいて説明する。
例を図面に基づいて説明する。
【０００７】図１において、複素数乗算回路は第１の複
素数（ｘ＋ｉｙ）の実部ｘが入力された第１乗算器ＭＵ
Ｌ１、第４乗算器ＭＵＬ４、虚部のｙが入力された第２
乗算器ＭＵＬ２、第３乗算器ＭＵＬ３を有し、さらに第
１、第３乗算器には、第２の複素数（ａ＋ｉｂ）の実部
の絶対値｜ａ｜が、第２、第４乗算器には虚部の絶対値
｜ｂ｜が入力されている。ｘ、ｙはアナログ電圧として
入力されており、｜ａ｜、｜ｂ｜はデジタル信号として
入力されている。
素数（ｘ＋ｉｙ）の実部ｘが入力された第１乗算器ＭＵ
Ｌ１、第４乗算器ＭＵＬ４、虚部のｙが入力された第２
乗算器ＭＵＬ２、第３乗算器ＭＵＬ３を有し、さらに第
１、第３乗算器には、第２の複素数（ａ＋ｉｂ）の実部
の絶対値｜ａ｜が、第２、第４乗算器には虚部の絶対値
｜ｂ｜が入力されている。ｘ、ｙはアナログ電圧として
入力されており、｜ａ｜、｜ｂ｜はデジタル信号として
入力されている。
【０００８】これら乗算回路ＭＵＬ１〜ＭＵＬ４におい
ては、以下の演算が実行されており、 第１乗算器ＭＵＬ１：−｜ａ｜ｘ （１） 第２乗算器ＭＵＬ２：−｜ｂ｜ｙ （２） 第３乗算器ＭＵＬ３：−｜ａ｜ｙ （３） 第４乗算器ＭＵＬ４：−｜ｂ｜ｘ （４） これらを組み合わせれば、（ｘ＋ｉｙ）と（ａ＋ｉｂ）
の積、すなわち、
ては、以下の演算が実行されており、 第１乗算器ＭＵＬ１：−｜ａ｜ｘ （１） 第２乗算器ＭＵＬ２：−｜ｂ｜ｙ （２） 第３乗算器ＭＵＬ３：−｜ａ｜ｙ （３） 第４乗算器ＭＵＬ４：−｜ｂ｜ｘ （４） これらを組み合わせれば、（ｘ＋ｉｙ）と（ａ＋ｉｂ）
の積、すなわち、
【数１】 を生成し得る。
【０００９】図４に示すように、第１乗算器ＭＵＬ１は
複数のマルチプレクサＭＵＸ４０〜ＭＵＸ４７を有し、
アナログ入力ｘはこれらマルチプレクサに共通に入力さ
れている。さらにマルチプレクサにはアナログ入力の
「０」に対応する基準電圧Ｖｒｅｆ、および第２複素数
の実部の絶対｜ａ｜におけるデジタル信号の各ビットが
入力されている。ここで｜ａ｜の各ビットを下位よりＢ
ａ０、Ｂａ１、Ｂａ２、Ｂａ３、Ｂａ４、Ｂａ５、Ｂａ
６、Ｂａ７とすると、ＭＵＸ４０〜ＭＵＸ４７にこれら
の信号が順次入力されている。なお図中デジタル信号全
体をＢａで表記している。ＭＵＸ４０〜ＭＵＸ４７は対
応するビットＢａ０〜Ｂａ７が「１」のときにはｘを出
力し、「０」のときにはＶｒｅｆを出力する。
複数のマルチプレクサＭＵＸ４０〜ＭＵＸ４７を有し、
アナログ入力ｘはこれらマルチプレクサに共通に入力さ
れている。さらにマルチプレクサにはアナログ入力の
「０」に対応する基準電圧Ｖｒｅｆ、および第２複素数
の実部の絶対｜ａ｜におけるデジタル信号の各ビットが
入力されている。ここで｜ａ｜の各ビットを下位よりＢ
ａ０、Ｂａ１、Ｂａ２、Ｂａ３、Ｂａ４、Ｂａ５、Ｂａ
６、Ｂａ７とすると、ＭＵＸ４０〜ＭＵＸ４７にこれら
の信号が順次入力されている。なお図中デジタル信号全
体をＢａで表記している。ＭＵＸ４０〜ＭＵＸ４７は対
応するビットＢａ０〜Ｂａ７が「１」のときにはｘを出
力し、「０」のときにはＶｒｅｆを出力する。
【００１０】各マルチプレクサＭＵＸ４０〜ＭＵＸ４７
の出力にはキャパシタンスＣ４０〜Ｃ４７よりなる容量
結合Ｃｐ４が接続され、各キャパシタンスは対応するマ
ルチプレクサに接続されるとともに、その出力は統合さ
れている。また容量結合Ｃｐ４の出力はインバータ回路
ＩＮＶ４および帰還キャパシタンスＣ４８よりなる反転
増幅器に入力され、反転増幅器の出力Ｖｏｕｔ４として
乗算結果が生じる。キャパシタンスＣ４０〜Ｃ４７およ
びＣ４８の容量比は、 Ｃ４０：Ｃ４１：Ｃ４２：Ｃ４３：Ｃ４４：Ｃ４５：Ｃ４６：Ｃ４７：Ｃ４８ ＝１：２：４：８：１６：３２：６４：１２８：２５５ （６） であり、ＩＮＶ４の電源電圧をＶｄｄとするとき、Ｖｏ
ｕｔ４は以下のように与えられる。
の出力にはキャパシタンスＣ４０〜Ｃ４７よりなる容量
結合Ｃｐ４が接続され、各キャパシタンスは対応するマ
ルチプレクサに接続されるとともに、その出力は統合さ
れている。また容量結合Ｃｐ４の出力はインバータ回路
ＩＮＶ４および帰還キャパシタンスＣ４８よりなる反転
増幅器に入力され、反転増幅器の出力Ｖｏｕｔ４として
乗算結果が生じる。キャパシタンスＣ４０〜Ｃ４７およ
びＣ４８の容量比は、 Ｃ４０：Ｃ４１：Ｃ４２：Ｃ４３：Ｃ４４：Ｃ４５：Ｃ４６：Ｃ４７：Ｃ４８ ＝１：２：４：８：１６：３２：６４：１２８：２５５ （６） であり、ＩＮＶ４の電源電圧をＶｄｄとするとき、Ｖｏ
ｕｔ４は以下のように与えられる。
【数２】 ここに、アナログ電圧Ｘは０≦Ｘ＜Ｖｒｅｆが負の値、
Ｘ＝ＶｒｅｆがＸ＝０、Ｖｒｅｆ＜Ｘ≦Ｖｄｄが正の値
に対応する。
Ｘ＝ＶｒｅｆがＸ＝０、Ｖｒｅｆ＜Ｘ≦Ｖｄｄが正の値
に対応する。
【００１１】ＩＮＶ４はＭＯＳインバータを３段直列に
接続して高いオープンゲインを確保し、また接地キャパ
シタンスおよび平衡レジスタンスによって帰還キャパシ
タンスに起因した発振を防止した回路であり、後段の負
荷に無関係に良好な線形特性を持つ。本回路は本願出願
人により平成５年９月２０日に出願された特開平０７−
９４９５７号公報に詳述されている。
接続して高いオープンゲインを確保し、また接地キャパ
シタンスおよび平衡レジスタンスによって帰還キャパシ
タンスに起因した発振を防止した回路であり、後段の負
荷に無関係に良好な線形特性を持つ。本回路は本願出願
人により平成５年９月２０日に出願された特開平０７−
９４９５７号公報に詳述されている。
【００１２】以上のように乗算器はアナログ電圧として
与えられた複素数に対して直接乗算を施し、アナログ出
力を生じる。なお、他の乗算器ＭＵＬ２〜ＭＵＬ４はＭ
ＵＬ１と同様に構成されているので説明を省略する。
与えられた複素数に対して直接乗算を施し、アナログ出
力を生じる。なお、他の乗算器ＭＵＬ２〜ＭＵＬ４はＭ
ＵＬ１と同様に構成されているので説明を省略する。
【００１３】各乗算器ＭＵＬ１〜ＭＵＬ４の出力は、そ
れぞれ、１入力２出力のセレクタＳＥＬ１〜ＳＥＬ４に
入力され、第２複素数の実部、虚部の符号によって出力
の経路が選択される（図１）。セレクタＳＥＬ１、ＳＥ
Ｌ３には実部ａの符号ビットｓａが入力され、セレクタ
ＳＥＬ２、ＳＥＬ４には虚部ｂの符号ビットｓｂが入力
されている。ＳＥＬ１、ＳＥＬ２の出力は容量結合Ｃｐ
１１またはＣｐ１２に接続されており、Ｃｐ１１に至る
出力を第１系統、Ｃｐ１２に至る出力を第２系統とす
る。ＳＥＬ３、ＳＥＬ４の出力は容量結合Ｃｐ２１また
はＣｐ２２に接続されており、Ｃｐ２１に至る出力を第
１系統、Ｃｐ２２に至る出力を第２系統とする。
れぞれ、１入力２出力のセレクタＳＥＬ１〜ＳＥＬ４に
入力され、第２複素数の実部、虚部の符号によって出力
の経路が選択される（図１）。セレクタＳＥＬ１、ＳＥ
Ｌ３には実部ａの符号ビットｓａが入力され、セレクタ
ＳＥＬ２、ＳＥＬ４には虚部ｂの符号ビットｓｂが入力
されている。ＳＥＬ１、ＳＥＬ２の出力は容量結合Ｃｐ
１１またはＣｐ１２に接続されており、Ｃｐ１１に至る
出力を第１系統、Ｃｐ１２に至る出力を第２系統とす
る。ＳＥＬ３、ＳＥＬ４の出力は容量結合Ｃｐ２１また
はＣｐ２２に接続されており、Ｃｐ２１に至る出力を第
１系統、Ｃｐ２２に至る出力を第２系統とする。
【００１４】これら第１、第２系統は以下表１の条件に
基づいて選択される。
基づいて選択される。
【表１】
【００１５】容量結合Ｃｐ１１はキャパシタンスＣ１
１、Ｃ１２を並列接続してなり、ＳＥＬ１、ＳＥＬ２の
出力を加算する。ＣＰ１１の出力はＩＮＶ４と同様の反
転増幅器ＩＮＶ１１に接続され、ＩＮＶ１１の入出力は
帰還キャパシタンスＣ１３で接続されている。ここに、
Ｃ１１、Ｃ１２、Ｃ１３の容量比は１：１：２であり、
入力がＶｄｄに相当する電圧であったときにもＩＮＶ１
１の出力がＶｄｄを越えことが防止されている。ここ
で、ＳＥＬ１、ＳＥＬ２の第１系統の出力電圧をＶ１
１、Ｖ２１、ＩＮＶ１１の出力をＶ１１１とすると、以
下の関係が与えられる。
１、Ｃ１２を並列接続してなり、ＳＥＬ１、ＳＥＬ２の
出力を加算する。ＣＰ１１の出力はＩＮＶ４と同様の反
転増幅器ＩＮＶ１１に接続され、ＩＮＶ１１の入出力は
帰還キャパシタンスＣ１３で接続されている。ここに、
Ｃ１１、Ｃ１２、Ｃ１３の容量比は１：１：２であり、
入力がＶｄｄに相当する電圧であったときにもＩＮＶ１
１の出力がＶｄｄを越えことが防止されている。ここ
で、ＳＥＬ１、ＳＥＬ２の第１系統の出力電圧をＶ１
１、Ｖ２１、ＩＮＶ１１の出力をＶ１１１とすると、以
下の関係が与えられる。
【数３】
【００１６】容量結合Ｃｐ１２はキャパシタンスＣ１
４、Ｃ１５、Ｃ１６を並列接続してなり、その出力には
反転増幅器ＩＮＶ１２、帰還キャパシタンスＣ１７が接
続されている。ここにＣ１４、Ｃ１５、Ｃ１６、Ｃ１７
の容量比は１：２：１：４であり、入力がＶｄｄに相当
する電圧であったときにもＩＮＶ１２の出力がＶｄｄを
越えることが防止されている。なおＣ１５の容量がＣ１
４、Ｃ１６の２倍の容量になっているのは、前段とのバ
ランスをとるためである。ここでＳＥＬ１、ＳＥＬ２の
第２系統の出力をＶ１２、Ｖ２２とすると、ＩＮＶ１２
の出力Ｖ１１２は以下のように与えられる。
４、Ｃ１５、Ｃ１６を並列接続してなり、その出力には
反転増幅器ＩＮＶ１２、帰還キャパシタンスＣ１７が接
続されている。ここにＣ１４、Ｃ１５、Ｃ１６、Ｃ１７
の容量比は１：２：１：４であり、入力がＶｄｄに相当
する電圧であったときにもＩＮＶ１２の出力がＶｄｄを
越えることが防止されている。なおＣ１５の容量がＣ１
４、Ｃ１６の２倍の容量になっているのは、前段とのバ
ランスをとるためである。ここでＳＥＬ１、ＳＥＬ２の
第２系統の出力をＶ１２、Ｖ２２とすると、ＩＮＶ１２
の出力Ｖ１１２は以下のように与えられる。
【数４】 また式（８）を式（９）に代入すると、式（１０）が得
られる。
られる。
【数５】
【００１７】前記表１より、Ｖ１１、Ｖ１２、Ｖ２１、
Ｖ２２は以下の値を持つ。
Ｖ２２は以下の値を持つ。
【表２】 ここでオフセットおよび倍率を無視すると、出力Ｖ１１
２は、ａ、ｂの符号に無関係に、式（１１）のように表
現される。
２は、ａ、ｂの符号に無関係に、式（１１）のように表
現される。
【数６】 これは式（５）に示す乗算結果の実部に対応する。
【００１８】容量結合Ｃｐ２１はキャパシタンスＣ２
１、Ｃ２２を並列接続してなり、ＳＥＬ３、ＳＥＬ４の
出力を加算する。Ｃｐ２１の出力はＩＮＶ４と同様の反
転増幅器ＩＮＶ２１に接続され、ＩＮＶ２１の入出力は
帰還キャパシタンスＣ２３で接続されている。Ｃ２１、
Ｃ２２、Ｃ３３の容量比は１：１：２であり、ｘ、ｙが
Ｖｄｄに相当する電圧であったときにもＩＮＶ２１の出
力がＶｄｄを越えることが防止されている。ここに、Ｓ
ＥＬ３、ＳＥＬ４の第１系統の出力電圧をＶ３１、Ｖ４
１、ＩＮＶ２１の出力をＶ１２１とすると、以下関係が
与えられる。
１、Ｃ２２を並列接続してなり、ＳＥＬ３、ＳＥＬ４の
出力を加算する。Ｃｐ２１の出力はＩＮＶ４と同様の反
転増幅器ＩＮＶ２１に接続され、ＩＮＶ２１の入出力は
帰還キャパシタンスＣ２３で接続されている。Ｃ２１、
Ｃ２２、Ｃ３３の容量比は１：１：２であり、ｘ、ｙが
Ｖｄｄに相当する電圧であったときにもＩＮＶ２１の出
力がＶｄｄを越えることが防止されている。ここに、Ｓ
ＥＬ３、ＳＥＬ４の第１系統の出力電圧をＶ３１、Ｖ４
１、ＩＮＶ２１の出力をＶ１２１とすると、以下関係が
与えられる。
【数７】
【００１９】容量結合Ｃｐ２２はキャパシタンスＣ２
４、Ｃ２５、Ｃ２６を並列接続してなり、その出力には
反転増幅器ＩＮＶ２２、帰還キャパシタンスＣ２７が接
続されている。ここにＣ２４、Ｃ２５、Ｃ２６、Ｃ２７
の容量比は１：２：１：４であり、入力がＶｄｄに相当
する電圧であったときにもＩＮＶ２２の出力がＶｄｄを
越えることが防止されている。なおＣ２５の容量がＣ２
４、Ｃ２６の容量の２倍になっているのは前段とのバラ
ンスをとるためである。ここで、ＳＥＬ３、ＳＥＬ４の
第２系統の出力をＶ３２、Ｖ４２とすると、ＩＮＶ２２
の出力Ｖ１２２は以下のように与えられる。
４、Ｃ２５、Ｃ２６を並列接続してなり、その出力には
反転増幅器ＩＮＶ２２、帰還キャパシタンスＣ２７が接
続されている。ここにＣ２４、Ｃ２５、Ｃ２６、Ｃ２７
の容量比は１：２：１：４であり、入力がＶｄｄに相当
する電圧であったときにもＩＮＶ２２の出力がＶｄｄを
越えることが防止されている。なおＣ２５の容量がＣ２
４、Ｃ２６の容量の２倍になっているのは前段とのバラ
ンスをとるためである。ここで、ＳＥＬ３、ＳＥＬ４の
第２系統の出力をＶ３２、Ｖ４２とすると、ＩＮＶ２２
の出力Ｖ１２２は以下のように与えられる。
【数８】 ここで式（１２）を式（１３）に代入すると、式（１
４）が得られる。
４）が得られる。
【数９】
【００２０】前記表１より、Ｖ３１、Ｖ３２、Ｖ４１、
Ｖ４２は以下の値を持つ。
Ｖ４２は以下の値を持つ。
【表３】 ここでオフセットおよび倍率を無視すると、出力Ｖ１２
２は、ａ、ｂの符号に無関係に、式（１５）のように表
現される。
２は、ａ、ｂの符号に無関係に、式（１５）のように表
現される。
【数１０】 これは式（５）に示す乗算結果の虚部に対応する。
【００２１】図２において、前記セレクタＳＥＬ１は一
対のマルチプレクサＭＵＸ２１、ＭＵＸ２２を有し、こ
れらマルチプレクサには入力電圧Ｖｉｎ２（図１のＭＵ
Ｌ１の出力）および基準電圧Ｖｒｅｆが入力されてい
る。各マルチプレクサはＶｉｎ２あるいは基準電圧Ｖｒ
ｅｆを択一的に出力し、ＭＵＸ２１、ＭＵＸ２２は相互
に異なる出力を生じるように制御信号Ｓによってコント
ロールされている。制御信号ＳはＭＵＸ２２に入力され
るとともに、インバータＩＮＶ２を介してＭＵＸ２１に
入力され、反対論理の制御信号が入力されることによっ
て、ＭＵＸ２１、ＭＵＸ２２が異なる信号を出力するよ
うになっている。なおマルチプレクサは一対のＭＯＳス
イッチを反対論理の制御信号で制御するような公知の回
路によって構成される。
対のマルチプレクサＭＵＸ２１、ＭＵＸ２２を有し、こ
れらマルチプレクサには入力電圧Ｖｉｎ２（図１のＭＵ
Ｌ１の出力）および基準電圧Ｖｒｅｆが入力されてい
る。各マルチプレクサはＶｉｎ２あるいは基準電圧Ｖｒ
ｅｆを択一的に出力し、ＭＵＸ２１、ＭＵＸ２２は相互
に異なる出力を生じるように制御信号Ｓによってコント
ロールされている。制御信号ＳはＭＵＸ２２に入力され
るとともに、インバータＩＮＶ２を介してＭＵＸ２１に
入力され、反対論理の制御信号が入力されることによっ
て、ＭＵＸ２１、ＭＵＸ２２が異なる信号を出力するよ
うになっている。なおマルチプレクサは一対のＭＯＳス
イッチを反対論理の制御信号で制御するような公知の回
路によって構成される。
【００２２】以上のように複素数乗算回路はアナログ信
号としての複素数とデジタル信号としての複素数を直接
乗算でき、その出力をアナログ電圧の形で生成するの
で、Ａ／Ｄ、Ｄ／Ａのための回路は全く不要であり、ア
ナログアーキテクチャに好適である。
号としての複素数とデジタル信号としての複素数を直接
乗算でき、その出力をアナログ電圧の形で生成するの
で、Ａ／Ｄ、Ｄ／Ａのための回路は全く不要であり、ア
ナログアーキテクチャに好適である。
【００２３】図３は本発明の第２実施例を示すものであ
り、第１実施例と同一もしくは相当部分には同一符号を
付して示す。第２実施例は、第１実施例における乗算回
路ＭＵＬ３、ＭＵＬ４および加算部分（ＳＥＬ３、ＳＥ
Ｌ４以降の回路）を省略して、回路の単純化を図ったも
のであり、デジタル信号で与えられる複素数は実部と虚
部を別個のタイミングで処理するようになっている。す
なわち回路内部の経路切替を行うことにより、実部と虚
部を演算でき、これを１演算クロック内で実行する。
り、第１実施例と同一もしくは相当部分には同一符号を
付して示す。第２実施例は、第１実施例における乗算回
路ＭＵＬ３、ＭＵＬ４および加算部分（ＳＥＬ３、ＳＥ
Ｌ４以降の回路）を省略して、回路の単純化を図ったも
のであり、デジタル信号で与えられる複素数は実部と虚
部を別個のタイミングで処理するようになっている。す
なわち回路内部の経路切替を行うことにより、実部と虚
部を演算でき、これを１演算クロック内で実行する。
【００２４】図３において、複素数乗算器は第１実施例
と同様の第１、第２乗算器ＭＵＬ１、ＭＵＬ２を有し、
その出力はセレクタＳＥＬ１、ＳＥＬ２にそれぞれ入力
されている。ＳＥＬ１、ＳＥＬ２の出力は第１系統が容
量結合Ｃｐ１１または第２系統がＣｐ１２に入力されて
いる。Ｃｐ１１の出力はインバータＩＮＶ１１に入力さ
れ、ＩＮＶ１１の出力はＣｐ１２に入力されるととも
に、帰還キャパシタンスＣ１３を介してその入力に接続
されている。またＣｐ１２の出力は、帰還キャパシタン
スＣ１７が接続されたＩＮＶ１２に入力されている。
と同様の第１、第２乗算器ＭＵＬ１、ＭＵＬ２を有し、
その出力はセレクタＳＥＬ１、ＳＥＬ２にそれぞれ入力
されている。ＳＥＬ１、ＳＥＬ２の出力は第１系統が容
量結合Ｃｐ１１または第２系統がＣｐ１２に入力されて
いる。Ｃｐ１１の出力はインバータＩＮＶ１１に入力さ
れ、ＩＮＶ１１の出力はＣｐ１２に入力されるととも
に、帰還キャパシタンスＣ１３を介してその入力に接続
されている。またＣｐ１２の出力は、帰還キャパシタン
スＣ１７が接続されたＩＮＶ１２に入力されている。
【００２５】乗算器ＭＵＬ１にはマルチプレクサＭＵＸ
３１を介してデジタル乗数が入力され、ＭＵＬ２にはマ
ルチプレクサＭＵＸ３２を介してデジタル乗数が入力さ
れている。ＭＵＸ３１、ＭＵＸ３２には｜ａ｜および｜
ｂ｜が入力され、制御信号Ｃｔｒｌ３に応じて、いずれ
か一方の乗数を出力する。Ｃｔｒｌ３はＭＵＸ３１に入
力されるとともに、インバータＩＮＶ３を介してＭＵＸ
３２に入力されている。さらにＳＥＬ１、ＳＥＬ２には
第１系統、第２系統を選択する制御信号ｓｓ１、ｓｓ２
がそれぞれ入力されている。
３１を介してデジタル乗数が入力され、ＭＵＬ２にはマ
ルチプレクサＭＵＸ３２を介してデジタル乗数が入力さ
れている。ＭＵＸ３１、ＭＵＸ３２には｜ａ｜および｜
ｂ｜が入力され、制御信号Ｃｔｒｌ３に応じて、いずれ
か一方の乗数を出力する。Ｃｔｒｌ３はＭＵＸ３１に入
力されるとともに、インバータＩＮＶ３を介してＭＵＸ
３２に入力されている。さらにＳＥＬ１、ＳＥＬ２には
第１系統、第２系統を選択する制御信号ｓｓ１、ｓｓ２
がそれぞれ入力されている。
【００２６】たとえば乗算結果の実部（ａｘ−ｂｙ）を
生成する場合、ＭＵＬ１の乗数は｜ａ｜であり、ＭＵＬ
２の乗数は｜ｂ｜である。ｓｓ１はＭＵＬ１の乗数（こ
こではａ）の符号を示す信号であり、ｓｓ２はＭＵＬ２
の乗数の選択（ここではｂ）と選択された乗数ｂの符号
とによって決定される信号である。ｓｓ１は、ａが正ま
たは０のときには第２系統に−ａｘを生じさせかつ第１
系統にＶｒｅｆ＝０を生じさせる。またａが負のときに
は第１系統にａｘ、第２系統に０を生じさせる。ｓｓ２
はｂが正または０のとき、第１系統に−ｂｙ、第２系統
に０、負のときに、第２系統にｂｙ、第１系統に０を生
じさせる。
生成する場合、ＭＵＬ１の乗数は｜ａ｜であり、ＭＵＬ
２の乗数は｜ｂ｜である。ｓｓ１はＭＵＬ１の乗数（こ
こではａ）の符号を示す信号であり、ｓｓ２はＭＵＬ２
の乗数の選択（ここではｂ）と選択された乗数ｂの符号
とによって決定される信号である。ｓｓ１は、ａが正ま
たは０のときには第２系統に−ａｘを生じさせかつ第１
系統にＶｒｅｆ＝０を生じさせる。またａが負のときに
は第１系統にａｘ、第２系統に０を生じさせる。ｓｓ２
はｂが正または０のとき、第１系統に−ｂｙ、第２系統
に０、負のときに、第２系統にｂｙ、第１系統に０を生
じさせる。
【００２７】乗算結果の虚部（ｂｘ＋ａｙ）を生成する
場合、ＭＵＬ１の乗数は｜ｂ｜であり、ＭＵＬ２の乗数
は｜ａ｜である。ｓｓ１はＭＵＬ１の乗数（ここでは
ｂ）の符号を示す信号であり、ｓｓ２はＭＵＬ２の乗数
の選択（ここではａ）と選択された乗数ａの符号とによ
って決定される信号である。ｓｓ１は、ｂが正または０
のときには第２系統に−ｂｘを生じさせかつ第１系統に
Ｖｒｅｆ＝０を生じさせる。またｂが負のときには第１
系統にｂｘ、第２系統に０を生じさせる。ｓｓ２はａが
正または０のとき、第２系統に−ａｙ、第１系統に０、
負のときに、第１系統にａｙ、第２系統に０を生じさせ
る。
場合、ＭＵＬ１の乗数は｜ｂ｜であり、ＭＵＬ２の乗数
は｜ａ｜である。ｓｓ１はＭＵＬ１の乗数（ここでは
ｂ）の符号を示す信号であり、ｓｓ２はＭＵＬ２の乗数
の選択（ここではａ）と選択された乗数ａの符号とによ
って決定される信号である。ｓｓ１は、ｂが正または０
のときには第２系統に−ｂｘを生じさせかつ第１系統に
Ｖｒｅｆ＝０を生じさせる。またｂが負のときには第１
系統にｂｘ、第２系統に０を生じさせる。ｓｓ２はａが
正または０のとき、第２系統に−ａｙ、第１系統に０、
負のときに、第１系統にａｙ、第２系統に０を生じさせ
る。
【００２８】以上の設定は表４のようにまとめられる。
【表４】 このように、乗数を適宜切り替えて使用することによ
り、加算部分は１セットとなり、回路規模が小さくな
る。これは消費電力の節減にもつながる。
り、加算部分は１セットとなり、回路規模が小さくな
る。これは消費電力の節減にもつながる。
【００２９】前述のとおり、本発明に係る複素数乗算回
路は、デジタル乗数の各ビットの重みに対応した容量の
複数のキャパスタンスを並列した容量結合を用い、アナ
ログ電圧で与えられた複素数に対してデジタル乗数を乗
ずるものであり、デジタル複素数の実部、虚部の符号に
応じて経路を切り替えて、１個または２個の反転増幅器
を通過させ、かつ乗算結果を容量結合を用いて加算する
ものであり、アナログ信号で与えられた複素数を直接乗
算し、直ちにアナログ電圧としての演算結果が得られる
という優れた効果を有する。
路は、デジタル乗数の各ビットの重みに対応した容量の
複数のキャパスタンスを並列した容量結合を用い、アナ
ログ電圧で与えられた複素数に対してデジタル乗数を乗
ずるものであり、デジタル複素数の実部、虚部の符号に
応じて経路を切り替えて、１個または２個の反転増幅器
を通過させ、かつ乗算結果を容量結合を用いて加算する
ものであり、アナログ信号で与えられた複素数を直接乗
算し、直ちにアナログ電圧としての演算結果が得られる
という優れた効果を有する。
【図１】本発明に係る複素数乗算回路の第１実施例を示
す回路図である。
す回路図である。
【図２】同実施例のセレクタを示す回路図である。
【図３】第２実施例を示す回路図である。
【図４】以上の実施例に使用される乗算回路を示す回路
図である。
図である。
ＭＵＬ１、ＭＵＬ２、ＭＵＬ３、ＭＵＬ４ ．．． 乗
算器 ＳＥＬ１、ＳＥＬ２、ＳＥＬ３、ＳＥＬ４ ．．． セ
レクタ Ｃｐ１１、Ｃｐ１２、Ｃｐ２１、Ｃｐ２２、Ｃｐ４
．．． 容量結合 ＩＮＶ１１、ＩＮＶ１２、ＩＮＶ２１、ＩＮＶ２２
．．． インバータ ＭＵＸ２１、ＭＵＸ２２、ＭＵＸ３１、ＭＵＸ３２、Ｍ
ＵＸ４０、ＭＵＸ４１、ＭＵＸ４２、ＭＵＸ４３、ＭＵ
Ｘ４４、ＭＵＸ４５、ＭＵＸ４６、ＭＵＸ４７ ．．．
マルチプレクサ ｘ ．．． 第１の複素数の実部 ｙ ．．． 第１の複素数の虚部 ａ ．．． 第２の複素数の実部 ｂ ．．． 第２の複素数の虚部 ｓａ、ｓｂ ．．． 符号の信号。 12
算器 ＳＥＬ１、ＳＥＬ２、ＳＥＬ３、ＳＥＬ４ ．．． セ
レクタ Ｃｐ１１、Ｃｐ１２、Ｃｐ２１、Ｃｐ２２、Ｃｐ４
．．． 容量結合 ＩＮＶ１１、ＩＮＶ１２、ＩＮＶ２１、ＩＮＶ２２
．．． インバータ ＭＵＸ２１、ＭＵＸ２２、ＭＵＸ３１、ＭＵＸ３２、Ｍ
ＵＸ４０、ＭＵＸ４１、ＭＵＸ４２、ＭＵＸ４３、ＭＵ
Ｘ４４、ＭＵＸ４５、ＭＵＸ４６、ＭＵＸ４７ ．．．
マルチプレクサ ｘ ．．． 第１の複素数の実部 ｙ ．．． 第１の複素数の虚部 ａ ．．． 第２の複素数の実部 ｂ ．．． 第２の複素数の虚部 ｓａ、ｓｂ ．．． 符号の信号。 12
───────────────────────────────────────────────────── フロントページの続き (72)発明者 山本 誠 東京都世田谷区北沢３−５−18 鷹山ビル 株式会社鷹山内 (72)発明者 高取 直 東京都世田谷区北沢３−５−18 鷹山ビル 株式会社鷹山内
Claims (2)
- 【請求項１】 第１の複素数の実部に対応するアナロ
グ電圧と第２の複素数の実部の絶対値に対応するデジタ
ル信号とが入力され、デジタル信号の各ビットの重みに
対応したキャパシタンスを並列接続してなる第１容量結
合と、前記デジタル信号の各ビットの値に応じて第１容
量結合の各キャパシタンスに対して前記アナログ電圧ま
たは基準電圧を択一的に接続する複数の第１マルチプレ
クサと、前記第１容量結合の出力が入力された線形特性
を有する第１反転増幅器とを備えた第１乗算器と；第１
の複素数の虚部に対応するアナログ電圧と第２の複素数
の虚部の絶対値に対応するデジタル信号が入力され、デ
ジタル信号の各ビットの重みに対応したキャパシタンス
を並列接続してなる第２容量結合と、前記デジタル信号
の各ビットの値に応じて第２容量結合の各キャパシタン
スに対して前記アナログ電圧または基準電圧を択一的に
接続する複数の第２マルチプレクサと、前記第２容量結
合の出力が入力された線形特性を有する第２反転増幅器
とを備えた第２乗算器と；第１の複素数の虚部に対応す
るアナログ電圧と第２の複素数の実部の絶対値に対応す
るデジタル信号とが入力され、デジタル信号の各ビット
の重みに対応したキャパシタンスを並列接続してなる第
３容量結合と、前記デジタル信号の各ビットの値に応じ
て第３容量結合の各キャパシタンスに対して前記アナロ
グ電圧または基準電圧を択一的に接続する複数の第３マ
ルチプレクサと、前記第３容量結合の出力が入力された
線形特性を有する第３反転増幅器とを備えた第３乗算器
と；第１の複素数の実部に対応するアナログ電圧と第２
の複素数の虚部の絶対値に対応するデジタル信号とが入
力され、デジタル信号の各ビットの重みに対応したキャ
パシタンスを並列接続してなる第４容量結合と、前記デ
ジタル信号の各ビットの値に応じて第４容量結合の各キ
ャパシタンスに対して前記アナログ電圧または基準電圧
を択一的に接続する複数の第４マルチプレクサと、前記
第４容量結合の出力が入力された線形特性を有する第４
反転増幅器とを備えた第４乗算器と；第１乗算器の出力
に接続されかつ第２の複素数の実部の符号に対応した第
１制御信号が入力され、この実部の正負に応じて第１乗
算器の出力を第１系統、第２系統に導く第１セレクタ
と；第２乗算器の出力に接続されかつ第２の複素数の虚
部の符号に対応した第２制御信号が入力され、この虚部
の正負に応じて第２乗算器の出力を第１系統、第２系統
に導く第２セレクタと；第３乗算器の出力に接続されか
つ第２の複素数の実部の符号に対応した第３制御信号が
入力され、この実部の正負に応じて第３乗算器の出力を
第１系統、第２系統に導く第３セレクタと；第４乗算器
の出力に接続されかつ第２の複素数の虚部の符号に対応
した第４制御信号が入力され、この虚部の正負に応じて
第４乗算器の出力を第１系統、第２系統に導く第４セレ
クタと；第１セレクタの第２系統の出力および第２セレ
クタの第１系統の出力が入力された第５容量結合と、こ
の第５容量結合の出力に接続された線形特性を有する第
５反転増幅器と、第１セレクタの第１系統の出力、第２
セレクタ第２系統の出力および第５反転増幅部の出力が
入力された第６容量結合と、この第６容量結合の出力に
接続された線形特性を有する第６反転増幅器とを備えた
第１加減算部と；第３セレクタの第２系統の出力および
第４セレクタの第２系統の出力が入力された第７容量結
合と、この第７容量結合の出力に接続された線形特性を
有する第７反転増幅器と、第３セレクタの第１系統の出
力、第４セレクタの第１系統の出力および第７反転増幅
部の出力が入力された第８容量結合と、この第８容量結
合の出力に接続された線形特性を有する第８反転増幅器
とを備えた第２加減算部と；を備えた複素数乗算回路。 - 【請求項２】 第１の複素数の実部に対応するアナロ
グ電圧と第２の複素数の実部または虚部の絶対値に対応
するデジタル信号とが入力され、デジタル信号の各ビッ
トの重みに対応したキャパシタンスを並列接続してなる
第１容量結合と、前記デジタル信号の各ビットの値に応
じて第１容量結合の各キャパシタンスに対して前記アナ
ログ電圧または基準電圧を択一的に接続する複数の第１
マルチプレクサと、前記第１容量結合の出力が入力され
た線形特性を有する第１反転増幅器とを備えた第１乗算
器と；第１の複素数の虚部に対応するアナログ電圧と第
２の複素数の実部または虚部の絶対値に対応するデジタ
ル信号が入力され、デジタル信号の各ビットの重みに対
応したキャパシタンスを並列接続してなる第２容量結合
と、前記デジタル信号の各ビットの値に応じて第２容量
結合の各キャパシタンスに対して前記アナログ電圧また
は基準電圧を択一的に接続する複数の第２マルチプレク
サと、前記第２容量結合の出力が入力された線形特性を
有する第２反転増幅器とを備えた第２乗算器と；第２の
複素数の実部の絶対値に対応したデジタル信号、虚部に
対応したデジタル信号および第１制御信号が入力され、
この第１制御信号によって実部を第１乗算器に入力する
第１状態と虚部を第１乗算器に入力する第２状態とが選
択される第３マルチプレクサと；第２の複素数の実部の
絶対値に対応したデジタル信号、虚部に対応したデジタ
ル信号および前記第１制御信号が入力され、第１制御信
号によって虚部を第２乗算器に入力する第１状態と実部
を第２乗算器に入力する第２状態とを持つ第４マルチプ
レクサと；第１乗算器の出力に接続されかつこの第１乗
算器に入力されている第２の複素数の実部または虚部の
符号に対応した第２制御信号が入力され、この実部また
は虚部が負のときに第１乗算器の出力を第１系統に、正
のときに第２系統に導く第１セレクタと；第２乗算器の
出力に接続され、第３、第４マルチプレクサの第１、第
２状態、および第２乗算器に入力されている第２複素数
の実部または虚部の符号に対応した第３制御信号が入力
され、第３、第４マルチプレクサが第１状態でありかつ
第２の複素数の虚部が正のときには第２乗算器の出力を
第１系統に、第３、第４マルチプレクサが第１状態であ
りかつ第２の複素数の虚部が負のときには第２乗算器の
出力を第２系統に、第３、第４マルチプレクサが第２状
態でありかつ第２の複素数の実部が正のときには第２乗
算器の出力を第２系統に、第３、第４マルチプレクサが
第２状態でありかつ第２の複素数の実部が負のときには
第２乗算器の出力を第１系統に導く第２セレクタと；第
１、第２セレクタの第１系統の出力が入力された第３容
量結合と、この第３容量結合の出力に接続された線形特
性を有する第３反転増幅器と、第１、第２セレクタの第
２系統の出力および第３反転増幅部の出力が入力された
第４容量結合と、この第４容量結合の出力に接続された
線形特性を有する第５反転増幅器とを備えた加減算部
と；を備え、１演算クロック内において第１制御信号を
切替えて第３、第４マルチプレクサの第１、第２状態を
得るようになっている複素数乗算回路。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP26464595A JPH0991361A (ja) | 1995-09-20 | 1995-09-20 | 複素数乗算回路 |
| US08/715,732 US5751624A (en) | 1995-09-20 | 1996-09-19 | Complex number calculation circuit |
| EP96115064A EP0764915B1 (en) | 1995-09-20 | 1996-09-19 | Complex number multiplication circuit |
| EP99123783A EP0986019A3 (en) | 1995-09-20 | 1996-09-19 | Complex number calculation circuit |
| DE69611646T DE69611646T2 (de) | 1995-09-20 | 1996-09-19 | Schaltung zur Multiplikation komplexer Zahlen |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP26464595A JPH0991361A (ja) | 1995-09-20 | 1995-09-20 | 複素数乗算回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0991361A true JPH0991361A (ja) | 1997-04-04 |
Family
ID=17406239
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP26464595A Ceased JPH0991361A (ja) | 1995-09-20 | 1995-09-20 | 複素数乗算回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0991361A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP4868319B2 (ja) * | 2004-07-29 | 2012-02-01 | エスティー‐エリクソン、ソシエテ、アノニム | 位相および／または振幅変調信号のための複合信号スケーリング |
-
1995
- 1995-09-20 JP JP26464595A patent/JPH0991361A/ja not_active Ceased
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP4868319B2 (ja) * | 2004-07-29 | 2012-02-01 | エスティー‐エリクソン、ソシエテ、アノニム | 位相および／または振幅変調信号のための複合信号スケーリング |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20041109 |
|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20041116 |
|
| A045 | Written measure of dismissal of application |
Free format text: JAPANESE INTERMEDIATE CODE: A045 Effective date: 20050329 |