JPH098282A - 電荷転送デバイス - Google Patents
電荷転送デバイスInfo
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- JPH098282A JPH098282A JP15566895A JP15566895A JPH098282A JP H098282 A JPH098282 A JP H098282A JP 15566895 A JP15566895 A JP 15566895A JP 15566895 A JP15566895 A JP 15566895A JP H098282 A JPH098282 A JP H098282A
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Abstract
(57)【要約】
【目的】 所望の転送特性を持った不要輻射の少ないＣ
ＣＤを提供する。 【構成】 ドライバ３１，３２から出力されたクロック
パルスφa ，φb は、抵抗手段群４１ａ，４１ｂの各抵
抗手段ｒ１〜ｒｉと各段の転送ゲート１１−１，１２−
１，１３−１，１４−１，…の容量とによって所定時間
ずつ遅延され、転送ゲート群の初段から中央の段へ向っ
て順次印加されていく。一方、ドライバ３１，３２から
出力されたクロックパルスφa ，φb は、抵抗手段群４
２ａ，４２ｂの各抵抗手段ｒ１〜ｒｉと各段の転送ゲー
ト１１−ｎ，１２−ｎ，１３−ｎ，１４−ｎ，…の容量
とによって所定時間ずつ遅延され、転送ゲート群の最終
段から中央の段へ向って順次印加されていく。そのた
め、転送ゲート群下の信号電荷Ｑは、その初段から最終
段方向へ順次転送されていく。
ＣＤを提供する。 【構成】 ドライバ３１，３２から出力されたクロック
パルスφa ，φb は、抵抗手段群４１ａ，４１ｂの各抵
抗手段ｒ１〜ｒｉと各段の転送ゲート１１−１，１２−
１，１３−１，１４−１，…の容量とによって所定時間
ずつ遅延され、転送ゲート群の初段から中央の段へ向っ
て順次印加されていく。一方、ドライバ３１，３２から
出力されたクロックパルスφa ，φb は、抵抗手段群４
２ａ，４２ｂの各抵抗手段ｒ１〜ｒｉと各段の転送ゲー
ト１１−ｎ，１２−ｎ，１３−ｎ，１４−ｎ，…の容量
とによって所定時間ずつ遅延され、転送ゲート群の最終
段から中央の段へ向って順次印加されていく。そのた
め、転送ゲート群下の信号電荷Ｑは、その初段から最終
段方向へ順次転送されていく。
Description
【０００１】
【産業上の利用分野】本発明は、遅延線、フィルタ、マ
ルチプレクサ等といったアナログ信号処理に用いられる
電荷転送デバイス（Charge Coupled Device 、以下ＣＣ
Ｄという）、特にその信号電荷の転送時に生じる高調波
（不要輻射）による他の回路素子への悪影響を防止する
ためのＣＣＤの不要輻射低減技術に関するものである。
ルチプレクサ等といったアナログ信号処理に用いられる
電荷転送デバイス（Charge Coupled Device 、以下ＣＣ
Ｄという）、特にその信号電荷の転送時に生じる高調波
（不要輻射）による他の回路素子への悪影響を防止する
ためのＣＣＤの不要輻射低減技術に関するものである。
【０００２】
【従来の技術】従来のＣＣＤでは、半導体基板上に複数
段の転送ゲート群が形成され、それらの各転送ゲートに
複数相のクロックパルスを印加することによって該半導
体基板中の信号電荷を入力側から出力側へ順次転送して
いくようになっている。各段の転送ゲートでは、クロッ
クパルスの印加によってその転送ゲートの直下の半導体
基板中に空乏層（ポテンシャル井戸の容量）が生じ、こ
のポテンシャル井戸の容量内に、注入された信号電荷が
蓄積される。ポテンシャル井戸の容量、即ちポテンシャ
ル井戸の深さは、印加されるクロックパルスの電圧の大
きさに比例する。そのため、複数段の転送ゲート群に電
圧レベルの異なる複数相のクロックパルスを印加する
と、半導体基板中に注入された信号電荷が、各転送ゲー
トの直下に形成されるポテンシャル井戸に流入された後
に排出され、該転送ゲート群の入力側から出力側へ向っ
て順次転送されていく。
段の転送ゲート群が形成され、それらの各転送ゲートに
複数相のクロックパルスを印加することによって該半導
体基板中の信号電荷を入力側から出力側へ順次転送して
いくようになっている。各段の転送ゲートでは、クロッ
クパルスの印加によってその転送ゲートの直下の半導体
基板中に空乏層（ポテンシャル井戸の容量）が生じ、こ
のポテンシャル井戸の容量内に、注入された信号電荷が
蓄積される。ポテンシャル井戸の容量、即ちポテンシャ
ル井戸の深さは、印加されるクロックパルスの電圧の大
きさに比例する。そのため、複数段の転送ゲート群に電
圧レベルの異なる複数相のクロックパルスを印加する
と、半導体基板中に注入された信号電荷が、各転送ゲー
トの直下に形成されるポテンシャル井戸に流入された後
に排出され、該転送ゲート群の入力側から出力側へ向っ
て順次転送されていく。
【０００３】
【発明が解決しようとする課題】しかしながら、従来の
ＣＣＤでは、転送ゲート群の段数が多くなり、しかも転
送速度を速くするためにそれらの各転送ゲートに印加す
るクロックパルスが数ＭＨｚ〜数十ＭＨｚという高周波
になると、次のような問題が生じる。即ち、同一のクロ
ックパルスが印加される複数の転送ゲートの総容量が大
きくなり、このような大容量に対し、高周波のクロック
パルスによって信号電荷の充放電が行われると、不要輻
射（高調波）が発生し、他の回路素子（例えば、映像回
路系の高周波チューナ等）に悪影響を与える。このよう
な不要輻射による悪影響を防止する方法として、例え
ば、同一のクロックパルスが印加される複数の転送ゲー
トを複数のブロックに分割し、該クロックパルスを遅延
させて時間をずらして各ブロックの転送ゲートに印加す
ることも考えられる。しかし、このような方法では、出
力側の転送ゲートに印加されるクロックパルスにタイミ
ングずれが生じ、設計値通りの所望の転送特性を持った
ＣＣＤを製造することが難しくなる。本発明は、前記従
来技術が持っていた課題を解決し、所望の転送特性を有
し、不要輻射の少ないＣＣＤを提供することを目的とす
る。
ＣＣＤでは、転送ゲート群の段数が多くなり、しかも転
送速度を速くするためにそれらの各転送ゲートに印加す
るクロックパルスが数ＭＨｚ〜数十ＭＨｚという高周波
になると、次のような問題が生じる。即ち、同一のクロ
ックパルスが印加される複数の転送ゲートの総容量が大
きくなり、このような大容量に対し、高周波のクロック
パルスによって信号電荷の充放電が行われると、不要輻
射（高調波）が発生し、他の回路素子（例えば、映像回
路系の高周波チューナ等）に悪影響を与える。このよう
な不要輻射による悪影響を防止する方法として、例え
ば、同一のクロックパルスが印加される複数の転送ゲー
トを複数のブロックに分割し、該クロックパルスを遅延
させて時間をずらして各ブロックの転送ゲートに印加す
ることも考えられる。しかし、このような方法では、出
力側の転送ゲートに印加されるクロックパルスにタイミ
ングずれが生じ、設計値通りの所望の転送特性を持った
ＣＣＤを製造することが難しくなる。本発明は、前記従
来技術が持っていた課題を解決し、所望の転送特性を有
し、不要輻射の少ないＣＣＤを提供することを目的とす
る。
【０００４】
【課題を解決するための手段】第１及び第２の発明は、
前記課題を解決するために、半導体基板上に形成され、
複数相のクロックパルスの印加によって該半導体基板中
の信号電荷を順次転送していく複数段の転送ゲート群を
備えたＣＣＤにおいて、前記複数段の転送ゲート群を前
段側と後段側とに２分割して第１の転送ゲート群と第２
の転送ゲート群とに区分し、第１の抵抗手段群と第２の
抵抗手段群とを前記半導体基板上に形成している。ここ
で、第１の抵抗手段群は、複数の第１の抵抗手段（例え
ば、配線抵抗）が直列に接続され、それら各第１の抵抗
手段と前記第１の転送ゲート群中の各転送ゲートの容量
とによって前記複数相のクロックパルスを所定時間順次
遅延していき、それらの遅延されたクロックパルスを、
前記第１の転送ゲート群中の初段の転送ゲートから終段
の転送ゲートへ向って順次印加していくものである。ま
た、第２の抵抗手段群は、複数の第２の抵抗手段（例え
ば、配線抵抗）が直列に接続され、それら各第２の抵抗
手段と前記第２の転送ゲート群中の各転送ゲートの容量
とによって前記複数相のクロックパルスを前記所定時間
順次遅延していき、それらの遅延されたクロックパルス
を、前記第２の転送ゲート群中の終段の転送ゲートから
初段の転送ゲートへ向って順次印加していくものであ
る。
前記課題を解決するために、半導体基板上に形成され、
複数相のクロックパルスの印加によって該半導体基板中
の信号電荷を順次転送していく複数段の転送ゲート群を
備えたＣＣＤにおいて、前記複数段の転送ゲート群を前
段側と後段側とに２分割して第１の転送ゲート群と第２
の転送ゲート群とに区分し、第１の抵抗手段群と第２の
抵抗手段群とを前記半導体基板上に形成している。ここ
で、第１の抵抗手段群は、複数の第１の抵抗手段（例え
ば、配線抵抗）が直列に接続され、それら各第１の抵抗
手段と前記第１の転送ゲート群中の各転送ゲートの容量
とによって前記複数相のクロックパルスを所定時間順次
遅延していき、それらの遅延されたクロックパルスを、
前記第１の転送ゲート群中の初段の転送ゲートから終段
の転送ゲートへ向って順次印加していくものである。ま
た、第２の抵抗手段群は、複数の第２の抵抗手段（例え
ば、配線抵抗）が直列に接続され、それら各第２の抵抗
手段と前記第２の転送ゲート群中の各転送ゲートの容量
とによって前記複数相のクロックパルスを前記所定時間
順次遅延していき、それらの遅延されたクロックパルス
を、前記第２の転送ゲート群中の終段の転送ゲートから
初段の転送ゲートへ向って順次印加していくものであ
る。
【０００５】
【作用】第１及び第２の発明によれば、以上のようにＣ
ＣＤを構成したので、複数相のクロックパルスが、各第
１の抵抗手段及び各転送ゲートの容量によって順次遅延
され、第１の転送ゲート群の初段から終段へ向って順次
印加されていく。さらに、前記クロックパルスは、各第
２の抵抗手段及び各転送ゲートの容量によって順次遅延
され、第２の転送ゲート群の終段から初段へ向って順次
印加されていく。そのため、第１の転送ゲート群の初段
の下の信号電荷が、その終段方向へ向って各転送ゲート
下を順次転送されていく。第１の転送ゲート群の終段の
下へ転送された信号電荷は、第２の転送ゲート群の初段
から終段へ向って各転送ゲート下を順次転送されてい
く。これにより、同一のクロックパルスが印加される複
数の転送ゲートが所定の遅延時間だけずれて順次動作す
ることになるので、クロックパルスの駆動電流のレベル
が低くなる。さらに、クロックパルスの遅延方向が、全
転送ゲート群の初段及び最終段から中央の段へ向って、
前段側と後段側で対称となるので、それらの全転送ゲー
ト群の初段と最終段のクロックパルスのタイミングのず
れが無くなる。
ＣＤを構成したので、複数相のクロックパルスが、各第
１の抵抗手段及び各転送ゲートの容量によって順次遅延
され、第１の転送ゲート群の初段から終段へ向って順次
印加されていく。さらに、前記クロックパルスは、各第
２の抵抗手段及び各転送ゲートの容量によって順次遅延
され、第２の転送ゲート群の終段から初段へ向って順次
印加されていく。そのため、第１の転送ゲート群の初段
の下の信号電荷が、その終段方向へ向って各転送ゲート
下を順次転送されていく。第１の転送ゲート群の終段の
下へ転送された信号電荷は、第２の転送ゲート群の初段
から終段へ向って各転送ゲート下を順次転送されてい
く。これにより、同一のクロックパルスが印加される複
数の転送ゲートが所定の遅延時間だけずれて順次動作す
ることになるので、クロックパルスの駆動電流のレベル
が低くなる。さらに、クロックパルスの遅延方向が、全
転送ゲート群の初段及び最終段から中央の段へ向って、
前段側と後段側で対称となるので、それらの全転送ゲー
ト群の初段と最終段のクロックパルスのタイミングのず
れが無くなる。
【０００６】
【実施例】図１は本発明の実施例を示すＣＣＤの概略の
平面構造図、及び図２はその図１のＣＣＤの模式的な断
面構造図である。このＣＣＤでは、Ｓｉ基板等の半導体
基板１上に、絶縁膜を介して複数（ｎ）段の２相電極構
造からなる転送ゲート群が形成されている。このｎ段の
転送ゲート群は、一定間隔で配列されたｎ段の第２相の
転送ゲート１１−１〜１１−ｎと、それらの各転送ゲー
ト１１−１〜１１−ｎ間に交互に配列されたｎ段の第２
相の転送ゲート１３−１〜１３−ｎと、それらの各転送
ゲート１１−１〜１１−ｎにオーバラップして配列され
たｎ段の第１相の転送ゲート１２−１〜１２−ｎと、そ
れらの各転送ゲート１３−１〜１３−ｎにオーバラップ
して配列されたｎ段の第１相の転送ゲート１４−１〜１
４−ｎとで、構成されている。これらの各転送ゲート１
１−１〜１１−ｎ，１２−１〜１２−ｎ，１３−１〜１
３−ｎ，１４−１〜１４−ｎは、絶縁膜によって互いに
電気的に分離されており、ポリＳｉ等で形成されてい
る。初段の転送ゲート１１−１側の半導体基板１内に
は、信号電荷Ｑを入力するための不純物拡散層からなる
入力ダイオード２１が形成され、さらにその入力ダイオ
ード２１の近傍の半導体基板１上に、入力制御を行うた
めのポリＳｉ等からなる入力ゲート２２が形成されてい
る。最終段の転送ゲート１４−ｎ側の半導体基板１内に
は、転送されてきた信号電荷Ｑを出力するための不純物
拡散層からなる出力ダイオード２３が形成され、さらに
その出力ダイオード２３の近傍の半導体基板１上に、出
力制御を行うためのポリＳｉ等からなる出力ゲート２４
が形成されている。
平面構造図、及び図２はその図１のＣＣＤの模式的な断
面構造図である。このＣＣＤでは、Ｓｉ基板等の半導体
基板１上に、絶縁膜を介して複数（ｎ）段の２相電極構
造からなる転送ゲート群が形成されている。このｎ段の
転送ゲート群は、一定間隔で配列されたｎ段の第２相の
転送ゲート１１−１〜１１−ｎと、それらの各転送ゲー
ト１１−１〜１１−ｎ間に交互に配列されたｎ段の第２
相の転送ゲート１３−１〜１３−ｎと、それらの各転送
ゲート１１−１〜１１−ｎにオーバラップして配列され
たｎ段の第１相の転送ゲート１２−１〜１２−ｎと、そ
れらの各転送ゲート１３−１〜１３−ｎにオーバラップ
して配列されたｎ段の第１相の転送ゲート１４−１〜１
４−ｎとで、構成されている。これらの各転送ゲート１
１−１〜１１−ｎ，１２−１〜１２−ｎ，１３−１〜１
３−ｎ，１４−１〜１４−ｎは、絶縁膜によって互いに
電気的に分離されており、ポリＳｉ等で形成されてい
る。初段の転送ゲート１１−１側の半導体基板１内に
は、信号電荷Ｑを入力するための不純物拡散層からなる
入力ダイオード２１が形成され、さらにその入力ダイオ
ード２１の近傍の半導体基板１上に、入力制御を行うた
めのポリＳｉ等からなる入力ゲート２２が形成されてい
る。最終段の転送ゲート１４−ｎ側の半導体基板１内に
は、転送されてきた信号電荷Ｑを出力するための不純物
拡散層からなる出力ダイオード２３が形成され、さらに
その出力ダイオード２３の近傍の半導体基板１上に、出
力制御を行うためのポリＳｉ等からなる出力ゲート２４
が形成されている。
【０００７】半導体基板１上には、転送ゲート１１−１
〜１１−ｎ，１２−１〜１２−ｎに印加するためのクロ
ックパルスφa を出力するドライバ３１と、転送ゲート
１３−１〜１３−ｎ，１４−１〜１４−ｎに印加するた
めのクロックパルスφb を出力するドライバ３２とが、
形成されている。クロックパルスφa とφb は、位相が
１８０°異なる相補的なパルスである。ｎ段の転送ゲー
ト１１−１，１２−１，１３−１，１４−１〜１１−
ｎ，１２−ｎ，１３−ｎ，１４−ｎは、前段側と後段側
とに２分割して、ｎ／２段の第１の転送ゲート１１−
１，１２−１，１３−１，１４−１〜１１−ｉ，１２−
ｉ，１３−ｉ，１４−ｉと、ｎ／２段の第２の転送ゲー
ト１１−（ｉ＋１），１２−（ｉ＋１），１３−（ｉ＋
１），１４−（ｉ＋１）〜１１−ｎ，１２−ｎ，１３−
ｎ，１４−ｎとに、区分されている。半導体基板１上の
第１の転送ゲート１１−１，１２−１，１３−１，１４
−１〜１１−ｉ，１２−ｉ，１４−ｉの近傍には、ドラ
イバ３１，３２に接続された２本の第１の抵抗手段群４
１ａ，４１ｂが形成されている。さらに、第２の転送ゲ
ート１１−ｎ，１２−ｎ，１３−ｎ，１４−ｎ〜１１−
（ｉ＋１），１２−（ｉ＋１），１３−（ｉ＋１），１
４−（ｉ＋１）の近傍にも、ドライバ３１，３２に接続
された２本の第２の抵抗手段群４２ａ，４２ｂが形成さ
れている。
〜１１−ｎ，１２−１〜１２−ｎに印加するためのクロ
ックパルスφa を出力するドライバ３１と、転送ゲート
１３−１〜１３−ｎ，１４−１〜１４−ｎに印加するた
めのクロックパルスφb を出力するドライバ３２とが、
形成されている。クロックパルスφa とφb は、位相が
１８０°異なる相補的なパルスである。ｎ段の転送ゲー
ト１１−１，１２−１，１３−１，１４−１〜１１−
ｎ，１２−ｎ，１３−ｎ，１４−ｎは、前段側と後段側
とに２分割して、ｎ／２段の第１の転送ゲート１１−
１，１２−１，１３−１，１４−１〜１１−ｉ，１２−
ｉ，１３−ｉ，１４−ｉと、ｎ／２段の第２の転送ゲー
ト１１−（ｉ＋１），１２−（ｉ＋１），１３−（ｉ＋
１），１４−（ｉ＋１）〜１１−ｎ，１２−ｎ，１３−
ｎ，１４−ｎとに、区分されている。半導体基板１上の
第１の転送ゲート１１−１，１２−１，１３−１，１４
−１〜１１−ｉ，１２−ｉ，１４−ｉの近傍には、ドラ
イバ３１，３２に接続された２本の第１の抵抗手段群４
１ａ，４１ｂが形成されている。さらに、第２の転送ゲ
ート１１−ｎ，１２−ｎ，１３−ｎ，１４−ｎ〜１１−
（ｉ＋１），１２−（ｉ＋１），１３−（ｉ＋１），１
４−（ｉ＋１）の近傍にも、ドライバ３１，３２に接続
された２本の第２の抵抗手段群４２ａ，４２ｂが形成さ
れている。
【０００８】２本の第１の抵抗手段群４１ａ，４１ｂの
うちの一方の抵抗手段群４１ａは、ｉ個の抵抗手段ｒ１
〜ｒｉを有し、それらが第１の転送ゲート１１−１，１
２−１〜１１−ｉ，１２−ｉの初段から終段方向へ直列
に接続され、それらの各直列接続点が各転送ゲート１１
−１，１２−１〜１１−ｉ，１２−ｉに接続されてい
る。他方の抵抗手段群４１ｂは、ｉ個の抵抗手段ｒ１〜
ｒｉを有し、それらが第１の転送ゲート１３−１，１４
−１〜１３−ｉ，１４−ｉの初段から終段方向へ直列に
接続され、それらの各直列接続点が各転送ゲート１３−
１，１４−１〜１３−ｉ，１４−ｉに接続されている。
２本の第２の抵抗手段群４２ａ，４２ｂのうちの一方の
抵抗手段群４２ａは、ｉ個の抵抗手段ｒ１〜ｒｉ（但
し、ｒｉは第１の抵抗手段群４１ａ側と共用）を有し、
それらが第２の転送ゲート１１−ｎ，１２−ｎ〜１１−
（ｉ＋１），１２−（ｉ＋１）の終段から初段方向へ直
列に接続され、それらの各直列接続点が各転送ゲート１
１−ｎ，１２−ｎ〜１１−（ｉ＋１），１２−（ｉ＋
１）に接続されている。他方の抵抗手段群４２ｂは、ｉ
個の抵抗手段ｒ１〜ｒｉ（但し、ｒｉは第１の抵抗手段
群４１ｂ側と共用）を有し、それらが第２の転送ゲート
１３−ｎ，１４−ｎ〜１３−（ｉ＋１），１４−（ｉ＋
１）の終段から初段方向へ直列に接続され、それらの直
列接続点が各転送ゲート１３−ｎ，１４−ｎ〜１３−
（ｉ＋１），１４−（ｉ＋１）に接続されている。抵抗
手段ｒ１〜ｒｉは、温度変化に対して安定性の良いポリ
Ｓｉ等の配線抵抗や、あるいは不純物拡散層の抵抗素子
等で形成されている。なお、図１中の矢印Ａ，Ｂは、ク
ロックパルスφa ，φb の転送方向を示す。また、図２
中の半導体基板１内に描かれた波形は、クロックパルス
φa ，φb の印加によって各転送ゲート１１−１，１２
−１，１３−１，１４−１〜１１−ｎ，１２−ｎ，１３
−ｎ，１４−ｎの直下に生じる信号電荷Ｑを蓄積するた
めのポテンシャル井戸４３である。
うちの一方の抵抗手段群４１ａは、ｉ個の抵抗手段ｒ１
〜ｒｉを有し、それらが第１の転送ゲート１１−１，１
２−１〜１１−ｉ，１２−ｉの初段から終段方向へ直列
に接続され、それらの各直列接続点が各転送ゲート１１
−１，１２−１〜１１−ｉ，１２−ｉに接続されてい
る。他方の抵抗手段群４１ｂは、ｉ個の抵抗手段ｒ１〜
ｒｉを有し、それらが第１の転送ゲート１３−１，１４
−１〜１３−ｉ，１４−ｉの初段から終段方向へ直列に
接続され、それらの各直列接続点が各転送ゲート１３−
１，１４−１〜１３−ｉ，１４−ｉに接続されている。
２本の第２の抵抗手段群４２ａ，４２ｂのうちの一方の
抵抗手段群４２ａは、ｉ個の抵抗手段ｒ１〜ｒｉ（但
し、ｒｉは第１の抵抗手段群４１ａ側と共用）を有し、
それらが第２の転送ゲート１１−ｎ，１２−ｎ〜１１−
（ｉ＋１），１２−（ｉ＋１）の終段から初段方向へ直
列に接続され、それらの各直列接続点が各転送ゲート１
１−ｎ，１２−ｎ〜１１−（ｉ＋１），１２−（ｉ＋
１）に接続されている。他方の抵抗手段群４２ｂは、ｉ
個の抵抗手段ｒ１〜ｒｉ（但し、ｒｉは第１の抵抗手段
群４１ｂ側と共用）を有し、それらが第２の転送ゲート
１３−ｎ，１４−ｎ〜１３−（ｉ＋１），１４−（ｉ＋
１）の終段から初段方向へ直列に接続され、それらの直
列接続点が各転送ゲート１３−ｎ，１４−ｎ〜１３−
（ｉ＋１），１４−（ｉ＋１）に接続されている。抵抗
手段ｒ１〜ｒｉは、温度変化に対して安定性の良いポリ
Ｓｉ等の配線抵抗や、あるいは不純物拡散層の抵抗素子
等で形成されている。なお、図１中の矢印Ａ，Ｂは、ク
ロックパルスφa ，φb の転送方向を示す。また、図２
中の半導体基板１内に描かれた波形は、クロックパルス
φa ，φb の印加によって各転送ゲート１１−１，１２
−１，１３−１，１４−１〜１１−ｎ，１２−ｎ，１３
−ｎ，１４−ｎの直下に生じる信号電荷Ｑを蓄積するた
めのポテンシャル井戸４３である。
【０００９】図３は、図１中のドライバ３１，３２の出
力電流の波形図である。以下、この図３を参照しつつ、
図１及び図２に示すＣＣＤの動作を説明する。まず、半
導体基板１内の入力ダイオード２１下に形成されるポテ
ンシャル井戸４３に信号電荷Ｑが注入される。電圧の印
加によって入力ゲート２２下に形成されるポテンシャル
井戸４３が上下動すると、ドライバ３１から出力される
クロックパルスφa の“Ｈ”レベルによって転送ゲート
１１−１，１２−１下に形成されるポテンシャル井戸４
３が図２の破線で示すように深くなる。そして、その深
くなったポテンシャル井戸４３に、入力ダイオード２１
下の信号電荷Ｑが流入する。次に、クロックパルスφa
が“Ｌ”レベルになると共に、ドライバ３２から出力さ
れるクロックパルスφb が“Ｈ”レベルになる。する
と、転送ゲート１３−１，１４−１下に形成されるポテ
ンシャル井戸４３が深くなり、転送ゲート１１−１，１
２−１下の信号電荷Ｑが、この深くなったポテンシャル
井戸４３へ転送される。
力電流の波形図である。以下、この図３を参照しつつ、
図１及び図２に示すＣＣＤの動作を説明する。まず、半
導体基板１内の入力ダイオード２１下に形成されるポテ
ンシャル井戸４３に信号電荷Ｑが注入される。電圧の印
加によって入力ゲート２２下に形成されるポテンシャル
井戸４３が上下動すると、ドライバ３１から出力される
クロックパルスφa の“Ｈ”レベルによって転送ゲート
１１−１，１２−１下に形成されるポテンシャル井戸４
３が図２の破線で示すように深くなる。そして、その深
くなったポテンシャル井戸４３に、入力ダイオード２１
下の信号電荷Ｑが流入する。次に、クロックパルスφa
が“Ｌ”レベルになると共に、ドライバ３２から出力さ
れるクロックパルスφb が“Ｈ”レベルになる。する
と、転送ゲート１３−１，１４−１下に形成されるポテ
ンシャル井戸４３が深くなり、転送ゲート１１−１，１
２−１下の信号電荷Ｑが、この深くなったポテンシャル
井戸４３へ転送される。
【００１０】クロックパルスφa は、抵抗手段群４１ａ
の抵抗手段ｒ１と転送ゲート１１−１，１２−１の容量
とで決定される時定数により、図３の遅延時間ｔ１（例
えば、数ナノ秒〜数十ナノ秒）だけ遅れて次段の転送ゲ
ート１１−２，１２−２に印加される。すると、その下
に形成されるポテンシャル井戸４３が深くなり、そこに
転送ゲート１３−１，１４−１下の信号電荷Ｑが転送さ
れる。抵抗手段群４１ａの抵抗手段ｒ１の出力側のクロ
ックパルスφa が“Ｌ”レベルになると、抵抗手段群４
２ｂの抵抗手段ｒ１と転送ゲート１３−１，１４−１の
容量とによって決定される時定数の遅延時間ｔ１だけ遅
れたクロックパルスφb が“Ｈ”レベルとなり、次段の
転送ゲート１３−２，１４−２に印加される。その結
果、転送ゲート１３−２，１４−２下に形成されるポテ
ンシャル井戸４３が深くなり、そこに転送ゲート１１−
２，１２−２下の信号電荷Ｑが転送される。
の抵抗手段ｒ１と転送ゲート１１−１，１２−１の容量
とで決定される時定数により、図３の遅延時間ｔ１（例
えば、数ナノ秒〜数十ナノ秒）だけ遅れて次段の転送ゲ
ート１１−２，１２−２に印加される。すると、その下
に形成されるポテンシャル井戸４３が深くなり、そこに
転送ゲート１３−１，１４−１下の信号電荷Ｑが転送さ
れる。抵抗手段群４１ａの抵抗手段ｒ１の出力側のクロ
ックパルスφa が“Ｌ”レベルになると、抵抗手段群４
２ｂの抵抗手段ｒ１と転送ゲート１３−１，１４−１の
容量とによって決定される時定数の遅延時間ｔ１だけ遅
れたクロックパルスφb が“Ｈ”レベルとなり、次段の
転送ゲート１３−２，１４−２に印加される。その結
果、転送ゲート１３−２，１４−２下に形成されるポテ
ンシャル井戸４３が深くなり、そこに転送ゲート１１−
２，１２−２下の信号電荷Ｑが転送される。
【００１１】このように、ドライバ３１，３２から出力
された相補的なクロックパルスφa，φb が、抵抗手段
群４１ａ，４１ｂの抵抗手段ｒ１，ｒ２，ｒ３，…と各
段の転送ゲート１１−１，１２−１，１３−１，１４−
１，…の容量とによって図３の遅延時間ｔ１，ｔ２，ｔ
３，…だけ順次遅延され、各段の転送ゲート１１−１，
１２−１，１３−１，１４−１，…に順次印加されてい
く。その結果、入力ダイオード２１下に注入された信号
電荷Ｑが、各段の転送ゲート１１−１，１２−１，１３
−１，１４−１〜１１−ｉ，１２−ｉ，１３−ｉ，１４
−ｉの初段から終段方向へ順次転送されていく。一方、
ドライバ３１，３２から出力されたクロックパルス
φa ，φb は、第２の抵抗手段群４２ａ，４２ｂの抵抗
手段ｒ１，ｒ２，ｒ３，…と各段の転送ゲート１１−
ｎ，１２−ｎ，１３−ｎ，１４−ｎ，…の容量とによっ
て決定される時定数の遅延時間ｔ１，ｔ２，ｔ３，…だ
け順次遅延され、それら各段の転送ゲート１１−ｎ，１
２−ｎ，１３−ｎ，１４−ｎ〜１１−（ｉ＋１），１２
−（ｉ＋１），１３−（ｉ＋１），１４−（ｉ＋１）の
終段から初段方向へ順次印加されていく。そのため、中
央の転送ゲート１１−ｉ，１２−ｉ，１３−ｉ，１４−
ｉ下に転送されてきた信号電荷Ｑは、後段側の転送ゲー
ト１１−（ｉ＋１），１２−（ｉ＋１），１３−（ｉ＋
１），１４−（ｉ＋１）〜１１−ｎ，１２−ｎ，１３−
ｎ，１４−ｎの初段から終段方向へ順次転送されてい
く。最終段の転送ゲート１３−ｎ，１４−ｎ下の信号電
荷Ｑは、電圧印加によって出力ゲート２４下に形成され
るポテンシャル井戸４３の上下動により、出力ダイオー
ド２３から出力される。
された相補的なクロックパルスφa，φb が、抵抗手段
群４１ａ，４１ｂの抵抗手段ｒ１，ｒ２，ｒ３，…と各
段の転送ゲート１１−１，１２−１，１３−１，１４−
１，…の容量とによって図３の遅延時間ｔ１，ｔ２，ｔ
３，…だけ順次遅延され、各段の転送ゲート１１−１，
１２−１，１３−１，１４−１，…に順次印加されてい
く。その結果、入力ダイオード２１下に注入された信号
電荷Ｑが、各段の転送ゲート１１−１，１２−１，１３
−１，１４−１〜１１−ｉ，１２−ｉ，１３−ｉ，１４
−ｉの初段から終段方向へ順次転送されていく。一方、
ドライバ３１，３２から出力されたクロックパルス
φa ，φb は、第２の抵抗手段群４２ａ，４２ｂの抵抗
手段ｒ１，ｒ２，ｒ３，…と各段の転送ゲート１１−
ｎ，１２−ｎ，１３−ｎ，１４−ｎ，…の容量とによっ
て決定される時定数の遅延時間ｔ１，ｔ２，ｔ３，…だ
け順次遅延され、それら各段の転送ゲート１１−ｎ，１
２−ｎ，１３−ｎ，１４−ｎ〜１１−（ｉ＋１），１２
−（ｉ＋１），１３−（ｉ＋１），１４−（ｉ＋１）の
終段から初段方向へ順次印加されていく。そのため、中
央の転送ゲート１１−ｉ，１２−ｉ，１３−ｉ，１４−
ｉ下に転送されてきた信号電荷Ｑは、後段側の転送ゲー
ト１１−（ｉ＋１），１２−（ｉ＋１），１３−（ｉ＋
１），１４−（ｉ＋１）〜１１−ｎ，１２−ｎ，１３−
ｎ，１４−ｎの初段から終段方向へ順次転送されてい
く。最終段の転送ゲート１３−ｎ，１４−ｎ下の信号電
荷Ｑは、電圧印加によって出力ゲート２４下に形成され
るポテンシャル井戸４３の上下動により、出力ダイオー
ド２３から出力される。
【００１２】本実施例では、次の（ａ），（ｂ）のよう
な利点がある。 （ａ） 本実施例では、ドライバ３１から出力されたク
ロックパルスφa が、抵抗手段群４１ａの抵抗手段ｒ１
〜ｒｉ及び抵抗手段群４２ａの抵抗手段ｒ１〜ｒｉと各
段の転送ゲート１１−１，１２−１〜１１−ｎ，１２−
ｎの容量とによって順次遅延されて、それら各段の転送
ゲート１１−１，１２−１〜１１−ｎ，１２−ｎに印加
され、さらに、ドライバ３２から出力されたクロックパ
ルスφb が、抵抗手段群４１ｂの抵抗手段ｒ１〜ｒｉ及
び抵抗手段群４２ｂの抵抗手段ｒ１〜ｒｉと各段の転送
ゲート１３−１，１４−１〜１３−ｎ，１４−ｎとによ
って順次遅延されて、それら各段の転送ゲート１３−
１，１４−１〜１３−ｎ，１４−ｎに印加される。その
ため、図３に示すように、ドライバ３１，３２の出力電
流が、抵抗手段ｒ１〜ｒｉ及び転送ゲートの容量によっ
て遅延時間ｔ１，ｔ２，ｔ３，…だけ順次ずれたような
波形を示すので、その出力電流のレベルが低くなり、従
来のＣＣＤに比べて不要輻射が少なくなる。従って、半
導体基板１に形成された他の回路素子に与える悪影響を
防止できる。 （ｂ） 本実施例では、ドライバ３１，３２から出力さ
れたクロックパルスφa，φb を、図１中の矢印Ａ，Ｂ
で示すように、転送ゲート１１−１，１２−１，１３−
１，１４−１〜１１−ｎ，１２−ｎ，１３−ｎ，１４−
ｎの初段から中央の段へ向って、さらに最終段から中央
の段へ向って、左右対称に順次遅延させてそれらの各転
送ゲート１１−１，１２−１，１３−１，１４−１〜１
１−ｎ，１２−ｎ，１３−ｎ，１４−ｎに印加するよう
にしている。そのため、初段の転送ゲート１１−１，１
２−１と最終段の転送ゲート１３−ｎ，１４−ｎとの信
号電荷Ｑの転送タイミングを合わせることができる。従
って、タイミングずれの無い、設計値通りの所望の転送
特性を持ったＣＣＤを実現できる。
な利点がある。 （ａ） 本実施例では、ドライバ３１から出力されたク
ロックパルスφa が、抵抗手段群４１ａの抵抗手段ｒ１
〜ｒｉ及び抵抗手段群４２ａの抵抗手段ｒ１〜ｒｉと各
段の転送ゲート１１−１，１２−１〜１１−ｎ，１２−
ｎの容量とによって順次遅延されて、それら各段の転送
ゲート１１−１，１２−１〜１１−ｎ，１２−ｎに印加
され、さらに、ドライバ３２から出力されたクロックパ
ルスφb が、抵抗手段群４１ｂの抵抗手段ｒ１〜ｒｉ及
び抵抗手段群４２ｂの抵抗手段ｒ１〜ｒｉと各段の転送
ゲート１３−１，１４−１〜１３−ｎ，１４−ｎとによ
って順次遅延されて、それら各段の転送ゲート１３−
１，１４−１〜１３−ｎ，１４−ｎに印加される。その
ため、図３に示すように、ドライバ３１，３２の出力電
流が、抵抗手段ｒ１〜ｒｉ及び転送ゲートの容量によっ
て遅延時間ｔ１，ｔ２，ｔ３，…だけ順次ずれたような
波形を示すので、その出力電流のレベルが低くなり、従
来のＣＣＤに比べて不要輻射が少なくなる。従って、半
導体基板１に形成された他の回路素子に与える悪影響を
防止できる。 （ｂ） 本実施例では、ドライバ３１，３２から出力さ
れたクロックパルスφa，φb を、図１中の矢印Ａ，Ｂ
で示すように、転送ゲート１１−１，１２−１，１３−
１，１４−１〜１１−ｎ，１２−ｎ，１３−ｎ，１４−
ｎの初段から中央の段へ向って、さらに最終段から中央
の段へ向って、左右対称に順次遅延させてそれらの各転
送ゲート１１−１，１２−１，１３−１，１４−１〜１
１−ｎ，１２−ｎ，１３−ｎ，１４−ｎに印加するよう
にしている。そのため、初段の転送ゲート１１−１，１
２−１と最終段の転送ゲート１３−ｎ，１４−ｎとの信
号電荷Ｑの転送タイミングを合わせることができる。従
って、タイミングずれの無い、設計値通りの所望の転送
特性を持ったＣＣＤを実現できる。
【００１３】なお、本発明は上記実施例に限定されず、
種々の変形が可能である。その変形例としては、例えば
次の（１），（２）のようなものがある。 （１） 上記実施例では、相補的な２相のクロックパル
スφa ，φb で転送される２相電極構造のＣＣＤについ
て説明したが、それらのクロックパルスは３相以上の任
意のクロックパルスで、しかも電極構造も他の構造のも
のに変更してもよい。また、入力ダイオード２１及び入
力ゲート２２で構成される信号電荷Ｑの入力手段と、出
力ダイオード２３及び出力ゲート２４で構成される信号
電荷Ｑの出力手段も、図示以外の他の構造に変更しても
よい。 （２） 抵抗手段群４１ａ，４１ｂ，４２ａ，４２ｂの
抵抗手段ｒ１〜ｒｉは、配線抵抗や不純物拡散層の抵抗
等で形成したので、ＣＣＤの構造が簡単になるという特
徴がある。しかし、これらの抵抗手段ｒ１〜ｒｉを、他
の信号遅延手段で構成することも可能である。
種々の変形が可能である。その変形例としては、例えば
次の（１），（２）のようなものがある。 （１） 上記実施例では、相補的な２相のクロックパル
スφa ，φb で転送される２相電極構造のＣＣＤについ
て説明したが、それらのクロックパルスは３相以上の任
意のクロックパルスで、しかも電極構造も他の構造のも
のに変更してもよい。また、入力ダイオード２１及び入
力ゲート２２で構成される信号電荷Ｑの入力手段と、出
力ダイオード２３及び出力ゲート２４で構成される信号
電荷Ｑの出力手段も、図示以外の他の構造に変更しても
よい。 （２） 抵抗手段群４１ａ，４１ｂ，４２ａ，４２ｂの
抵抗手段ｒ１〜ｒｉは、配線抵抗や不純物拡散層の抵抗
等で形成したので、ＣＣＤの構造が簡単になるという特
徴がある。しかし、これらの抵抗手段ｒ１〜ｒｉを、他
の信号遅延手段で構成することも可能である。
【００１４】
【発明の効果】以上詳細に説明したように、第１の発明
によれば、複数段の転送ゲート群を第１と第２の転送ゲ
ート群に区分し、複数相のクロックパルスを、第１の抵
抗手段群及び各段の転送ゲートの容量により、転送ゲー
ト群の初段から中央の段へ向って順次遅延しつつそれら
各段の転送ゲートに印加すると共に、該複数相のクロッ
クパルスを、第２の抵抗手段群及び各段の転送ゲートの
容量により、該転送ゲート群の最終段から中央の段へ向
って順次遅延しつつそれら各段の転送ゲートに印加する
ようにしている。そのため、同一のクロックパルスによ
って転送動作を行う複数段の転送ゲートが時間的にずれ
て動作するので、クロックパルスの駆動電流のレベルが
低くなり、不要輻射が少なくなって他の回路素子に与え
る悪影響を防止できる。しかも、この第１の発明では、
転送ゲート群に与えるクロックパルスが、初段の転送ゲ
ートから中央の段に向って順次遅延されて印加されると
共に、最終段の転送ゲートから中央の段へ向って順次遅
延されて印加される。そのため、転送ゲート群の初段と
最終段の信号電荷のタイミングを合わせることができ、
タイミングずれの無い、設計値通りの所望の転送特性を
持ったＣＣＤを簡単な構造で実現できる。第２の発明に
よれば、第１及び第２の抵抗手段を配線抵抗で構成した
ので、その配線抵抗と各段の転送ゲートの容量とによっ
て、簡単な構造で、クロックパルスを遅延できる。
によれば、複数段の転送ゲート群を第１と第２の転送ゲ
ート群に区分し、複数相のクロックパルスを、第１の抵
抗手段群及び各段の転送ゲートの容量により、転送ゲー
ト群の初段から中央の段へ向って順次遅延しつつそれら
各段の転送ゲートに印加すると共に、該複数相のクロッ
クパルスを、第２の抵抗手段群及び各段の転送ゲートの
容量により、該転送ゲート群の最終段から中央の段へ向
って順次遅延しつつそれら各段の転送ゲートに印加する
ようにしている。そのため、同一のクロックパルスによ
って転送動作を行う複数段の転送ゲートが時間的にずれ
て動作するので、クロックパルスの駆動電流のレベルが
低くなり、不要輻射が少なくなって他の回路素子に与え
る悪影響を防止できる。しかも、この第１の発明では、
転送ゲート群に与えるクロックパルスが、初段の転送ゲ
ートから中央の段に向って順次遅延されて印加されると
共に、最終段の転送ゲートから中央の段へ向って順次遅
延されて印加される。そのため、転送ゲート群の初段と
最終段の信号電荷のタイミングを合わせることができ、
タイミングずれの無い、設計値通りの所望の転送特性を
持ったＣＣＤを簡単な構造で実現できる。第２の発明に
よれば、第１及び第２の抵抗手段を配線抵抗で構成した
ので、その配線抵抗と各段の転送ゲートの容量とによっ
て、簡単な構造で、クロックパルスを遅延できる。
【図１】本発明の実施例を示すＣＣＤの概略の平面構造
図である。
図である。
【図２】図１のＣＣＤの模式的な断面構造図である。
【図３】図１中のドライバの出力電流の波形図である。
１ 半導体基板 １１−１，１２−１，１３−１，１４−１〜１１−ｎ，
１２−ｎ，１３−ｎ，１４−ｎ 転送ゲ
ート ３１，３２ ドライバ ４１ａ，４１ｂ 第１の抵抗手段群 ４２ａ，４２ｂ 第２の抵抗手段群 ｒ１〜ｒｉ 抵抗手段 φa ，φb クロックパルス
１２−ｎ，１３−ｎ，１４−ｎ 転送ゲ
ート ３１，３２ ドライバ ４１ａ，４１ｂ 第１の抵抗手段群 ４２ａ，４２ｂ 第２の抵抗手段群 ｒ１〜ｒｉ 抵抗手段 φa ，φb クロックパルス
Claims (2)
- 【請求項１】 半導体基板上に形成され、複数相のクロ
ックパルスの印加によって該半導体基板中の信号電荷を
順次転送していく複数段の転送ゲート群を備えた電荷転
送デバイスにおいて、 前記複数段の転送ゲート群を前段側と後段側とに２分割
して第１の転送ゲート群と第２の転送ゲート群とに区別
し、 複数の第１の抵抗手段が直列に接続され、それら各第１
の抵抗手段と前記第１の転送ゲート群中の各転送ゲート
の容量とによって前記複数相のクロックパルスを所定時
間順次遅延していき、それらの遅延されたクロックパル
スを、前記第１の転送ゲート群中の初段の転送ゲートか
ら終段の転送ゲートへ向って順次印加していく第１の抵
抗手段群と、 複数の第２の抵抗手段が直列に接続され、それら各第２
の抵抗手段と前記第２の転送ゲート群中の各転送ゲート
の容量とによって前記複数相のクロックパルスを前記所
定時間順次遅延していき、それらの遅延されたクロック
パルスを、前記第２の転送ゲート群中の終段の転送ゲー
トから初段の転送ゲートへ向って順次印加していく第２
の抵抗手段群とを、 前記半導体基板上に形成したことを特徴とする電荷転送
デバイス。 - 【請求項２】 請求項１記載の電荷転送デバイスにおい
て、 前記第１及び第２の抵抗手段は、配線抵抗で構成したこ
とを特徴とする電荷転送デバイス。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15566895A JPH098282A (ja) | 1995-06-22 | 1995-06-22 | 電荷転送デバイス |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15566895A JPH098282A (ja) | 1995-06-22 | 1995-06-22 | 電荷転送デバイス |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH098282A true JPH098282A (ja) | 1997-01-10 |
Family
ID=15610986
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP15566895A Withdrawn JPH098282A (ja) | 1995-06-22 | 1995-06-22 | 電荷転送デバイス |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH098282A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4961660A (en) * | 1987-12-28 | 1990-10-09 | Sharp Kabushiki Kaisha | Method for correcting mistypes in an electric typewriter |
-
1995
- 1995-06-22 JP JP15566895A patent/JPH098282A/ja not_active Withdrawn
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4961660A (en) * | 1987-12-28 | 1990-10-09 | Sharp Kabushiki Kaisha | Method for correcting mistypes in an electric typewriter |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20020903 |