JPH0980466A - アクティブマトリックス型表示装置 - Google Patents
アクティブマトリックス型表示装置Info
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- JPH0980466A JPH0980466A JP23563195A JP23563195A JPH0980466A JP H0980466 A JPH0980466 A JP H0980466A JP 23563195 A JP23563195 A JP 23563195A JP 23563195 A JP23563195 A JP 23563195A JP H0980466 A JPH0980466 A JP H0980466A
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Abstract
(57)【要約】
【課題】アクティブマトリックス型ＬＣＤのモジュール
回路のコストを低減すると共に、ＬＣＤモジュールの額
縁サイズも小さくする。 【解決手段】アクティブマトリックス型ＬＣＤの、液晶
表示パネル１２には信号線ＳＬｉ及びゲート線ＧＬｉの
交点に対応するように、複数の画素Ｐｉがマトリックス
状に配列される。画素はＲ、Ｇ、Ｂの色を表示するよう
に形成され、ここで各行の色が同一の横ストライプ配列
が採用される。１フレーム画像は３つのサブフィールド
ｎｓ１、ｎｓ２、ｎｓ３に分割される。各サブフィール
ドｎｓ１、ｎｓ２、ｎｓ３では、夫々Ｒ、Ｇ、Ｂの順、
Ｇ、Ｂ、Ｒの順、Ｂ、Ｒ、Ｇの順で、不規則に書換が行
われる。
回路のコストを低減すると共に、ＬＣＤモジュールの額
縁サイズも小さくする。 【解決手段】アクティブマトリックス型ＬＣＤの、液晶
表示パネル１２には信号線ＳＬｉ及びゲート線ＧＬｉの
交点に対応するように、複数の画素Ｐｉがマトリックス
状に配列される。画素はＲ、Ｇ、Ｂの色を表示するよう
に形成され、ここで各行の色が同一の横ストライプ配列
が採用される。１フレーム画像は３つのサブフィールド
ｎｓ１、ｎｓ２、ｎｓ３に分割される。各サブフィール
ドｎｓ１、ｎｓ２、ｎｓ３では、夫々Ｒ、Ｇ、Ｂの順、
Ｇ、Ｂ、Ｒの順、Ｂ、Ｒ、Ｇの順で、不規則に書換が行
われる。
Description
【０００１】
【発明の属する技術分野】本発明は、アクティブマトリ
ックス型表示装置に関する。
ックス型表示装置に関する。
【０００２】
【従来の技術】近年、液晶ディスプレイは低コスト化が
進んでおり、１０インチＶＧＡ（Ｖｉｄｅｏ Ｇｒａｐ
ｈｉｃ Ａｒｒａｙ（６４０×４８０画素））当たりで
２０００年には５万円以下になると予想されている。し
かし、液晶ディスプレイの市場を広めるためには更なる
低コスト化が必要になっている。液晶ディスプレイのコ
ストが下がらない３大原因として（１）アレイ関係、
（２）カラーフィルタ、（３）駆動ＩＣ等のモジュール
回路、等のコストが考えられている。
進んでおり、１０インチＶＧＡ（Ｖｉｄｅｏ Ｇｒａｐ
ｈｉｃ Ａｒｒａｙ（６４０×４８０画素））当たりで
２０００年には５万円以下になると予想されている。し
かし、液晶ディスプレイの市場を広めるためには更なる
低コスト化が必要になっている。液晶ディスプレイのコ
ストが下がらない３大原因として（１）アレイ関係、
（２）カラーフィルタ、（３）駆動ＩＣ等のモジュール
回路、等のコストが考えられている。
【０００３】上記（３）のモジュール回路においては、
更に、駆動ＩＣと駆動ＩＣへ表示信号を伝送するために
ＰＣＢ（Ｐｒｉｎｔｅｄ Ｃｉｒｃｕｉｔ Ｂｏａｒ
ｄ）とが特にコストアップの要因となっている。また、
近年では、多階調化、カラー化に伴い、表示するビット
数が増加し、そのビット数を伝送するためにＰＣＢを多
層化する必要が生じ、そのために更にコストが上がって
しまう問題が生じている。
更に、駆動ＩＣと駆動ＩＣへ表示信号を伝送するために
ＰＣＢ（Ｐｒｉｎｔｅｄ Ｃｉｒｃｕｉｔ Ｂｏａｒ
ｄ）とが特にコストアップの要因となっている。また、
近年では、多階調化、カラー化に伴い、表示するビット
数が増加し、そのビット数を伝送するためにＰＣＢを多
層化する必要が生じ、そのために更にコストが上がって
しまう問題が生じている。
【０００４】ドライバコストを下げるため、特に問題と
なっている信号線ドライバを減らす横ストライプ配列が
提案されている。しかし、このような配列を用いると新
たに追加する回路としてラインメモリが必要となり逆に
トータルではコストアップになってしまう。また、この
場合、高速にゲート線を駆動しなければならないため、
ゲート線を低抵抗化したり、ＴＦＴの駆動能力を向上さ
せなければならないだけでなく、駆動ＩＣ自体も高速に
動作させなければならない等の問題がある。更に、ゲー
ト線が低抵抗ができない場合、ゲート線を太くしなけれ
ばならないため開口率の低下となり、性能を悪化させ
る。
なっている信号線ドライバを減らす横ストライプ配列が
提案されている。しかし、このような配列を用いると新
たに追加する回路としてラインメモリが必要となり逆に
トータルではコストアップになってしまう。また、この
場合、高速にゲート線を駆動しなければならないため、
ゲート線を低抵抗化したり、ＴＦＴの駆動能力を向上さ
せなければならないだけでなく、駆動ＩＣ自体も高速に
動作させなければならない等の問題がある。更に、ゲー
ト線が低抵抗ができない場合、ゲート線を太くしなけれ
ばならないため開口率の低下となり、性能を悪化させ
る。
【０００５】
【発明が解決しようとする課題】上述のように、従来の
液晶表示装置においては、ドライバを含めたモジュール
回路のコストが十分に下げられず、また、横ストライプ
配列を用いた低コスト化手法では、ラインメモリが必要
になったり、高速に駆動するために開口率の低下やＴＦ
Ｔ、ゲート線、駆動ＩＣ等に非常に高い性能が要求され
る等の問題点がある。
液晶表示装置においては、ドライバを含めたモジュール
回路のコストが十分に下げられず、また、横ストライプ
配列を用いた低コスト化手法では、ラインメモリが必要
になったり、高速に駆動するために開口率の低下やＴＦ
Ｔ、ゲート線、駆動ＩＣ等に非常に高い性能が要求され
る等の問題点がある。
【０００６】本発明はかかる問題点に鑑みてなされたも
のであり、アクティブマトリックス型表示装置のモジュ
ール回路のコストを低減すると共に、表示装置のモジュ
ールの額縁サイズも小さくすることを目的とする。
のであり、アクティブマトリックス型表示装置のモジュ
ール回路のコストを低減すると共に、表示装置のモジュ
ールの額縁サイズも小さくすることを目的とする。
【０００７】
【課題を解決するための手段】本発明の第１の視点は、
アクティブマトリックス型表示装置であって、マトリッ
クス状に配列された複数の画素を規定する複数の画素電
極と、前記画素電極に画像信号を供給するための複数の
信号線と、前記画素電極の夫々に対応して配設され、前
記信号線と各画素との接続を選択するためのスイッチ素
子と、前記信号線と交差して配置されると共に前記スイ
ッチ素子をオン及びオフするための複数のアドレス線
と、前記信号線への前記画像信号の供給と、前記アドレ
ス線を介する前記スイッチ素子のオン及びオフとを制御
する制御手段と、を具備し、前記画素は、異なるＸ（２
以上の整数）個の色を表示するように形成されること
と、前記アドレス線の内の同じアドレス線により駆動さ
れる画素はＸ−１個以下の色により構成されることと、
前記アドレス線はＹ（２以上の整数）本おきに選択され
ることと、を特徴とする。
アクティブマトリックス型表示装置であって、マトリッ
クス状に配列された複数の画素を規定する複数の画素電
極と、前記画素電極に画像信号を供給するための複数の
信号線と、前記画素電極の夫々に対応して配設され、前
記信号線と各画素との接続を選択するためのスイッチ素
子と、前記信号線と交差して配置されると共に前記スイ
ッチ素子をオン及びオフするための複数のアドレス線
と、前記信号線への前記画像信号の供給と、前記アドレ
ス線を介する前記スイッチ素子のオン及びオフとを制御
する制御手段と、を具備し、前記画素は、異なるＸ（２
以上の整数）個の色を表示するように形成されること
と、前記アドレス線の内の同じアドレス線により駆動さ
れる画素はＸ−１個以下の色により構成されることと、
前記アドレス線はＹ（２以上の整数）本おきに選択され
ることと、を特徴とする。
【０００８】本発明の第２の視点は、本発明の第１の視
点に係るアクティブマトリックス型表示装置において、
前記Ｘ個の色の画素の全てを含む最小単位が複数のアド
レス線により構成され、前記最小単位の複数のアドレス
線の１つ以上が、前記最小単位ごとに線順次に選択され
ることを特徴とする。
点に係るアクティブマトリックス型表示装置において、
前記Ｘ個の色の画素の全てを含む最小単位が複数のアド
レス線により構成され、前記最小単位の複数のアドレス
線の１つ以上が、前記最小単位ごとに線順次に選択され
ることを特徴とする。
【０００９】本発明の第３の視点は、本発明の第１の視
点に係るアクティブマトリックス型表示装置において、
前記アドレス線の内の同じアドレス線によって駆動され
る画素は全て同じ色を表示する画素であることを特徴と
する。
点に係るアクティブマトリックス型表示装置において、
前記アドレス線の内の同じアドレス線によって駆動され
る画素は全て同じ色を表示する画素であることを特徴と
する。
【００１０】本発明の第４の視点は、本発明の第１の視
点に係るアクティブマトリックス型表示装置において、
前記アドレス線の内の同じアドレス線に駆動される画素
は全て同じ色を表示する画素であり、且つ連続して選択
されるれアドレス線により駆動される画素は別の色を表
示するものであることを特徴とする。
点に係るアクティブマトリックス型表示装置において、
前記アドレス線の内の同じアドレス線に駆動される画素
は全て同じ色を表示する画素であり、且つ連続して選択
されるれアドレス線により駆動される画素は別の色を表
示するものであることを特徴とする。
【００１１】本発明の第５の視点は、本発明の第１の視
点に係るアクティブマトリックス型表示装置において、
前記Ｘ個の色が赤、緑、青を含み、前記制御手段が、各
色の画像信号を選択する選択回路を具備することを特徴
とする。
点に係るアクティブマトリックス型表示装置において、
前記Ｘ個の色が赤、緑、青を含み、前記制御手段が、各
色の画像信号を選択する選択回路を具備することを特徴
とする。
【００１２】本発明によれば、垂直方向の画素数が増大
しても、表示画素信号の駆動周波数が上がらない。従っ
て、周波数変換回路が不必要であるだけでなく、Ｒ、
Ｇ、Ｂの色信号の内少なくとも１つは１水平走査期間伝
送しなくて済み、配線数を少なくすることができる。
しても、表示画素信号の駆動周波数が上がらない。従っ
て、周波数変換回路が不必要であるだけでなく、Ｒ、
Ｇ、Ｂの色信号の内少なくとも１つは１水平走査期間伝
送しなくて済み、配線数を少なくすることができる。
【００１３】
【発明の実施の形態】以下、本発明の実施の形態を説明
する。図１は本発明の実施の形態に係る液晶表示装置の
要部の構成を示す。液晶表示パネル１２には信号線ＳＬ
ｉ（本明細書において、「ｉ」は正の整数を示すものと
する）及びゲート線ＧＬｉの交点に対応するように、複
数の画素Ｐｉがマトリックス状に配列される（図１では
便宜上１画素のみを示す）。パネル１２はカラー表示用
に構成され、ここで、赤（Ｒ）、緑（Ｇ）及び青（Ｂ）
用の画素の配列、即ち色フィルタ配列として、横ストラ
イプ配列が採用される（図２参照）。
する。図１は本発明の実施の形態に係る液晶表示装置の
要部の構成を示す。液晶表示パネル１２には信号線ＳＬ
ｉ（本明細書において、「ｉ」は正の整数を示すものと
する）及びゲート線ＧＬｉの交点に対応するように、複
数の画素Ｐｉがマトリックス状に配列される（図１では
便宜上１画素のみを示す）。パネル１２はカラー表示用
に構成され、ここで、赤（Ｒ）、緑（Ｇ）及び青（Ｂ）
用の画素の配列、即ち色フィルタ配列として、横ストラ
イプ配列が採用される（図２参照）。
【００１４】各画素にはスイッチ素子ＳＷｉであるＴＦ
Ｔ（Thin Film Transistor）が配設され、ＴＦＴのソー
ス／ドレインに各画素の画素電極ＰＥｉと信号線ＳＬｉ
とが接続され、ＴＦＴのゲートにゲート線ＧＬｉが接続
される。液晶表示パネル１２の周辺において信号線ＳＬ
ｉは信号線ドライバ１４に接続され、ゲート線ＧＬｉは
ゲート線ドライバ１６に接続される。
Ｔ（Thin Film Transistor）が配設され、ＴＦＴのソー
ス／ドレインに各画素の画素電極ＰＥｉと信号線ＳＬｉ
とが接続され、ＴＦＴのゲートにゲート線ＧＬｉが接続
される。液晶表示パネル１２の周辺において信号線ＳＬ
ｉは信号線ドライバ１４に接続され、ゲート線ＧＬｉは
ゲート線ドライバ１６に接続される。
【００１５】信号線ドライバ１４には、１／３分周回路
２２により制御される選択回路１８が接続される。入力
された赤（Ｒ）、緑（Ｇ）及び青（Ｂ）の画像信号は、
選択回路１８により一色だけ選択されて信号線ドライバ
１４に送られる。信号線ドライバ１４では、シリアルな
画像信号が直列−並列変換され、パラレルな信号として
夫々の信号線ＳＬｉに同時に出力される。
２２により制御される選択回路１８が接続される。入力
された赤（Ｒ）、緑（Ｇ）及び青（Ｂ）の画像信号は、
選択回路１８により一色だけ選択されて信号線ドライバ
１４に送られる。信号線ドライバ１４では、シリアルな
画像信号が直列−並列変換され、パラレルな信号として
夫々の信号線ＳＬｉに同時に出力される。
【００１６】一方、ゲート線ドライバ１６では、選択回
路１８により選択される画像信号により書換えられる走
査線に相当するゲート線ＧＬｉのみを選択するによう
に、選択パルスが作成される。ゲート線ドライバ１６
は、選択パルスに従って、信号線ＳＬｉへの信号の出力
と同期して、ゲート線ＧＬｉを選択すると共にパルスを
出力する。
路１８により選択される画像信号により書換えられる走
査線に相当するゲート線ＧＬｉのみを選択するによう
に、選択パルスが作成される。ゲート線ドライバ１６
は、選択パルスに従って、信号線ＳＬｉへの信号の出力
と同期して、ゲート線ＧＬｉを選択すると共にパルスを
出力する。
【００１７】より具体的には、ゲート線ドライバ１６に
は、通常のノンインターレース走査用のシフトレジスタ
２４が配設される。シフトレジスタ２４の各出力線２６
にはスイッチ２８が接続され、各スイッチ２８は３つの
ゲート線ＧＬｉのいずれか１つを選択するように構成さ
れる。この１組を構成する３つのゲート線ＧＬｉは、隣
接するＲ、Ｇ、Ｂの３つの色の走査線に相当する。スイ
ッチ２８は、１／３分周回路３４により制御される走査
パターン発生回路３２により切替えられる。
は、通常のノンインターレース走査用のシフトレジスタ
２４が配設される。シフトレジスタ２４の各出力線２６
にはスイッチ２８が接続され、各スイッチ２８は３つの
ゲート線ＧＬｉのいずれか１つを選択するように構成さ
れる。この１組を構成する３つのゲート線ＧＬｉは、隣
接するＲ、Ｇ、Ｂの３つの色の走査線に相当する。スイ
ッチ２８は、１／３分周回路３４により制御される走査
パターン発生回路３２により切替えられる。
【００１８】選択パルスの形成時において、先ず、シフ
トレジスタ２４によりスイッチ２８が線順次に選択され
る。この時、各スイッチ２８は、選択された画像信号に
応じて、走査パターン発生回路２６により、３つのゲー
ト線ＧＬｉの内の１つに切替えられている。従って、隣
接するＲ、Ｇ、Ｂの走査線に相当する３つのゲート線Ｇ
Ｌｉの内の１つ（書換えられる走査線に相当）が不規則
に選択可能となる。
トレジスタ２４によりスイッチ２８が線順次に選択され
る。この時、各スイッチ２８は、選択された画像信号に
応じて、走査パターン発生回路２６により、３つのゲー
ト線ＧＬｉの内の１つに切替えられている。従って、隣
接するＲ、Ｇ、Ｂの走査線に相当する３つのゲート線Ｇ
Ｌｉの内の１つ（書換えられる走査線に相当）が不規則
に選択可能となる。
【００１９】１／３分周回路２２には水平同期信号Ｈp
が入力され、シフトレジスタ２４及び１／３分周回路３
４には、垂直同期信号Ｖp が入力される。分周回路２
２、３４はこれらの信号Ｈp 、Ｖp を１／３に分周し、
夫々選択回路１８及び走査パターン発生回路３２に対し
て分周信号を出力する。これにより、選択回路１８及び
走査パターン発生回路３２が、シフトレジスタ２４に対
して低比率で同期的に動作するように制御される。
が入力され、シフトレジスタ２４及び１／３分周回路３
４には、垂直同期信号Ｖp が入力される。分周回路２
２、３４はこれらの信号Ｈp 、Ｖp を１／３に分周し、
夫々選択回路１８及び走査パターン発生回路３２に対し
て分周信号を出力する。これにより、選択回路１８及び
走査パターン発生回路３２が、シフトレジスタ２４に対
して低比率で同期的に動作するように制御される。
【００２０】図２は上記液晶表示装置における走査方法
の一実施例を示す。この方法において、あるｎ番目の１
フレーム画像が３つのサブフィールドｎｓ１、ｎｓ２、
ｎｓ３に分割して駆動される。各サブフィールドｎｓ
１、ｎｓ２、ｎｓ３において、矢印で示される走査線だ
けが書換（走査）が行われ、他の走査線では前の状態が
維持される。つまり、第１サブフィールドｎｓ１では、
赤（Ｒ）、緑（Ｇ）、青（Ｂ）の順で、しかも不規則
（等間隔ではなく）に書換が行われる。次の第２サブフ
ィールドｎｓ２では、Ｇ、Ｂ、Ｒの順で、第１サブフィ
ールドｎｓ１とは異なった不規則なパターン（ここでは
シフトしているだけだが、完全に異なったパターンでも
構わない）で走査が行われる。また第３サブフィールド
ｎｓ３では、Ｂ、Ｒ、Ｇの順で、第１及び第２サブフィ
ールドｎｓ１、ｎｓ２とは異なった不規則なパターンで
走査が行われる。
の一実施例を示す。この方法において、あるｎ番目の１
フレーム画像が３つのサブフィールドｎｓ１、ｎｓ２、
ｎｓ３に分割して駆動される。各サブフィールドｎｓ
１、ｎｓ２、ｎｓ３において、矢印で示される走査線だ
けが書換（走査）が行われ、他の走査線では前の状態が
維持される。つまり、第１サブフィールドｎｓ１では、
赤（Ｒ）、緑（Ｇ）、青（Ｂ）の順で、しかも不規則
（等間隔ではなく）に書換が行われる。次の第２サブフ
ィールドｎｓ２では、Ｇ、Ｂ、Ｒの順で、第１サブフィ
ールドｎｓ１とは異なった不規則なパターン（ここでは
シフトしているだけだが、完全に異なったパターンでも
構わない）で走査が行われる。また第３サブフィールド
ｎｓ３では、Ｂ、Ｒ、Ｇの順で、第１及び第２サブフィ
ールドｎｓ１、ｎｓ２とは異なった不規則なパターンで
走査が行われる。
【００２１】図２図示の方法では、９ラインで赤
（Ｒ）、緑（Ｇ）及び青（Ｂ）が必ず同じ数で走査され
るようにすることでフリッカのホワイトバランスが取ら
れている。しかし、特に９ラインには限らず、１サブフ
ィールド内でＲ、Ｇ、Ｂの画素数が同数であればどのよ
うな走査をしてもよい。
（Ｒ）、緑（Ｇ）及び青（Ｂ）が必ず同じ数で走査され
るようにすることでフリッカのホワイトバランスが取ら
れている。しかし、特に９ラインには限らず、１サブフ
ィールド内でＲ、Ｇ、Ｂの画素数が同数であればどのよ
うな走査をしてもよい。
【００２２】図３は図２図示の方法を実施するための駆
動のタイミングを示す。図３において、垂直同期信号Ｖ
p は、画像の書換えタイミングを示している（この例で
は通常のフィールド周期とサブフィールド周期とが一致
している）。第１サブフィールドｎｓ１では、図２図示
の如く、ゲート線ＧＬ１、ＧＬ５、ＧＬ９が選択され
る。ここで、全信号線ＳＬｉには、信号線ドライバ１４
から、ＧＬ１が選択された状態では赤（Ｒ）が、ＧＬ５
が選択状態では緑（Ｇ）が、ＧＬ９が選択状態では青
（Ｂ）が、夫々出力される。同様に、第２及び第３サブ
フィールドｎｓ２、ｎｓ３においても、各ゲート線ＧＬ
ｉの選択と同期して、信号線ＳＬｉに選択された画像信
号に応じてＲ、Ｇ、Ｂの信号Ｓｉｎが出力される。
動のタイミングを示す。図３において、垂直同期信号Ｖ
p は、画像の書換えタイミングを示している（この例で
は通常のフィールド周期とサブフィールド周期とが一致
している）。第１サブフィールドｎｓ１では、図２図示
の如く、ゲート線ＧＬ１、ＧＬ５、ＧＬ９が選択され
る。ここで、全信号線ＳＬｉには、信号線ドライバ１４
から、ＧＬ１が選択された状態では赤（Ｒ）が、ＧＬ５
が選択状態では緑（Ｇ）が、ＧＬ９が選択状態では青
（Ｂ）が、夫々出力される。同様に、第２及び第３サブ
フィールドｎｓ２、ｎｓ３においても、各ゲート線ＧＬ
ｉの選択と同期して、信号線ＳＬｉに選択された画像信
号に応じてＲ、Ｇ、Ｂの信号Ｓｉｎが出力される。
【００２３】図４は上記液晶表示装置における走査方法
の別の実施例を示す。この実施例においては、第１サブ
フィールドｎｓ１では、緑（Ｇ）、赤（Ｒ）、青（Ｂ）
の順で、しかも不規則（等間隔ではなく）に書換が行わ
れる。次の第２サブフィールドｎｓ２では、Ｂ、Ｇ、Ｒ
の順で、第１サブフィールドｎｓ１とはまた異なった不
規則なパターンで走査が行われる。また第３サブフィー
ルドｎｓ３では、Ｒ、Ｂ、Ｇの順で、第１及び第２サブ
フィールドｎｓ１、ｎｓ２とは異なった不規則なパター
ンで走査が行われる。
の別の実施例を示す。この実施例においては、第１サブ
フィールドｎｓ１では、緑（Ｇ）、赤（Ｒ）、青（Ｂ）
の順で、しかも不規則（等間隔ではなく）に書換が行わ
れる。次の第２サブフィールドｎｓ２では、Ｂ、Ｇ、Ｒ
の順で、第１サブフィールドｎｓ１とはまた異なった不
規則なパターンで走査が行われる。また第３サブフィー
ルドｎｓ３では、Ｒ、Ｂ、Ｇの順で、第１及び第２サブ
フィールドｎｓ１、ｎｓ２とは異なった不規則なパター
ンで走査が行われる。
【００２４】図５（ａ）は、赤（Ｒ）、緑（Ｇ）及び青
（Ｂ）用の画素の配列の変更例を示す図である。図５
（ｂ）は、イエロー（Ｙ）、マゼンタ（Ｍ）、シアン
（Ｃ）を三原色とした場合の画素の配列を示す図であ
る。これらの画素配列においても、本発明を適用するこ
とができる。
（Ｂ）用の画素の配列の変更例を示す図である。図５
（ｂ）は、イエロー（Ｙ）、マゼンタ（Ｍ）、シアン
（Ｃ）を三原色とした場合の画素の配列を示す図であ
る。これらの画素配列においても、本発明を適用するこ
とができる。
【００２５】本発明はまた、各色の画素が平面的に配列
された場合だけでなく、立体的に積層された場合にも適
用することができる。図６は赤（Ｒ）、緑（Ｇ）及び青
（Ｂ）が積層された例を示す。
された場合だけでなく、立体的に積層された場合にも適
用することができる。図６は赤（Ｒ）、緑（Ｇ）及び青
（Ｂ）が積層された例を示す。
【００２６】
【発明の効果】本発明によれば、１ラインを走査してい
る期間にＲ、Ｇ、Ｂ全ての画像信号が必要ではなくなる
ので、最終的に駆動するドライバには信号配線数が少な
くなる。また、信号を高速化する必要がないため、配線
幅も細くできる。従って、モジュール回路のＰＣＢを小
さくすることができ、狭額縁で低コスト化が実現でき
る。また、ドライバのコストの大部分を占める信号線ド
ライバの個数を少なくできるので、更に低コスト化でき
る。また、画像信号を高速化することなく、選択するだ
けであるため、高速化による信号の歪み、不要放射（Ｅ
ＭＩ）、熱の発生等がなく、高精細な画像を表示するこ
とができる。更にまた、不規則に走査しているため、ラ
インクロール等の妨害が発生しにくい。また、走査する
数が減るので、低消費電力化することができる。
る期間にＲ、Ｇ、Ｂ全ての画像信号が必要ではなくなる
ので、最終的に駆動するドライバには信号配線数が少な
くなる。また、信号を高速化する必要がないため、配線
幅も細くできる。従って、モジュール回路のＰＣＢを小
さくすることができ、狭額縁で低コスト化が実現でき
る。また、ドライバのコストの大部分を占める信号線ド
ライバの個数を少なくできるので、更に低コスト化でき
る。また、画像信号を高速化することなく、選択するだ
けであるため、高速化による信号の歪み、不要放射（Ｅ
ＭＩ）、熱の発生等がなく、高精細な画像を表示するこ
とができる。更にまた、不規則に走査しているため、ラ
インクロール等の妨害が発生しにくい。また、走査する
数が減るので、低消費電力化することができる。
【図１】本発明の実施の形態に係る液晶表示装置の要部
の構成を示す図。
の構成を示す図。
【図２】図１図示の液晶表示装置における走査方法の一
実施例を示す図。
実施例を示す図。
【図３】図２図示の方法を実施するための駆動のタイミ
ングを示す図。
ングを示す図。
【図４】図１図示の液晶表示装置における走査方法の別
の実施例を示す図。
の実施例を示す図。
【図５】（ａ）、（ｂ）は夫々原色の配列の変更例を示
す図。
す図。
【図６】三原色が立体的に積層された例を示す図。
１２…液晶表示パネル、１４…信号線ドライバ、１６…
ゲート線ドライバ、１８…選択回路、２２…１／３分周
回路、２４…シフトレジスタ、２６…出力線、２８…ス
イッチ、３２…走査パターン発生回路、３４…１／３分
周回路、ＳＬｉ…信号線、ＧＬｉ…ゲート線（アドレス
線）、ＳＷｉ…スイッチ素子、Ｐｉ…画素、ＰＥｉ…画
素電極。
ゲート線ドライバ、１８…選択回路、２２…１／３分周
回路、２４…シフトレジスタ、２６…出力線、２８…ス
イッチ、３２…走査パターン発生回路、３４…１／３分
周回路、ＳＬｉ…信号線、ＧＬｉ…ゲート線（アドレス
線）、ＳＷｉ…スイッチ素子、Ｐｉ…画素、ＰＥｉ…画
素電極。
Claims (5)
- 【請求項１】マトリックス状に配列された複数の画素を
規定する複数の画素電極と、 前記画素電極に画像信号を供給するための複数の信号線
と、 前記画素電極の夫々に対応して配設され、前記信号線と
各画素との接続を選択するためのスイッチ素子と、 前記信号線と交差して配置されると共に前記スイッチ素
子をオン及びオフするための複数のアドレス線と、 前記信号線への前記画像信号の供給と、前記アドレス線
を介する前記スイッチ素子のオン及びオフとを制御する
制御手段と、を具備し、前記画素は、異なるＸ（２以上
の整数）個の色を表示するように形成されることと、前
記アドレス線の内の同じアドレス線により駆動される画
素はＸ−１個以下の色により構成されることと、前記ア
ドレス線はＹ（２以上の整数）本おきに選択されること
と、を特徴とするアクティブマトリックス型表示装置。 - 【請求項２】前記Ｘ個の色の画素の全てを含む最小単位
が複数のアドレス線により構成され、前記最小単位の複
数のアドレス線の１つ以上が、前記最小単位ごとに線順
次に選択されることを特徴とする請求項１に記載のアク
ティブマトリックス型表示装置。 - 【請求項３】前記アドレス線の内の同じアドレス線によ
って駆動される画素は全て同じ色を表示する画素である
ことを特徴とする請求項１に記載のアクティブマトリッ
クス型表示装置。 - 【請求項４】前記アドレス線の内の同じアドレス線に駆
動される画素は全て同じ色を表示する画素であり、且つ
連続して選択されるれアドレス線により駆動される画素
は別の色を表示するものであることを特徴とする請求項
１に記載のアクティブマトリックス型表示装置。 - 【請求項５】前記Ｘ個の色が赤、緑、青を含み、前記制
御手段が、各色の画像信号を選択する選択回路を具備す
ることを特徴とする請求項１に記載のアクティブマトリ
ックス型表示装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP23563195A JPH0980466A (ja) | 1995-09-13 | 1995-09-13 | アクティブマトリックス型表示装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP23563195A JPH0980466A (ja) | 1995-09-13 | 1995-09-13 | アクティブマトリックス型表示装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0980466A true JPH0980466A (ja) | 1997-03-28 |
Family
ID=16988884
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP23563195A Pending JPH0980466A (ja) | 1995-09-13 | 1995-09-13 | アクティブマトリックス型表示装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0980466A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007148240A (ja) * | 2005-11-30 | 2007-06-14 | Casio Comput Co Ltd | アクティブマトリクス表示装置 |
| US7545385B2 (en) * | 2005-12-22 | 2009-06-09 | Samsung Electronics Co., Ltd. | Increased color depth, dynamic range and temporal response on electronic displays |
| JP2013511068A (ja) * | 2009-11-12 | 2013-03-28 | クォルコム・メムズ・テクノロジーズ・インコーポレーテッド | カラー表示の行及びエネルギー消費を低減する行駆動シーケンスを有するディスプレイ |
-
1995
- 1995-09-13 JP JP23563195A patent/JPH0980466A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007148240A (ja) * | 2005-11-30 | 2007-06-14 | Casio Comput Co Ltd | アクティブマトリクス表示装置 |
| US7545385B2 (en) * | 2005-12-22 | 2009-06-09 | Samsung Electronics Co., Ltd. | Increased color depth, dynamic range and temporal response on electronic displays |
| JP2013511068A (ja) * | 2009-11-12 | 2013-03-28 | クォルコム・メムズ・テクノロジーズ・インコーポレーテッド | カラー表示の行及びエネルギー消費を低減する行駆動シーケンスを有するディスプレイ |
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