JPH0980456A - 液晶表示装置 - Google Patents

Abstract

(57)【要約】 【目的】入力端子の低抵抗化と中間調の輝度ムラの防
止。 【構成】駆動用ＩＣのバンプとの接続部分である透明導
電膜のパターン部分に電気的に接続するように、低抵抗
金属層の配線が部分的に突出して形成されている入力端
子部を有することを特徴とするフリップチップ方式の液
晶表示素子からなる液晶表示装置。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、液晶層を介して重ね合
わせた２枚の透明絶縁基板の一方の基板上に、駆動用Ｉ
Ｃを直接搭載したフリップチップ方式の液晶表示素子を
有する液晶表示装置に関する。

【０００２】

【従来の技術】例えばアクティブ・マトリクス方式の液
晶表示装置の液晶表示素子（すなわち、液晶表示パネ
ル）では、液晶層を介して互いに対向配置されるガラス
等からなる２枚の透明絶縁基板のうち、その一方のガラ
ス基板の液晶層側の面に、そのｘ方向に延在し、ｙ方向
に並設されるゲート線群と、このゲート線群と絶縁され
てｙ方向に延在し、ｘ方向に並設されるドレイン線群と
が形成されている。

【０００３】これらのゲート線群とドレイン線群とで囲
まれた各領域がそれぞれ画素領域となり、この画素領域
にスイッチング素子として例えば薄膜トランジスタ（Ｔ
ＦＴ）と透明画素電極とが形成されている。

【０００４】ゲート線に走査信号が供給されることによ
り、薄膜トランジスタがオンされ、このオンされた薄膜
トランジスタを介してドレイン線からの映像信号が画素
電極に供給される。

【０００５】なお、ドレイン線群の各ドレイン線はもち
ろんのこと、ゲート線群の各ゲート線においても、それ
ぞれ透明絶縁基板の周辺にまで延在されて外部端子を構
成し、この外部端子にそれぞれ接続されて映像駆動回
路、ゲート走査駆動回路、すなわち、これらを構成する
複数個の駆動用ＩＣ（半導体集積回路）が該透明絶縁基
板の周辺に外付けされるようになっている。つまり、こ
れらの各駆動用ＩＣを搭載したテープキャリアパッケー
ジ（ＴＣＰ）を基板の周辺に複数個外付けする。

【０００６】しかし、このように透明絶縁基板は、その
周辺に駆動用ＩＣが搭載されたＴＣＰが外付けされる構
成となっているので、これらの回路によって、透明絶縁
基板のゲート線群とドレイン線群との交差領域によって
構成される表示領域の輪郭と、該透明絶縁基板の外枠の
輪郭との間の領域（通常、額縁と称している）の占める
面積が大きくなってしまい、液晶表示モジュールの外形
寸法を小さくしたいという要望に反する。

【０００７】それゆえ、このような問題を少しでも解消
するために、すなわち、液晶表示素子の高密度化と液晶
表示モジュールの外形をできる限り縮小したいとの要求
から、ＴＣＰ部品を使用せず、映像駆動用ＩＣおよびゲ
ート走査駆動用ＩＣを透明絶縁基板上に直接搭載する構
成が提案された。このような実装方式をフリップチップ
方式、あるいはチップ・オン・ガラス（ＣＯＧ）方式と
いう。

【０００８】本発明は、このフリップチップ方式の実装
方法に適用できるものである。

【０００９】ところで、従来のフリップチップ方式の接
続構造では、駆動用ＩＣの下面には、バンプ（突起電
極）ＢＵＭＰが形成されており、透明絶縁基板上の入力
端子ＩＰ及び出力端子ＯＰに、例えば、異方性導電膜Ａ
ＣＦ２を介して電気的に接続される。つまり、異方性導
電膜ＡＣＦ内の導電性粒子が、バンプＢＵＭＰと端子パ
ターンＩＰ、ＯＰとの間で押しつぶされた状態、また
は、バンプＢＵＭＰになかばめり込む状態となり、電気
的に接続が可能となる。また、異方性導電膜のかわり
に、光あるいは紫外線により硬化する樹脂を使用し、直
接バンプＢＵＭＰと端子パターンを電気接続する方法も
ある。

【００１０】さらに、入力端子ＩＰにつながる入力配線
パターンＴｄに、外部からの信号を供給するために、例
えば、周辺回路基板としてフレキシブル基板（ＦＰＣ）
を使用し、ＦＰＣ上の配線パターン（通常は銅パターン
上に金メッキされている）と入力配線パターンＴｄとを
異方性導電膜ＡＣＦ１を用いて、電気的に接続する。

【００１１】

【発明が解決しようとする課題】前記周辺回路基板と透
明基板上に搭載される駆動用ＩＣとの間の入力配線部Ｔ
ｄの配線抵抗を低減することは、この部分での入力信号
及び入力電源電圧の電圧降下を防止し、液晶表示装置に
おいて、良好な表示品質を得る上で重要な課題である。

【００１２】なお、このような問題に対する解決手段が
記載された文献としては、特開平７−９２４７９号公報
が挙げられる。

【００１３】また、従来公知の技術ではないが、同一出
願人であるが、先願（特願平７−１１５５８３号）があ
る。

【００１４】特開平７−９２４７９号公報では、一方の
基板上に、複数の走査信号用駆動ＩＣが一列に並んで搭
載され、前記基板上の配線層から形成された、列方向に
延在する共通配線を介して、フレキシブル基板ＦＰＣに
より、外部から入力信号や電源が供給される。この時、
前記走査信号用ドライバーＩＣの配列ピッチをその走査
信号用駆動ＩＣの担当する表示エリアの幅より小さく
し、また、走査信号用駆動ＩＣを共通配線の入力部に近
づけ、共通配線部を可能なかぎり縮小する構成としてい
る。

【００１５】しかし、この構成では、基板上に、基板の
端とほぼ平行に形成された細長い共通配線が存在するた
め、フレキシブル基板と駆動ＩＣとの間、及び駆動ＩＣ
間の配線抵抗差を数十オーム以下にすることが構成上難
しくなる。特に、多階調表示用の液晶表示装置では、階
調表示用の階調基準電圧を各々のドレイン線駆動用ＩＣ
に外部から正確に供給する必要があるため、前記入力配
線部分での、電圧降下は、最小限にする必要がある。

【００１６】また、先願（特願平７−１１５５８３号）
では、共通配線部分はフレキシブル基板の低抵抗配線に
て形成することとし、入力配線Ｔｄ部分を透明導電膜、
及び低抵抗金属膜による構成とすることにより、優れた
低抵抗配線が実現できている。ただし、入力配線Ｔｄの
先端部である入力端子ＩＰの構成については、詳しい記
述がなく、低抵抗化の対策が不十分であった。

【００１７】このため、本発明の目的は、この入力配線
Ｔｄ部の先端部である入力端子部ＩＰの構成において、
必要な程度に配線抵抗を低減し、接続信頼性の高い入力
端子構造を提供するものである。

【００１８】

【課題を解決するための手段】上記課題を解決するため
に、本発明の液晶表示装置は、駆動用ＩＣのバンプとの
接続部分である透明導電膜のパターン部分に電気的に接
続するように、低抵抗金属層の配線が部分的に突出して
形成されている入力端子部を有することを特徴とするフ
リップチップ方式の液晶表示素子からなる液晶表示装置
である。

【００１９】また、本発明の液晶表示装置は、同一信号
が入力される２個以上に領域分割された駆動用ＩＣのバ
ンプと、該バンプとの接続部分である透明導電膜のパタ
ーン部分に電気的に接続するように、前記領域分割され
たバンプ間の間隙に、低抵抗金属層の配線が突出して形
成されている入力端子部とを有することを特徴とするフ
リップチップ方式の液晶表示素子からなる液晶表示装置
である。

【００２０】また、本発明の液晶表示装置は、電源電圧
及び階調基準電圧が入力される２個以上に領域分割され
た駆動用ＩＣのバンプと、該バンプとの接続部分である
透明導電膜のパターン部分に電気的に接続するように、
前記領域分割されたバンプの間隙に、低抵抗金属層の配
線が突出して形成されている入力端子部とを有すること
を特徴とするフリップチップ方式の液晶表示素子からな
る液晶表示装置である。

【００２１】更に、前記低抵抗金属層の配線は、ゲート
配線を形成する金属層と、ソース及びドレイン配線を形
成する金属層との２層からなり、透明導電膜の下層のゲ
ート配線を形成する金属層は、バンプとの接続部分より
大きい面積で形成され、透明導電膜の上層のソース及び
ドレイン配線を形成する金属層は、前記バンプとの接続
部分である透明導電膜のパターン部分に電気的に接続す
るように、部分的に突出して形成されている入力端子部
を有するフリップチップ方式の液晶表示素子からなる液
晶表示装置である。

【００２２】更に、前記低抵抗金属層の配線は、ソース
及びドレイン配線を形成する、アルミニウムあるいはク
ロムを主体とする金属層にて同時形成されたことを特徴
とするフリップチップ方式の液晶表示素子からなる液晶
表示装置である。

【００２３】更に、前記低抵抗金属層の配線は、ソース
及びドレイン配線を形成する、アルミニウムあるいはク
ロムを主体とする金属層にて同時形成され、更に前記低
抵抗金属層の配線上には保護膜を被覆したことを特徴と
するフリップチップ方式の液晶表示素子からなる液晶表
示装置。

【００２４】更に、前記低抵抗金属層の配線は、ゲート
配線を形成する、アルミニウム、クロム、あるいはタン
タルを主体とする金属層にて同時形成され、前記透明導
電膜の下層に形成されたことを特徴とするフリップチッ
プ方式の液晶表示素子からなる液晶表示装置。

【００２５】

【作用】本発明では、駆動用ＩＣのバンプとの接続部分
である透明導電膜のパターン部分に電気的に接続するよ
うに、低抵抗金属層の配線が部分的に突出して形成され
ている入力端子部を有することにより、入力端子部の縮
小化と低抵抗化を実現できる。

【００２６】また、同一信号が入力される２個以上に領
域分割された駆動用ＩＣのバンプと、該バンプとの接続
部分である透明導電膜のパターン部分に電気的に接続す
るように、前記領域分割されたバンプ間の間隙に、低抵
抗金属層の配線が突出して形成されている入力端子部と
を有することにより、入力端子部の縮小化と、更に低抵
抗化が可能になる。

【００２７】また、電源電圧及び階調基準電圧が入力さ
れる２個以上に領域分割された駆動用ＩＣのバンプと、
該バンプとの接続部分である透明導電膜のパターン部分
に電気的に接続するように、前記領域分割されたバンプ
の間隙に、低抵抗金属層の配線が突出して形成されてい
る入力端子部とを有することにより、多階調表示液晶表
示装置の表示品質を低下させることなく、入力端子部の
縮小化と十分な低抵抗化を実現できる。

【００２８】更に、前記低抵抗金属層の配線は、ゲート
配線を形成する金属層と、ソース及びドレイン配線を形
成する金属層との２層からなり、透明導電膜の下層のゲ
ート配線を形成する金属層は、バンプとの接続部分より
大きい面積で形成され、透明導電膜の上層のソース及び
ドレイン配線を形成する金属層は、前記バンプとの接続
部分である透明導電膜のパターン部分に電気的に接続す
るように、部分的に突出して形成されている入力端子部
を有することにより、入力端子部の縮小化と、更に低抵
抗化が可能になる。

【００２９】更に、前記低抵抗金属層の配線は、ソース
及びドレイン配線を形成する、アルミニウムあるいはク
ロムを主体とする金属層にて同時形成されたことによ
り、入力端子部の縮小化と低抵抗化と製造工程の簡略化
を実現できる。

【００３０】更に、前記低抵抗金属層の配線は、ソース
及びドレイン配線を形成する、アルミニウムあるいはク
ロムを主体とする金属層にて同時形成され、更に前記低
抵抗金属層の配線上には保護膜を被覆したことにより、
入力端子部の縮小化と低抵抗化と信頼性の向上と製造工
程の簡略化を実現できる。

【００３１】更に、前記低抵抗金属層の配線は、ゲート
配線を形成する、アルミニウム、クロム、あるいはタン
タルを主体とする金属層にて同時形成され、前記透明導
電膜の下層に形成されたことにより、入力端子部の縮小
化と低抵抗化と信頼性の向上と製造工程の簡略化を実現
できる。

【００３２】

【実施例】以下、本発明につき実施例によって具体的に
説明する。

【００３３】《駆動用ＩＣチップ搭載部近傍の平面およ
び断面構成》図６は、例えばガラスからなる透明絶縁基
板ＳＵＢ１上に駆動用ＩＣを搭載した様子を示す平面図
である。さらに、Ａ−Ａ切断線における断面図を図１７
に示す。図６において、一方の透明絶縁基板ＳＵＢ２
は、一点鎖線で示すが、透明絶縁基板ＳＵＢ１の上方に
重なって位置し、シールパターンＳＬ（図６参照）によ
り、有効表示部（有効画面エリア）ＡＲを含んで液晶Ｌ
Ｃを封入している。透明絶縁基板ＳＵＢ１上の電極ＣＯ
Ｍは、導電ビーズや銀ペースト等を介して、透明絶縁基
板ＳＵＢ２側の共通電極パターンに電気的に接続させる
配線である。配線ＤＴＭ（あるいはＧＴＭ）は、駆動用
ＩＣからの出力信号を有効表示部ＡＲ内の配線に供給す
るものである。入力配線Ｔｄは、駆動用ＩＣへ入力信号
を供給するものである。異方性導電膜ＡＣＦは、一列に
並んだ複数個の駆動用ＩＣ部分に共通して細長い形状と
なったものＡＣＦ２と上記複数個の駆動用ＩＣへの入力
配線パターン部分に共通して細長い形状となったものＡ
ＣＦ１を別々に貼り付ける。パッシベーション膜（保護
膜）ＰＳＶ１、ＰＳＶは、図１７にも示すが、電食防止
のため、できる限り配線部を被覆し、露出部分は、異方
性導電膜ＡＣＦ１にて覆うようにする。

【００３４】さらに、駆動用ＩＣの側面周辺は、シリコ
ーン樹脂または、エポキシ樹脂ＳＩＬ等が充填され（図
１７参照）、保護が多重化されている。

【００３５】本例では、図６に示すように、液晶表示パ
ネル上において、ゲート側及びドレイン側に搭載される
複数の駆動用ＩＣへ入力信号を供給するための入力配線
部分は、基板切断面にほぼ垂直な方向の入力配線部分Ｔ
ｄのみを形成する。また、複数の駆動用ＩＣ間に電源電
圧やクロックを供給するための共通配線部分は、フレキ
シブル基板の多層導体層部分ＦＭＬに形成し、基板切断
面にほぼ平行な方向に共通配線が存在する。したがっ
て、液晶表示パネル上に占める入力配線部分が最小とな
り、液晶表示モジュールの最外形を小さくでき、しか
も、共通配線部分の配線抵抗値を駆動上問題無いように
低減することができる。

【００３６】《液晶表示素子とその外周部に配置された
回路》図２１は、薄膜トランジスタＴＦＴをスイッチン
グ素子として用いたアクティブ・マトリクス方式ＴＦＴ
液晶表示モジュールのＴＦＴ液晶表示素子とその外周部
に配置された回路を示すブロック図である。本例では、
それぞれ液晶表示素子の片側のみに配置されたドレイン
ドライバＩＣ１〜ＩＣＭおよびゲートドライバＩＣ１〜
ＩＣＮは、図１７に示したように、液晶表示素子の一方
の透明絶縁基板ＳＵＢ１上に形成されたドレイン側引き
出し線ＤＴＭおよびゲート側引き出し線ＧＴＭと異方性
導電膜ＡＣＦ２あるいはシリコーン樹脂または、エポキ
シ樹脂ＳＩＬ等でチップ・オン・ガラス実装（ＣＯＧ実
装）されている。本例では、ＳＶＧＡ仕様である８００
×３×６００の有効ドットを有する液晶表示素子に適用
している。このため、液晶表示素子の透明絶縁基板上に
は、２４０出力のドレインドライバＩＣを長辺に１０個
（Ｍ＝１０）と、１０１出力のゲートドライバＩＣを短
辺に６個（Ｎ＝６）とをＣＯＧ実装している。画素数か
らは、ゲートドライバの出力は、合計６００出力あれば
足りるが、後述するように、有効画素部の上下に追加ゲ
ート線を形成するため、最上部１０１出力、中央部１０
０出力×４、及び最下部１０１出力の構成をとってい
る。なお、同一のゲートドライバＩＣにて、１００、１
０１出力の使い分けができる。

【００３７】液晶表示素子の上側にはドレインドライバ
部１０３が配置され、また、側面部には、ゲートドライ
バ部１０４、他方の側面部には、コントローラ部１０
１、電源部１０２が配置されている。コントローラ部１
０１および電源部１０２、ドレインドライバ部１０３、
ゲートドライバ部１０４は、それぞれ電気的接続手段Ｊ
Ｎ１、３により相互接続されている。

【００３８】本例では、ＳＶＧＡパネルとして８００×
３×６００ドットの１０．４インチ画面サイズのＴＦＴ
液晶表示モジュールを設計した。このため、赤（Ｒ）、
緑（Ｇ）、青（Ｂ）の各ドットの大きさは、２６４μｍ
（ゲート線ピッチ）× ８８μｍ（ドレイン線ピッチ）
となっており、１画素は、赤色（Ｒ）、緑色（Ｇ）、青
色（Ｂ）の３ドットの組合せで、２６４μｍ角となって
いる。このため、ドレイン線引き出し配線ＤＴＭを８０
０×３本とすると、引き出し線ピッチは、８０μｍ以下
となってしまい、現在使用可能なテープキャリアパッケ
ージ（ＴＣＰ）実装の接続ピッチ限界以下となる。ＣＯ
Ｇ実装では、使用する異方性導電膜等の材料にも依存す
るが、おおよそ駆動用ＩＣチップのバンプＢＵＭＰのピ
ッチで約７０μｍおよび下地配線との交叉面積で約４０
μｍ角が現在使用可能な最小値といえる。このため、本
例では、液晶パネルの１個の長辺側にドレインドライバ
ＩＣを一列に片側配置し、ドレイン線を該長辺側に引き
出して、ドレイン線引き出し配線ＤＴＭのピッチを８８
μｍとした。したがって、駆動用ＩＣチップのバンプＢ
ＵＭＰ（図１７参照）ピッチを約７０μｍおよび下地配
線との交叉面積を約４０μｍ角に設計でき、下地配線
と、より高い信頼性で接続するのが可能となった。ゲー
ト線ピッチは２６４μｍと十分大きいため、片側の短辺
側にてゲート線引き出しＧＴＭを引き出している。但
し、さらに高精細になると、ドレイン線側と同様に、対
向する２個の短辺側にゲート線引き出し線ＧＴＭを交互
に引き出すことも可能である。しかし、ドレイン線ある
いはゲート線を交互に引き出す方式では、引き出し配線
ＤＴＭあるいはＧＴＭと駆動用ＩＣの出力側ＢＵＭＰと
の接続は容易になるが、周辺回路基板を液晶パネルＰＮ
Ｌの対向する２辺の外周部に配置する必要が生じ、この
ため、外形寸法が片側引き出しの場合よりも大きくなる
という問題がある。

【００３９】また、表示色数が増えると表示データのデ
ータ線数が増加し、情報処理装置の最外形が大きくな
る。このため、本例では、多層フレキシブル基板を使用
することで、従来の問題を解決した。

【００４０】本例で採用した駆動用ＩＣは、図６におお
よその外観を示すが、モジュール外形をできる限り小さ
くするため、非常に細長い形状であり、例えば、ゲート
側の駆動用ＩＣでは、長辺寸法は、約１１〜１７ｍｍ、
短辺寸法は、約１．０〜２．５ｍｍ、ドレイン側の駆動
用ＩＣでは、長辺寸法は、約１１〜２０ｍｍ、短辺寸法
は、約１．０〜２．０ｍｍである。また、本例では、有
効表示部ＡＲと駆動用ＩＣの出力側バンプＢＵＭＰ部と
の間のゲート出力配線パターンＧＴＭは、駆動用ＩＣの
長辺方向と短辺方向との３方向から延在している。一
方、ドレイン出力配線パターンＤＴＭは、駆動用ＩＣの
長辺方向の１方向から延在している。

【００４１】例えば、本例では、ゲート側の駆動用ＩＣ
では、１０１出力のうち、２１本を２短辺側から、残
り、約８０本を１長辺側から出力配線する。ドレイン側
の駆動用ＩＣでは、駆動用ＩＣを細長く設計し、長辺方
向のみの出力配線とし、２４０出力を１長辺側から出力
配線している。

【００４２】図２３に、コモン電極に印加されるコモン
電圧、ドレインに印加されるドレイン電圧、ゲート電極
に印加されるゲート電圧のレベル、および、その波形を
示す。なお、ドレイン波形は黒を表示しているときのド
レイン波形を示す。

【００４３】例えば、ゲートオンレベル波形（直流）と
ゲートオフレベル波形は、−９〜−１４ボルトの間でレ
ベル変化し、１０ボルトでゲートオンする。ドレイン波
形（黒表示時）とコモン電圧Ｖｃｏｍ波形は、０〜３ボ
ルトの間でレベル変化する。例えば、黒レベルのドレイ
ン波形を１水平期間（１Ｈ）毎に変化させるため、論理
処理回路で１ビットずつ論理反転を行ない、ドレインド
レイバに入力している。ゲートのオフレベル波形は、Ｖ
ｃｏｍ波形と略同一振幅、同位相で動作する。

【００４４】図２２は、本例のＴＦＴ液晶表示モジュー
ルにおける、ゲートドライバ１０４、ドレインドライバ
１０３に対する表示用データとクロック信号の流れを示
す図である。

【００４５】表示制御装置１０１は、本体コンピュータ
からの制御信号（クロック，表示タイミング信号、同期
信号）を受けて、ドレインドライバ１０３への制御信号
として、クロックＤ１（ＣＬ１）、シフトクロックＤ２
（ＣＬ２）および表示データを生成し、同時に、ゲート
ドライバ１０４への制御信号として、フレーム開始指示
信号ＦＬＭ、クロックＧ（ＣＬ３）および表示データを
生成する。

【００４６】また、ドレインドライバ１０３の前段のキ
ャリー出力は、そのまま次段のドレインドライバ１０３
のキャリー入力に入力される。

【００４７】《階調電圧の生成方法》つぎに、従来の代
表的な階調電圧の生成方法と本発明の実施例について、
図１４を参照して説明する。

【００４８】図２２に示すように、表示制御装置１０１
は、コンピュータ本体からの表示データ、例えば各色毎
６ビットの合計１８ビットと表示制御信号とを受け取
り、この信号を基に、ドレインドライバー１０３及びゲ
ートドライバー１０４を駆動する。

【００４９】ドレインドライバー１０３は、図１４に示
すように、液晶表示モジュール内部の電源回路から生成
される、例えば９値の階調基準電圧（Ｖ０〜Ｖ８）を、
フレキシブル基板との接続端子１０から供給し、透明絶
縁基板ＳＵＢ１上の入力端子Ｔｄを介して、６４階調分
の階調電圧を生成する。すなわち、８値の各階調電圧間
（Ｖｉ及びＶｉ＋１間）を、ドライバー内の直列抵抗分
割回路Ｒｓｅｇで更に８分割し、６４階調分の階調電圧
を生成する。次に、表示データに対応する階調電圧を６
４×ｂ個のＭＯＳトランジスタからなる選択回路により
選択し、ドレイン信号線１〜ｂに出力する。ドライバー
に供給する電源電圧３．３ボルトや接地電位も同様に、
フレキシブル基板との接続端子１０から供給し、透明絶
縁基板ＳＵＢ１上の入力端子Ｔｄを介して、駆動用ＩＣ
の入力バンプＢＵＭＰとの接続端子１１へ入力する。

【００５０】本発明の目的は、前記の階調基準電圧や電
源電圧が、電圧生成回路から、電圧変化することなしに
正確に、ドライバー内の直列抵抗分割回路Ｒｓｅｇに伝
達することにある。具体的には、入力配線Ｔｄの抵抗値
Ｒａｄｄ、バンプとの接続抵抗値ＲＡ、フレキシブル基
板との接続抵抗値ＲＡの合計値Ｒｔの抵抗バラツキとそ
の絶対値を可能な限り小さく設計し、この部分での電圧
降下及び電圧バラツキを最小にすることである。目標と
しては、抵抗値Ｒｔで１５Ω以下とする。したがって、
駆動用ＩＣ内部のバスライン抵抗Ｒｂｕｓと直列抵抗分
割回路Ｒｓｅｇで決まる設計値に忠実な６４階調分の階
調電圧を生成することができる。なお、本例では、複数
のドライバーに電源電圧やクロックを供給する共通配線
（基準電源ライン）部分は、配線抵抗値を無視できる程
度に低減するため、周辺基板側の銅パターン等の低抵抗
配線にて形成している。

【００５１】図１５に、代表的な液晶表示装置の印加電
圧−透過率特性を示す。

【００５２】前記の６４階調分の階調電圧のうち、印加
電圧−透過率特性の傾斜が一番急峻となる中間調表示
で、階調電圧の変動表示上の輝度ムラとして観測され
る。たとえば、使用電圧範囲が、約３ボルトと仮定し、
２５６階調分の階調電圧が必要な場合は、各階調差は、
約１０ミリボルトとなり、この程度の出力誤差で、輝度
差が発生することになる。

【００５３】《透明絶縁基板ＳＵＢ１の製造方法》つぎ
に、上述した液晶表示装置の第１の透明絶縁基板ＳＵＢ
１側の製造方法について、図１８〜図２０を参照して説
明する。なお、同図において、中央の文字は工程名の略
称であり、左側は画素部分、右側はゲート端子付近の断
面形状で見た加工の流れを示す。工程ＢおよびＤを除
き、工程Ａ〜Ｇの工程は各写真（ホト）処理に対応して
区分けしたもので、各工程のいずれの断面図もホト処理
後の加工が終わり、ホトレジストを除去した段階を示し
ている。なお、上記写真（ホト）処理とは本説明ではホ
トレジストの塗布からマスクを使用した選択露光を経
て、それを現像するまでの一連の作業を示すものとし、
繰り返しの説明は避ける。以下区分した工程にしたがっ
て説明する。

【００５４】工程Ａ、図１８ ７０５９ガラス（商品名）からなる第１の透明絶縁基板
ＳＵＢ１の両面に酸化シリコン膜ＳＩＯをディップ処理
により設けた後、５００℃、６０分間のベークを行な
う。なお、このＳＩＯ膜は透明絶縁基板ＳＵＢ１の表面
凹凸を緩和するために形成するが、凹凸が少ない場合、
省略できる工程である。膜厚が２８００ÅのＡｌ−Ｔ
ａ、Ａｌ−Ｔｉ−Ｔａ、Ａｌ−Ｐｄ等からなる第１導電
膜ｇ１をスパッタリングにより設ける。ホト処理後、リ
ン酸と硝酸と氷酢酸との混酸液で第１導電膜ｇ１を選択
的にエッチングする。

【００５５】工程Ｂ、図１８ レジスト直描後（前述した陽極酸化パターン形成後）、
３％酒石酸をアンモニアによりＰＨ６．２５±０．０５
に調整した溶液をエチレングリコール液で１：９に稀釈
した液からなる陽極酸化液中に基板ＳＵＢ１を浸漬し、
化成電流密度が０．５ｍＡ／ｃｍ２になるように調整す
る（定電流化成）。つぎに、所定のＡｌ２Ｏ３膜厚が得
られるのに必要な化成電圧１２５Ｖに達するまで陽極酸
化（陽極化成）を行なう。その後、この状態で数１０分
保持することが望ましい（定電圧化成）。これは均一な
Ａｌ２Ｏ３膜を得る上で大事なことである。それによっ
て、導電膜ｇ１が陽極酸化され、走査信号線（ゲートラ
イン）ＧＬ上および側面に自己整合的に膜厚が１８００
Åの陽極酸化膜ＡＯＦが形成され、薄膜トランジスタＴ
ＦＴのゲート絶縁膜の一部となる。

【００５６】工程Ｃ、図１８ 膜厚が１４００Åの透明導電膜（Ｉｎｄｉｕｍ−Ｔｉｎ
−Ｏｘｉｄｅ ネサ膜）ＩＴＯからなる導電膜ｄ１をス
パッタリングにより設ける。ホト処理後、エッチング液
として塩酸と硝酸の混酸液で導電膜ｄ１を選択的にエッ
チングすることにより、ゲート端子ＧＴＭ、ドレイン端
子ＤＴＭの最上層および透明画素電極ＩＴＯ１を形成す
る。

【００５７】工程Ｄ、図１９ プラズマＣＶＤ装置にアンモニアガス、シランガス、窒
素ガスを導入して、膜厚２０００Åの窒化Ｓｉ膜を設
け、プラズマＣＶＤ装置にシランガス、水素ガスを導入
して、膜厚が２０００Åのｉ型非晶質Ｓｉ膜を設けたの
ち、プラズマＣＶＤ装置に水素ガス、ホスフィンガスを
導入して膜厚が３００ÅのＮ＋型の非晶質Ｓｉ膜ｄ０を
設ける。この成膜は同一ＣＶＤ装置で反応室を変え連続
して行なう。

【００５８】工程Ｅ、図１９ ホト処理後、ドライエッチングガスとしてＳＦ６、ＢＣ
ｌ３を使用してＮ＋型非晶質Ｓｉ膜ｄ０、ｉ型非晶質Ｓ
ｉ膜ＡＳをエッチングする。続けて、ＳＦ６を使用して
窒化Ｓｉ膜ＧＩをエッチングする。もちろん、ＳＦ６ガ
スでＮ＋型非晶質Ｓｉ膜ｄ０、ｉ型非晶質Ｓｉ膜ＡＳお
よび窒化Ｓｉ膜ＧＩを連続してエッチングしても良い。

【００５９】このように３層のＣＶＤ膜をＳＦ６を主成
分とするガスで連続的にエッチングすることが本実施例
の製造工程の特徴である。すなわち、ＳＦ６ガスに対す
るエッチング速度はＮ＋型非晶質Ｓｉ膜ｄ０、ｉ型非晶
質Ｓｉ膜ＡＳ、窒化Ｓｉ膜ＧＩの順に大きい。したがっ
て、Ｎ＋型非晶質Ｓｉ膜ｄ０がエッチング完了し、ｉ型
非晶質Ｓｉ膜ＡＳがエッチングされ始めると上部のＮ＋
型非晶質Ｓｉ膜ｄ０がサイドエッチされ、結果的にｉ型
非晶質Ｓｉ膜ＡＳが約７０度のテーパに加工される。ま
た、ｉ型非晶質Ｓｉ膜ＡＳのエッチングが完了し、窒化
Ｓｉ膜ＧＩがエッチングされ始めると、上部のＮ＋型非
晶質Ｓｉ膜ｄ０、ｉ型非晶質Ｓｉ膜ＡＳの順にサイドエ
ッチされ、結果的にｉ型非晶質Ｓｉ膜ＡＳが約５０度、
窒化シリコン膜ＧＩが２０度にテーパ加工される。上記
テーパ形状のため、その上部にソース電極ＳＤ１が形成
された場合も断線の確率は著しく低減される。Ｎ＋型非
晶質Ｓｉ膜ｄ０のテーパ角度は９０度に近いが、厚さが
３００Åと薄いために、この段差での断線の確率は非常
に小さい。したがって、Ｎ＋型非晶質Ｓｉ膜ｄ０、ｉ型
非晶質Ｓｉ膜ＡＳ、窒化Ｓｉ膜ＧＩの平面パターンは厳
密には同一パターンではなく、断面が順テーパ形状とな
るため、Ｎ＋型非晶質Ｓｉ膜ｄ０、ｉ型非晶質Ｓｉ膜Ａ
Ｓ、窒化Ｓｉ膜ＧＩの順に大きなパターンとなる。

【００６０】工程Ｆ、図２０ 膜厚が６００ÅのＣｒからなる第２導電膜ｄ２をスパッ
タリングにより設け、さらに膜厚が４０００ÅのＡｌ−
Ｐｄ、Ａｌ−Ｓｉ、Ａｌ−Ｔａ、Ａｌ−Ｔｉ−Ｔａ等か
らなる第３導電膜ｄ３をスパッタリングにより設ける。
ホト処理後、第３導電膜ｄ３を工程Ａと同様な液でエッ
チングし、第２導電膜ｄ２を硝酸第２セリウムアンモニ
ウム溶液でエッチングし、映像信号線ＤＬ、ソース電極
ＳＤ１、ドレイン電極ＳＤ２を形成する。

【００６１】ここで本実施例では、工程Ｅに示すよう
に、Ｎ＋型非晶質Ｓｉ膜ｄ０、ｉ型非晶質Ｓｉ膜ＡＳ、
窒化Ｓｉ膜ＧＩが順テーパとなっているため、映像信号
線ＤＬの抵抗の許容度の大きい液晶表示装置では第２導
電膜ｄ２のみで形成することも可能である。

【００６２】つぎに、ドライエッチング装置にＳＦ６、
ＢＣｌ３を導入して、Ｎ＋型非晶質Ｓｉ膜ｄ０をエッチ
ングすることにより、ソースとドレイン間のＮ＋型半導
体層ｄ０を選択的に除去する。

【００６３】工程Ｇ、図２０ プラズマＣＶＤ装置にアンモニアガス、シランガス、窒
素ガスを導入して、膜厚が０．６μｍの窒化Ｓｉ膜を設
ける。ホト処理後、ドライエッチングガスとしてＳＦ６
を使用してエッチングすることにより、保護膜ＰＳＶ１
を形成する。保護膜としてはＣＶＤで形成したＳｉＮ膜
のみならず、有機材料を用いたものも使用できる。

【００６４】《駆動用ＩＣ下の短絡配線ＳＨｃによる静
電対策》図７は透明絶縁基板ＳＵＢ１上に駆動用ＩＣを
搭載する部分の周辺と、該基板の切断線ＣＴ１付近の要
部平面図である。

【００６５】図７に示すように、本例では、ドレイン駆
動用ＩＣの入力および出力は、共に該ＩＣチップの１辺
から出ている。各配線パターンＤＴＭにつながる各ドレ
イン線ＤＬは１本置きに互い違いの方向に、一方は、図
示していないが、一方の切断線ＣＴ１を越えて延在さ
れ、図中ｙ方向に延在するドレイン短絡配線ＳＨｄに接
続されて短絡され、他方は、図７に示す短絡配線ＳＨｃ
および（ドレイン線駆動用ＩＣへの）入力配線Ｔｄを介
して切断線ＣＴ１を越えて延在され、ドレイン短絡配線
ＳＨｄに接続されて短絡されている。すなわち、ドレイ
ン線ＤＬは１本置きに短絡配線ＳＨｃに電気的に接続さ
れ、駆動用ＩＣ毎に短絡され、該短絡配線ＳＨｃはドレ
イン線駆動用ＩＣへの２本の入力配線Ｔｄとに接続さ
れ、該２本の入力配線Ｔｄを介してドレイン短絡配線Ｓ
Ｈｄに短絡されている。このように、各ドレイン線ＤＬ
や入力配線Ｔｄに発生した静電気を、短絡配線ＳＨｃと
ドレイン短絡配線ＳＨｄを介して分散するようになって
いる。なお、液晶表示素子完成後は、もちろん短絡を解
除しなければ動作しないので、ドレイン短絡配線ＳＨｄ
はそれぞれ後の工程で切断破棄される切断線ＣＴ１の外
側の透明絶縁基板ＳＵＢ１の面に形成されている。ドレ
イン短絡配線ＳＨｄと直接接続された入力配線Ｔｄの先
端部の入力端子ＩＰの短絡解除は、切断線ＣＴ１での基
板ＳＵＢ１の切断によりなされる。一方、短絡配線ＳＨ
ｃおよび入力配線Ｔｄを介してドレイン短絡配線ＳＨｄ
と接続されたドレイン線ＤＬの短絡解除は、短絡配線Ｓ
Ｈｃの存在により、切断線ＣＴ１での基板ＳＵＢ１の切
断ではなされない。この短絡解除については、図７、図
８に示すように、短絡配線ＳＨｃと、１本置きのドレイ
ン端子ＤＴＭおよび入力配線Ｔｄとは、駆動用ＩＣを基
板ＳＵＢ１面上に搭載する前に、１本の切断線Ｃ１でレ
ーザまたはホトエッチング等により切断する。したがっ
て、この切断のため、図７、図８に示すように、切断線
Ｃ１のある領域（ＩＣ搭載領域）には、パッシベーショ
ン膜ＰＡＳ１（すなわち、保護膜ＰＳＶ１）が形成され
ていない。本例では、切断線Ｃ１における１本のカット
で容易に短絡解除できる。

【００６６】なお、切断線Ｃ１の箇所の配線ＤＴＭはレ
ーザ切断においても汚染の少ない透明導電膜ＩＴＯで形
成してあるので、汚染を抑制することができる。また、
この切断は、ホトエッチングによって行なってもよい。

【００６７】なお、本例では、上記ドレイン線ＤＬ側と
は異なり、ゲート線ＧＬ側では、ＩＣ毎の短絡配線ＳＨ
ｃは設けていない。この理由は、ゲート線駆動用ＩＣが
片側だけに配置され、反対側（ゲート線駆動用ＩＣを配
置していない側）のゲート短絡配線ＳＨｇによって、ゲ
ート線ＧＬを相互に短絡させることができるためと、ゲ
ート側は、画素ピッチがドレイン側に比べ約３倍大きい
ため、隣接ゲート線間の短絡不良の確率が小さいので、
短絡検査を不要であることによる。ただし、ゲート線駆
動用ＩＣを両側に配置する場合や、ゲート短絡配線ＳＨ
ｇを配置しない場合は、ゲート線ＧＬを短絡配線ＳＨｃ
を介して、ゲート短絡配線ＳＨｇにつなげる必要があ
る。また、この短絡配線ＳＨｃを有する構造は、ゲート
走査駆動用ＩＣ側にもＩＣチップの１辺から出力および
入力が出ている場合に適用できることは言うまでもな
い。

【００６８】また、図８は図７の要部（ドレイン入力側
コーナー部）の拡大詳細図である。該基板ＳＵＢ１上
に、入力端子ＩＰ、短絡配線ＳＨｃのほかに、駆動用Ｉ
Ｃとの位置合わせマークＡＬＤや搭載後の駆動用ＩＣの
位置ずれ検知用パターンＢＡＲが設けられている様子を
示す。

【００６９】《駆動用ＩＣへの入力配線Ｔｄ》図１は、
本発明の駆動用ＩＣへの入力配線Ｔｄの拡大平面図であ
る。

【００７０】駆動用ＩＣへの入力配線Ｔｄは、図１に示
すように、透明絶縁基板ＳＵＢ１上に、下層から、ゲー
ト電極・ゲート線と同一工程で形成され、Ａｌ−Ｔａ、
Ａｌ−Ｔｉ−Ｔａ、Ａｌ−Ｐｄ等の低抵抗金属からなる
第１導電膜ｇ１、表示部の透明画素電極と同一工程で形
成され、ＩＴＯ（インジウム チン オキサイド）膜か
らなる導電膜ｄ１、薄膜トランジスタのソース・ドレイ
ン電極と同一工程で形成され、Ｃｒ等の低抵抗金属から
なる第２導電膜ｄ２、Ａｌ−Ｐｄ、Ａｌ−Ｓｉ、Ａｌ−
Ｔａ、Ａｌ−Ｔｉ−Ｔａ等の低抵抗金属からなる第３導
電膜ｄ３から構成され、その上に電食防止のため、Ｓｉ
Ｎ等からなる保護膜（パッシベーション膜）ＰＳＶ１が
設けられている。

【００７１】図１において、駆動用ＩＣが搭載される位
置を符号ＩＣを付した破線で示す。なお、符号ＢＵＭＰ
は駆動用ＩＣのバンプＢＵＭＰがボンディングされるバ
ンプ接続部である。また、外部から駆動用ＩＣへ信号、
電源電圧を供給するフレキシブル基板ＦＰＣが接続、実
装される位置（一端部）を符号ＦＰＣを付した破線で示
す。入力配線Ｔｄのフレキシブル基板の出力端子と接続
される部分は、図１の破線ＦＰＣの左側（表示部と反対
側）の部分である。

【００７２】フレキシブル基板の出力端子と接続される
入力配線Ｔｄの部分において、第２導電膜ｄ２と第３導
電膜ｄ３とは、図１に示すように、入力配線Ｔｄの片側
に形成されている。また、保護膜ＰＳＶ１も入力配線Ｔ
ｄの片側に形成された第２、第３導電膜ｄ２、ｄ３に沿
ってそれより少し大きめに、入力配線Ｔｄの片側に形成
されている。すなわち、入力配線Ｔｄにおいて、表面に
露出した保護膜ＰＳＶ１以外の部分は、透明導電膜ｄ１
が広い面積で露出しており、この露出した透明導電膜ｄ
１を検査用端子（パッド）とし、また、この露出した透
明導電膜ｄ１とフレキシブル基板の出力端子とが直接接
続される。

【００７３】なお、第１導電膜ｇ１と第２導電膜ｄ２と
はスルーホールＴＨ１、ＴＨ２を介して接続されてい
る。

【００７４】また、図１において、符号Ｐは端子（入力
配線Ｔｄ）ピッチ（約０．４〜１．３ｍｍ）、符号Ｇは
端子ギャップ（間隔）（約０．２〜１．１ｍｍ）であ
る。

【００７５】ここでは、フレキシブル基板と駆動用ＩＣ
とを接続する入力配線Ｔｄを、低抵抗金属からなる第１
導電膜ｇ１、第２、第３導電膜ｄ２、ｄ３を含んで構成
し、かつ、低抵抗金属とは接触抵抗の高い透明導電膜ｄ
１を介在する第１導電膜ｇ１と第２導電膜ｄ２とを、ス
ルーホールＴＨ１、ＴＨ２を介して接続したので、入力
配線Ｔｇを低抵抗化でき、フレキシブル基板から駆動用
ＩＣ間の低抵抗化を実現できる。

【００７６】また、電食が進行しやすい低抵抗化のため
の入力配線Ｔｄの片側に形成された第２、第３導電膜ｄ
２、ｄ３の上は、電食防止のため、保護膜ＰＳＶ１で覆
い、フレキシブル基板の端子と接続する部分は、安定性
が高く、汚染、酸化されにくく、電食の生じにくい透明
導電膜ｄ１を露出して構成したので、フレキシブル基板
と駆動用ＩＣとを接続する入力配線Ｔｄの耐電食性を向
上できる。その結果、製品の信頼性を向上できる。

【００７７】さらに、フレキシブル基板の出力端子と接
続される入力配線Ｔｄの部分の第２、第３導電膜ｄ２、
ｄ３は入力配線Ｔｄの片側に形成し、それ以外の部分
は、広い面積で、透明導電膜ｄ１を露出させたので、前
記《製造フロー》の項で説明したように、駆動用ＩＣ搭
載後、フレキシブル基板実装前に、透明導電膜ｄ１の露
出部分ＴＥＳＴに検査用プローブを当て、点灯検査を行
い、駆動用ＩＣの良否の判断を行うことができる。

【００７８】以上のように、前述した端子構造にするこ
とで、入力端子Ｔｄのフレキシブル基板接続部分から入
力端子ＩＰまでの抵抗値は、たとえば、配線幅３００μ
ｍ、配線距離２ｍｍを仮定し、配線層ｄ３の膜厚を約４
０００Åとすると、Ａｌ−Ｐｄでは、抵抗率０．１Ω／
□程度、配線層ｇ１の膜厚を約２８００Åとすると、Ａ
ｌ−Ｔａ−Ｔｉでは、抵抗率０．５Ω／□程度であるた
め、各々０．６７Ωと３．３Ωとの並列接続抵抗とな
り、更に、透明導電膜ｄ１との間のＴＨ１、ＴＨ２部の
スルーホール抵抗を考慮しても、全体で、数Ωの抵抗と
なる。

【００７９】図１６は、折り曲げ可能な多層フレキシブ
ル基板ＦＰＣを液晶表示素子に折り曲げ実装する方法を
示す斜視図である。

【００８０】フレキシブル基板ＦＰＣは多層構造、折り
曲げ可能で、図１６に示すように、液晶表示素子の下部
透明絶縁基板の端部上に、異方性導電膜（図１７の符号
ＡＣＦ１参照）を介して電気的、機械的に接続され、フ
レキシブル基板ＦＰＣは矢印方向に折り曲げて実装され
る。

【００８１】下部透明絶縁基板ＳＵＢ１の接続個所上に
異方性導電膜（ＡＣＦ１）を貼り付け、フレキシブル基
板ＦＰＣの穴ＦＨＬを治具の位置決めピンに仮固定し、
開口穴とフレキシブル基板ＦＰＣの穴とを合わせて粗い
合わせを行なう。合わせ精度向上のため、基板ＳＵＢ１
側には、四角の塗りつぶしパターン（図６、図７の符号
ＡＬＣ参照）を配置している。このパターン（ＡＬＣ）
をフレキシブル基板ＦＰＣ側のロの字状の合わせパター
ンＡＬＭＧ、ＡＬＭＤに納まる状態に位置を調整しなが
ら、ヒートツールでフレキシブル基板を仮熱圧着する。
さらに位置ずれがないことを確認後、本熱圧着し、フレ
キシブル基板ＦＰＣを基板ＳＵＢ１に固定する。

【００８２】異方性導電膜ＡＣＦ１を使用した理由は、
駆動用ＩＣへの入力信号や電源電圧を約４５本配線する
必要があり、入力配線Ｔｄ間ピッチＰが、約４００μｍ
と小さく、透明絶縁基板ＳＵＢ１へのはんだ付けが難し
く、信頼性の良い電気接続が困難であった。したがっ
て、本発明により、画素数や表示色数が増えて配線間ピ
ッチが狭くなっても、フレキシブル基板と信頼性良く電
気接続できる。

【００８３】図２４（ａ）、（ｂ）は、それぞれ液晶表
示モジュールの要部断面図の一例である。

【００８４】フリップチップ方式と多層フレキシブル基
板との組み合わされた駆動回路付き液晶表示素子に、シ
ールドケースＳＨＤ、絶縁スペーサＳＰＣ、ゴムクッシ
ョンＧＣ、偏向板ＰＯＬ、プリズムシートＰＲＳ、拡散
シートＳＰＳ、導光板ＧＬＢ、反射シートＲＦＳ、下側
モールドケースＭＣＡ、蛍光管ＬＰ、ランプケーブルＬ
ＰＣ等を図に示すように、上下の配置関係で、各部材が
積み重ねられ、液晶表示モジュールが組み立てられる。

【００８５】《入力端子ＩＰの構造》本発明の入力端子
ＩＰの構造例を図１ないし図４に示す。

【００８６】前述したように、入力配線Ｔｄのフレキシ
ブル基板接続部分から入力端子ＩＰまでの抵抗値は、数
Ωの抵抗となっている。一方、入力端子ＩＰ部でも、数
Ωの抵抗値にする必要がある。

【００８７】図２（ａ）、（ｂ）、（ｃ）には、本発明
の実施例を示す入力端子ＩＰと駆動用ＩＣのバンプとの
相対位置を示す拡大平面図である。本例の構造は、バン
プが分割されていないため、便宜上シングルバンプＳＢ
Ｐ構造と称する。

【００８８】入力端子ＩＰとして、同一の大きさを仮定
した場合、バンプ周囲に形成する配線層ｄ２、ｄ３の突
出部分ＪＵＴが、図２（ａ）バンプの１辺側、図２
（ｂ）バンプの２辺側、図２（ｃ）バンプの３辺側にな
るに従い、透明導電膜とバンプとの接続面積が、減少し
てくることが分かる。入力端子ＩＰが約１００μｍ幅
で、高信頼接続のため、接続面積で７０μｍ角以上必要
な場合は、配線層ｄ２、ｄ３の突出部分ＪＵＴの配線幅
は、約１０〜２０μｍであるため、図２（ａ）バンプの
１辺側の構造が、最適となる。また、この構造は、入力
端子ＩＰの長さ方向のバンプの位置ズレに対しては緩
く、突出部分ＪＵＴを破壊することがない。ただし、入
力端子ＩＰの幅に余裕がある場合は、より配線抵抗値Ｒ
ｔが低減可能な図２（ｂ）バンプの２辺側、図２（ｃ）
バンプの３辺側の構成が有利となる。本例は、突出部分
ＪＵＴは、配線層ｄ２、ｄ３を使用しているが、同様な
パターンで配線層ｇ１を使用しても、低抵抗配線化が可
能である。なお、突出部分ＪＵＴに、配線層ｄ２、ｄ３
を使用した場合、更に、突出パターンの損傷防止や電食
に対する信頼性を向上するため、アルミニウムを主体と
する配線が直接外気に露呈しないため、配線の上を保護
膜ＰＳＶ１で被覆している。

【００８９】図３（ａ）、（ｂ）、（ｃ）、（ｄ）に
は、本発明の別の実施例を示す入力端子ＩＰと駆動用Ｉ
Ｃの分割されたバンプとの相対位置を示す拡大平面図で
ある。本例の構造は、バンプが複数に分割されているた
め、便宜上ダブルバンプＷＢＰ構造と称する。

【００９０】入力端子ＩＰとして、同一の大きさを仮定
した場合、配線層ｄ２、ｄ３の突出部分ＪＵＴが、図３
（ａ）分割されたバンプの中央の間隙、図３（ｂ）分割
されたバンプの中央の間隙と周辺の１辺側、図３（ｃ）
分割されたバンプの中央の間隙と周辺の２辺側、図３
（ｄ）分割されたバンプの中央の間隙と周辺の３辺側、
になるに従い、透明導電膜とバンプとの接続面積が、減
少してくることが分かる。入力端子ＩＰが約１００μｍ
幅で、合計接続面積で７０μｍ角以上必要な場合、配線
層ｄ２、ｄ３の突出部分ＪＵＴの配線幅は、約１０〜２
０μｍであるため、図３（ａ）分割されたバンプの中央
の間隙に配置の構造が最適となる。また、この構造は、
入力端子ＩＰの長さ方向のバンプの位置ズレに対しては
緩く、突出部分ＪＵＴを破壊することがない。ただし、
入力端子ＩＰの幅に余裕がある場合は、より配線抵抗値
Ｒｔが低減可能な図３（ｂ）バンプの２辺側、図３
（ｃ）バンプの３辺側の構成が有利となる。本例は、突
出部分ＪＵＴは、配線層ｄ２、ｄ３を使用しているが、
同様なパターンで配線層ｇ１を使用しても、低抵抗配線
化が可能である。なお、突出部分ＪＵＴに、配線層ｄ
２、ｄ３を使用した場合、更に、突出パターンの損傷防
止や電食に対する信頼性を向上するため、アルミニウム
を主体とする配線が直接外気に露呈しないため、配線の
上を保護膜ＰＳＶ１で被覆している。

【００９１】図１０に、従来の代表的な入力端子構造の
例とバンプまでの抵抗値を模式的に示す。更に、図１
１、図１２に、本発明の入力端子構造ＳＢＰ、ＷＢＰ及
びバンプまでの抵抗値を模式的に示す。

【００９２】入力端子部ＩＰでは、点線で示すバンプＢ
ＵＭＰとの接続箇所までは、たとえば、抵抗値Ｒ１とし
て、バンプＢＵＭＰ幅７０μｍ、配線層ｄ２、ｄ３とバ
ンプＢＵＭＰとの距離４０μｍを仮定し、配線層ｄ１の
膜厚を約１４００Åとすると、ＩＴＯ膜では、抵抗率２
０Ω／□程度とすると、約１１．４Ωとなる。更に、抵
抗値Ｒ２、Ｒ３、Ｒ４は、バンプ周辺の残り３辺の抵抗
であるが、いずれも、抵抗値Ｒ１よりは大きい値とな
る。このため、バンプＢＵＭＰとの接続箇所と配線層ｄ
２、ｄ３の端との合計の並列抵抗値は、ほぼ抵抗値Ｒ１
に等しく、約１０Ωと大きいことが分かった。更に、こ
の値は、バンプＢＵＭＰとの接続箇所の位置ズレによ
り、前記距離が、例えばバンプ毎に２０〜６０μｍのバ
ラツキがあると、抵抗値Ｒ１は、５〜１７Ωと変化する
ことが分かった。したがって、従来の入力端子構造で
は、具体的には、入力配線Ｔｄの抵抗値Ｒａｄｄ、バン
プとの接続抵抗値ＲＡ及びフレキシブル基板との接続抵
抗値ＲＡの合計値Ｒｔのバラツキを最低限とし、その絶
対値を、目標としては１５Ω以下にすることが難しかっ
た。

【００９３】一方、図２に示すシングルバンプＳＢＰ構
造では、バンプＢＵＭＰ周辺に突出部ＪＵＴが形成され
ているため、図１１に示す抵抗ＲＤが、前記抵抗Ｒ１に
並列接続して形成され、図１０に比較して、より低抵抗
配線が実現できる。例えば、抵抗ＲＤ部のバンプ側の幅
７０μｍ、配線層ｄ２、ｄ３とバンプＢＵＭＰとの距離
４０μｍを仮定し、配線層ｄ１の、抵抗率２０Ω／□程
度とすると、抵抗値ＲＤは、約１１．４Ωとなる。すな
わち、並列抵抗としては、主に、抵抗Ｒ１とＲＤからな
り、従来に比べ半減でき、約６Ω以下となる。また、突
出部ＪＵＴで、バンプの周辺をより多く囲むことによ
り、入力端子抵抗は小さくなることは言うまでもない。

【００９４】さらに、図３（ａ）に示すダブルバンプＷ
ＢＰ構造では、分割されたバンプＢＵＭＰの中央部に突
出部ＪＵＴが形成されているため、図１２に示す抵抗Ｒ
Ｄが、中央部の突出部ＪＵＴの両側に形成され、これら
の抵抗ＲＤが、前記抵抗Ｒ１に並列接続して形成され、
図１１に比較して、より低抵抗配線が実現できる。例え
ば、抵抗ＲＤ部のバンプ側の幅７０μｍ、配線層ｄ２、
ｄ３とバンプＢＵＭＰとの距離４０μｍを仮定し、配線
層ｄ１の、抵抗率２０Ω／□程度とすると、抵抗値ＲＤ
は、約１１．４Ωとなる。すなわち、並列抵抗として
は、分割されたバンプ毎に、抵抗Ｒ１／２とＲＤ／２の
並列抵抗となり、従来に比べ約１／４に減少でき、約３
Ω以下となる。また、突出部ＪＵＴで、バンプの周辺の
辺をより多く囲むことにより、入力端子抵抗は小さくな
ることは言うまでもない。

【００９５】図５は、透明導電膜の下層あるいは上層に
低抵抗金属層の配線を形成した場合の端子間抵抗と測定
方法を示す図である。

【００９６】図５（ａ）に示すように、測定端子パター
ンとしては、透明導電膜ＩＴＯを含む多層の構造とし、
下層１１と上層１２の接続面積は、およそ幅２００μ
ｍ、長さ６００μｍとした。また、およそ長さ１００μ
ｍの接続長さで、異方性導電膜ＡＣＦを介してフレキシ
ブル基板ＦＰＣを上層１２に電気接続し、更に抵抗Ｒｏ
ｎを介して、約１ボルトの電圧を印加した。電流値は、
前記測定端子パターンの端に検査プローブ針をあてて測
定し、抵抗値を算出した。

【００９７】図５（ｂ）に、その測定結果を示す。

【００９８】透明導電膜ＩＴＯの単層では、端子間の抵
抗値は、約４０〜１００Ωとなっており、抵抗値も高
く、バラツキも大きい。これは、比抵抗が２０Ω／□程
度と高いこと、及び、膜厚の変動の影響が大きいことに
よると考えられる。このため、入力端子には、透明導電
膜ＩＴＯの単層の構造は、適当でないことがわかる。

【００９９】一方、透明導電膜ＩＴＯの下層に低抵抗金
属層を配線する構造では、下層１１の材料により、接続
抵抗が異なるため、端子間の抵抗値が異なることがわか
った。すなわち、上層１２に、透明導電膜ＩＴＯを、下
層１１に、アルミニウムＡｌを主体とする膜を形成した
構造ＩＴＯ／Ａｌでは、端子間の抵抗値が１０Ω程度し
か減少せず、２層間の接続抵抗が、かなり高いことがわ
かる。これは、アルミニウムＡｌを主体とする膜の表面
に薄い酸化膜が形成されているためと考えられる。下層
１１に、クロムＣｒあるいはタンタルＴａを主体とする
膜を形成した構造ＩＴＯ／ＣｒあるいはＩＴＯ／Ｔａで
は、端子間の抵抗値が約半減し、２層間の接続抵抗が、
かなり低いことがわかる。

【０１００】なお、上層１２に、アルミニウムＡｌとク
ロムＣｒの２層とし、下層１１に透明導電膜ＩＴＯを形
成したＡｌ／Ｃｒ／ＩＴＯ構造では、ほとんど２層間の
接続抵抗が無いことがわかる。

【０１０１】以上のことから、低抵抗金属層の配線とし
て、ゲート配線を形成する金属層を使用し、透明導電膜
の下層において、前記低抵抗金属層の配線を突出させて
形成する入力端子ＩＰの構造とすることで、単層の透明
導電膜の場合に比べて、入力端子部の抵抗を減少できる
ことがわかる。

【０１０２】図４は、本発明の別な実施例を示すもの
で、低抵抗金属層の配線として、ゲート配線を形成する
金属層を使用した例である。

【０１０３】図４（ａ）では、入力端子部ＩＰにおい
て、ゲート配線を形成する金属層ｇ１からなる突出部Ｊ
ＵＴでバンプとの接続部ＢＵＭＰを全面覆い、しかも、
透明導電膜ｄ１よりは面積を小さく形成する。したがっ
て、ゲート配線材料として、比較的柔らかい材料や、電
食の起こりやすい材料でも、上層の比較的硬く、信頼性
上安定した透明導電膜ｄ１で被覆するため、接続信頼性
が向上し、低抵抗化を実現できる。

【０１０４】図４（ｂ）及び図４（ｃ）では、各々図２
（ａ）及び図３（ａ）の入力端子ＩＰ構造において、更
に、ゲート配線を形成する金属層ｇ１にて突出部ＪＵＴ
を形成したものである。したがって、更に、図２（ａ）
及び図３（ａ）に比べ、低抵抗化を実現できる。

【０１０５】本例では、ゲート配線材料としては、アル
ミニウムＡｌを主体とする材料を使用しているが、クロ
ムＣｒあるいはタンタルＴａを主体とする材料を使用す
る場合でも、より低抵抗化に効果があることは、図５に
示したとおりである。

【０１０６】図１３に、駆動用ＩＣを搭載後の図１及び
図３（ａ）に示すダブルバンプＷＢＰ構造のＧ−Ｇ切断
線における模式的断面図を示す。

【０１０７】本例では、駆動用ＩＣのバンプＢＵＭＰ
は、金Ａｕ材料から形成した。異方性導電膜ＡＣＦ２と
しては、市販の材料で、粒子材質としては、約５μｍ径
プラスチックに、ニッケルＮｉ及び金Ａｕメッキしたも
ので、１００００個／ｍｍ２以上の粒子密度のものを使
用し、加熱圧着時は、駆動用ＩＣ側を１５０度以上に熱
し、加圧して、透明絶縁基板上の透明導電膜ｄ１と電気
接続を行った。この結果、バンプＢＵＭＰと透明導電膜
ｄ１との間の抵抗値ＲＡは、合計接続面積で４０μｍ角
以上ある場合は、数Ωとなった。

【０１０８】したがって、本発明によれば、この部分の
抵抗値を従来に比べ、半減以下にでき、高信頼性で高密
度バンプ実装に適する入力端子ＩＰの構造を得ることが
できる。

【０１０９】図９に、実際の液晶表示モジュールのドレ
イン駆動用ＩＣの各入力信号に対して、本発明の入力端
子構造を適用した例を示す。なお、平面拡大図は、図７
に示す。

【０１１０】入力配線Ｔｄの番号１及び４５は、透明絶
縁基板ＳＵＢ２側に形成される共通電極ＣＯＭに電圧を
供給するための配線である。また、番号２及び４４は、
短絡配線ＳＨｃに接続されており、入力バンプとの接続
は無い。番号４〜１０、１５、１６、２９〜３１、及び
３７〜４２は、表示データ信号Ｄ００〜Ｄ０５、Ｄ１０
〜Ｄ１５、Ｄ２０〜Ｄ２５で、各色毎６ビットの合計１
８ビットにより、約２６万色を表示する。これらの表示
データは、高インピーダンス入力であるため、入力端子
の抵抗値の悪影響はそれほど大きくなく、このため、入
力端子構造としては、図２（ａ）に示すシングルバンプ
ＳＢＰ構造とした。また、走査方向変更信号（ＬＤ２４
０−１）の配線番号１１、クロックの取り込み制御（Ｒ
ＥＳＥＲＶＥＤ）の配線番号１４、クロック入力用配線
番号１７（ＤＣＬＫ）、動作クランプ用配線番号３２
（ＣＬＡＭＰ）、データ反転信号（ＤＡＴＡ−ＩＮＶ）
入力の配線番号３５、キャリー信号入力の配線番号４３
（ＥｉＯ１）、についても、高インピーダンス入力であ
るため、入力端子の抵抗値の悪影響はそれほど大きくな
く、このため、入力端子構造としては、シングルバンプ
ＳＢＰ構造とした。

【０１１１】一方、階調基準電圧や電源電圧は、入力イ
ンピーダンスが低いため、《階調電圧の生成方法》の項
でも説明したように、入力配線の抵抗値Ｒａｄｄの悪影
響は大きくなる。このため、入力端子構造としては、ダ
ブルバンプＷＢＰ構造とした。

【０１１２】すなわち、９値の階調基準電圧Ｖ０〜Ｖ８
を入力配線の番号１２、１３、２０、２１〜２５、２
６、３３、３４から供給するが、これらの入力端子構造
としては、図３（ａ）に示すダブルバンプＷＢＰ構造と
した。更に、デジタル電源用（ＶＤＤＤ）、アナログ電
源用（ＶＤＤＡ）の３．３ボルト供給入力配線の番号１
８、１９も、ダブルバンプＷＢＰ構造とした。更に、ア
ナロググランド用（ＡＧＮＤ）、デジタルグランド用
（ＤＧＮＤ）の入力配線の番号２７、２８も、ダブルバ
ンプＷＢＰ構造とした。

【０１１３】前述のように、各入力信号に対応して、最
適な入力端子構成を採用することで、液晶表示装置にお
いて、どの中間調表示でも、輝度ムラは、観測されるこ
とはなかった。

【０１１４】《液晶表示モジュールＭＤＬを実装した情
報機器》図２５は、液晶表示モジュールＭＤＬを実装し
たノートブック型のパソコンあるいはワープロの装置の
斜視図である。

【０１１５】駆動ＩＣの液晶パネルＰＮＬ上へのＣＯＧ
実装と外周部のドレインおよびゲートドライバ用周辺回
路としての多層フレキシブル基板に折り曲げ実装を採用
することで、従来に比べ大幅に外形サイズ縮小ができ
る。本例では、片側実装されたドレインドライバ用周辺
回路を情報機器のヒンジ上方の表示部の上側に配置でき
るため、コンパクトな実装が可能となった。

【０１１６】情報機器からの信号は、まず、図では、左
側のインターフェイス基板ＰＣＢのほぼ中央に位置する
コネクタから表示制御集積回路素子（ＴＣＯＮ）へ行
き、ここでデータ変換された表示データが、上下に分か
れて多層フレキシブル基板上のドレインドライバ用周辺
回路へ流れる。このように、フリップチップ方式と多層
フレキシブル基板とを使用することで、情報機器の横幅
の外形の制約が解消でき、小型で低消費電力の情報機器
を提供できた。

【０１１７】以上本発明を実施例に基づいて具体的に説
明したが、本発明は、上記実施例に限定されるものでは
なく、その要旨を逸脱しない範囲において種々変更可能
であることは勿論である。

【０１１８】

【発明の効果】以上説明したことから明らかなように、
本発明によるフリップチップ方式の液晶表示装置によれ
ば、低抵抗で、高密度なバンプへ高信頼性で電気的に接
続可能な入力端子部を提供できるため、多色表示を行っ
ても、輝度ムラのない高品質な画面が表示できる。

【図面の簡単な説明】

【図１】 本発明の示す駆動用ＩＣへの入力配線Ｔｄの
拡大平面図である。

【図２】 本発明の実施例を示す入力端子ＩＰと駆動用
ＩＣのバンプとの相対位置を示す拡大平面図である。

【図３】 本発明の別の実施例を示す入力端子ＩＰと駆
動用ＩＣの分割されたバンプとの相対位置を示す拡大平
面図である。

【図４】 本発明の別の実施例を示すもので、低抵抗金
属層の配線として、ゲート配線を形成する金属層を使用
し、透明導電膜の下層において、前記低抵抗金属層の配
線を突出させて形成する場合の入力端子ＩＰの構造と駆
動用ＩＣのバンプとの相対位置を示す拡大平面図であ
る。

【図５】 透明導電膜の下層あるいは上層に低抵抗金属
層の配線を形成した場合の端子間抵抗と測定方法を示す
図である。

【図６】 本発明の液晶表示素子の透明絶縁基板ＳＵＢ
１上に駆動用ＩＣを搭載した様子を示す平面図である。

【図７】 本発明の液晶表示素子の透明絶縁基板ＳＵＢ
１上に駆動用ＩＣを搭載する部分の周辺と、該基板の切
断線ＣＴ１付近の要部平面図である。

【図８】 図７の要部（駆動用ＩＣ入力側コーナー部）
の拡大詳細図である。

【図９】 各入力信号に対する基板側入力端子構造と駆
動用ＩＣ側バンプとの対応図である。

【図１０】 従来の入力端子構造とバンプまでの抵抗値
を模式的に示す平面図である。

【図１１】 本発明の入力端子構造とバンプまでの抵抗
値を模式的に示す平面図である。

【図１２】 本発明の入力端子構造と分割されたバンプ
までの抵抗値を模式的に示す平面図である。

【図１３】 駆動用ＩＣを搭載後の図１のＧ−Ｇ切断線
における模式的断面図である。

【図１４】 代表的な多階調表示駆動用ＩＣ内の抵抗分
割部分と該駆動用ＩＣへ階調電圧を供給する基準電源ラ
インを示す模式的回路図である。

【図１５】 代表的な液晶の印加電圧−透過率特性を示
す図である。

【図１６】 折り曲げ可能な多層フレキシブル基板ＦＰ
Ｃを液晶表示素子に折り曲げ実装する方法を示す斜視図
である。

【図１７】 図６のＡ−Ａ切断線における断面図であ
る。

【図１８】 基板ＳＵＢ１側の工程Ａ〜Ｃの製造工程を
示す画素部とゲート端子部の断面図のフローチャートで
ある。

【図１９】 基板ＳＵＢ１側の工程Ｄ〜Ｅの製造工程を
示す画素部とゲート端子部の断面図のフローチャートで
ある。

【図２０】 基板ＳＵＢ１側の工程Ｆ〜Ｇの製造工程を
示す画素部とゲート端子部の断面図のフローチャートで
ある。

【図２１】 液晶表示パネルとその周辺に配置された回
路を示すブロック図である。

【図２２】 表示制御装置からゲート及びドレインドラ
イバーへの表示用データとクロック信号の流れを示す図
である。

【図２３】 ＴＦＴ液晶表示モジュールにおける、コモ
ン電極に印加されるコモン電圧、ドレイン電極に印加さ
れるドレイン電圧、ゲート電極に印加されるゲート電圧
のレベル及びその波形を示す図である。

【図２４】 （ａ）、（ｂ）はそれぞれ液晶表示モジュ
ールの要部断面図である。

【図２５】 液晶表示モジュールを実装したノートブッ
ク型のパソコンあるいはワープロの斜視図である。

【符号の説明】

ＢＵＭＰ−駆動用ＩＣのバンプ ＦＰＣ−フレキシブル基板 Ｔｄ−入力配線部 ＩＰ−入力端子部 ＳＢＰ−シングルバンプ構造 ＷＢＰ−ダブルバンプ構造 ＪＵＴ−突出部分

───────────────────────────────────────────────────── フロントページの続き (72)発明者 上田 史朗 千葉県茂原市早野3300番地 株式会社日立 製作所電子デバイス事業部内

Claims (7)

【特許請求の範囲】
1. 【請求項１】駆動用ＩＣのバンプとの接続部分である透
   明導電膜のパターン部分に電気的に接続するように、低
   抵抗金属層の配線が部分的に突出して形成されている入
   力端子部を有することを特徴とするフリップチップ方式
   の液晶表示素子からなる液晶表示装置。
2. 【請求項２】同一信号が入力される２個以上に領域分割
   された駆動用ＩＣのバンプと、該バンプとの接続部分で
   ある透明導電膜のパターン部分に電気的に接続するよう
   に、前記領域分割されたバンプ間の間隙に、低抵抗金属
   層の配線が突出して形成されている入力端子部とを有す
   ることを特徴とするフリップチップ方式の液晶表示素子
   からなる液晶表示装置。
3. 【請求項３】電源電圧及び階調基準電圧が入力される２
   個以上に領域分割された駆動用ＩＣのバンプと、該バン
   プとの接続部分である透明導電膜のパターン部分に電気
   的に接続するように、前記領域分割されたバンプの間隙
   に、低抵抗金属層の配線が突出して形成されている入力
   端子部とを有することを特徴とするフリップチップ方式
   の液晶表示素子からなる液晶表示装置。
4. 【請求項４】前記低抵抗金属層の配線は、ゲート配線を
   形成する金属層と、ソース及びドレイン配線を形成する
   金属層との２層からなり、透明導電膜の下層のゲート配
   線を形成する金属層は、バンプとの接続部分より大きい
   面積で形成され、透明導電膜の上層のソース及びドレイ
   ン配線を形成する金属層は、前記バンプとの接続部分で
   ある透明導電膜のパターン部分に電気的に接続するよう
   に、部分的に突出して形成されている入力端子を有する
   請求項１に記載のフリップチップ方式の液晶表示素子か
   らなる液晶表示装置。
5. 【請求項５】前記低抵抗金属層の配線は、ソース及びド
   レイン配線を形成する、アルミニウムあるいはクロムを
   主体とする金属層にて同時形成されたことを特徴とする
   請求項１ないし請求項４に記載のフリップチップ方式の
   液晶表示素子からなる液晶表示装置。
6. 【請求項６】前記低抵抗金属層の配線は、ソース及びド
   レイン配線を形成する、アルミニウムあるいはクロムを
   主体とする金属層にて同時形成され、更に前記低抵抗金
   属層の配線上には保護膜を被覆したことを特徴とする請
   求項１ないし請求項４に記載のフリップチップ方式の液
   晶表示素子からなる液晶表示装置。
7. 【請求項７】前記低抵抗金属層の配線は、ゲート配線を
   形成する、アルミニウム、クロム、あるいはタンタルを
   主体とする金属層にて同時形成され、前記透明導電膜の
   下層に形成されたことを特徴とする請求項１ないし請求
   項４に記載のフリップチップ方式の液晶表示素子からな
   る液晶表示装置。