JPH0974334A - トランスバーサルフィルタ - Google Patents

Abstract

(57)【要約】 【課題】波形等化用の高速化に適したトランスバーサル
フィルタを提供する。 【解決手段】同構成の回路ブロック11a 〜11d はオン／
オフを16相のパルスで制御しボックス中の番号の位相で
オン状態になるスイッチとコンデンサＣとバッファから
成る４個のサンプルホールド回路と、オペアンプ、抵抗
からなる係数加算器12と、サンプルホールド回路の出力
と係数加算器12の入力間の接続を決める８個のスイッチ
と、係数加算器12の出力と出力端子OUT の接続を決める
出力スイッチとから成る。各回路ブロックのスイッチは
出力スイッチを除き４クロック毎にオン／オフし、各ス
イッチのタイミングは回路ブロック毎に１クロック分づ
つずらして制御する。各回路ブロックの出力を１クロッ
ク間隔で順番に出力する。各回路ブロックはクロック周
期Ｔづつずれ４Ｔ毎に動作し、各ブロック出力をＴ間隔
で順次サンプルして入力を遅延要素Ｔで順次転送したと
き３タップのトランスバーサルフィルタを実現できる。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】この発明は、デジタルビデオ
ディスク等のデジタル記録再生機器の再生信号の符号間
干渉を補正する波形等化に用いて好適なトランスバーサ
ルフィルタに関する。

【０００２】

【従来の技術】デジタルビデオディスク等の高密度記録
媒体の再生においては、媒体上にデジタルデータとして
記録されたピットの長さや間隔が極めて短くなり、レー
ザースポットの大きさなどの制約による光学系の分解能
限界に対して無視できなくなってくる。この結果、隣り
合うデータからの干渉が大きくなり、再生時の読み取り
誤り率が低下する。これを避けるためエラー訂正がある
がその能力には限界がある。また、これを強化するため
にはエラー訂正用の付加データの割合を増やす必要があ
り、本来再生したいデータの記録密度を下げることにな
ってしまう。このためデータ読み取り誤り率をエラー訂
正前で、ある程度以下に抑えておかなければならない。
このように、高密度記録を達成させ、その再生において
誤り率を劣化させないように、再生時に波形等化を行っ
て隣接データからの干渉を除去する必要がある。

【０００３】このような波形等化器には、トランスバー
サルフィルタが最も適している。上述のような隣接デー
タからの符号干渉は、ディスク等の回転媒体とレーザー
スポットの相対速度がほぼ一定の速度であることを考え
ると、隣接データの縮小波形が一定時間だけずれて妨害
波となって現われる。従って、このような妨害波を取り
除く波形等化としては、群遅延特性のフラットなトラン
スバーサルフィルタが適している。通常の連続時間アナ
ログフィルタでは、振幅等化特性を与えるとその影響で
位相が回ってしまい群遅延特性を平坦にできず、これが
ジッター（位相誤差）となって誤り率を低下させてしま
うからである。

【０００４】トランスバーサルフィルタは、単位遅延時
間をＴとする遅延要素を多段接続し、途中のいくつかの
端子（タップ）から取り出した信号に、任意の係数を掛
けて加算し、出力するものである。図６では±４Ｔにタ
ップを設けた３タップのトランスバーサルフィルタの例
を、図７では±３Ｔと±４Ｔにタップを設けた５タップ
のトランスバーサルフィルタの例を表わしている。

【０００５】遅延要素としては、ガラス遅延線などの非
半導体のものと半導体によるものとがあるが、省スペー
ス化と低価格での実現という観点から他の信号処理と同
一チップ上で実現できる半導体での要求が強い。半導体
による遅延要素としてはＣＣＤやＢＢＤのような電荷転
送素子、スイッチドキャパシタによる遅延回路などが用
いられる。

【０００６】しかしながら、ＣＣＤやＢＢＤのような電
荷転送素子は製造に特殊なプロセスを必要とし、半導体
集積回路内で他の一般回路と共存させて形成するには適
さない。また、スイッチドキャパシタでは高周波信号に
適さず、また信号の伝送経路にスイッチが直列に介在す
るため、そのスイッチによる伝送ひずみが大きい、とい
う問題がある。

【０００７】さらに、図６，図７の各トランスバーサル
フィルタの前でデジタル信号にＡ／Ｄ変換し、ＦＩＲ型
デジタルフィルタで実現する、という方法もある。この
場合は、非常に高速のＡ／Ｄ変換が必要なこと、最低で
も７〜８ビット程度は必要なため、Ａ／Ｄ変換とデジタ
ルフィルタで相当な規模の回路が必要になり不経済であ
ること、などの問題がある。

【０００８】そこで、特開昭６１−１７１２１３号公報
にサンプルホールド回路を用いたトランスバーサルフィ
ルタが提案されている。これを図８に示す。構成は図の
ようにバイアスをスイッチＳx で切って出力をフローテ
ィング状態にできる機能を持ったボルテージホロワＡx
とその出力端につないだコンデンサＣとの組を多段接続
したものになっている。各段が１つの遅延要素に相当
し、信号は左端が入力端Ｖinから右端に向かって順次伝
達される。各段の出力は係数器Ｍx を経由して互いに加
算してフィルタ出力となる。スイッチＳx がＯＮの時ボ
ルテージホロワＡx ｋ前段のコンデンサ端電圧を次段の
コンデンサ端に伝達する。スイッチＳｘがＯＦＦのとき
ボルテージホロワＡx は、フローティング状態になりコ
ンデンサで電圧を保持する。

【０００９】このようにして、各段はスイッチＳx のＯ
Ｎ／ＯＦＦにより切り換わるサンプルホールド回路とし
て動作する。バイアスのスイッチのＯＮ／ＯＦＦ状態
は、１段おきに共通になるようにし、それぞれが逆相に
なるようにスイッチ制御信号φ１／φ２で交互にＯＮ／
ＯＦＦさせる。すると、１段おきに伝達（サンプル）と
保持（ホールド）という状態になりそれがバイアスの切
換によって交互に切り換わっていくことになる。このよ
うにして入力の電圧が出力側に１段づつ順次に転送され
ていく。

【００１０】このようなトランスバーサルフィルタの回
路例が、上記公報に記載してある。これを図９に示して
説明する。サンプルホールド回路は、オペアンプに負帰
還をかけて構成したトランジスタＱ１〜Ｑ６とダイオー
ドＤ１と抵抗Ｒe1とＲe2で構成するボルテージホロワと
コンデンサＣから成る。トランジスタＱ５とＱ６で構成
するバイアスのベース端を一段おきに共通にしつつ、逆
相の制御ラインφ１とφ２で駆動することにより、上述
の１段づつの順次転送を実現している。

【００１１】このような従来のトランスバーサルフィル
タの欠点は、遅延要素としてのサンプルホールド回路を
多段接続しているため、各段で発生するホールド電圧の
誤差が積み重なって後段にいくほど大きな誤差になり、
フィルタとしての特性誤差や出力ノイズを悪化させる、
という点である。このようなホールド電圧誤差の原因と
しては、 （１） 各サンプルホールド回路が持っている直流オフ
セット。 （２） 各サンプルホールド回路のアクイジョンタイム
の限界によるホールド誤差。 （３） 各サンプルホールド回路のホールド切換時の過
渡応答によるホールド誤差。 などがある。

【００１２】一例として（３）について図９のトランス
バーサルフィルタ回路を例にとって説明する。トランジ
スタＱ５とＱ６のＯＦＦタイミングにわずかのずれがあ
りトランジスタＱ５がわずかに遅れると、その差時間だ
けコンデンサの蓄積電荷はトランジスタＱ６の電流によ
って放電されて負側に誤差電圧を生じる。これを避ける
ため、トランジスタＱ６をトランジスタＱ５に対し少し
早めにＯＦＦするように工夫したとしても、トランジス
タＱ４のベース端の寄生容量によりトランジスタＱ５が
ＯＦＦしてからも、しばらくはトランジスタＱ４が弱く
ＯＮした状態になっていてトランジスタＱ３のベースに
電流を流し、コンデンサ端に正側の誤差電圧を発生させ
る。特に高密度記録での再生の場合、高速のサンプルホ
ールド動作が必要なためコンデンサ容量は小さくしなけ
ればならず、発生する誤差電圧は大きくなる。

【００１３】また、（２）について言えば図６〜図８に
示すような従来の遅延要素を多段の接続した形式のトラ
ンスバーサルフィルタだと、各サンプルホールド回路は
再生データレートと同じスピードで切換動作をさせる必
要があるが、デジタルビデオディスクなどの高密度記録
機器の再生の場合、高速動作に応答しきれず大きなサン
プルリング電圧誤差を残してしまう。このように高密度
記録機器では上記（１）〜（３）の誤差要因のうち、特
に（２）と（３）により発生する誤差が大きいため、フ
ィルタ特性の精度悪化の問題をさらに深刻にさせてい
た。

【００１４】

【発明が解決しようとする課題】上記した従来のサンプ
ルホールド回路を用いたトランスバーサルフィルタは、
サンプルホールド回路を多段接続して構成しているた
め、後段にいくほど大きな誤差になってしまい、フィル
タ性能である周波数特性やＳ／Ｎを劣化させてしまう。
特に、デジタルビデオディスクなどの高密度記録機器の
再生の場合は、高速動作の必要性に対しサンプルホール
ド回路が応答しきれず、各段の誤差はさらに大きなもの
となり、波形等化に必要な精度が得られない、という問
題を生じていた。

【００１５】この発明は、各遅延要素が発生する誤差の
影響を受けにくくするとともに、高密度記録機器等の波
形等化用として高速動作にも適したものである。

【００１６】

【課題を解決するための手段】この発明は上記課題を達
成するため、それぞれＮクロック分だけ位相をずらして
入力信号を順次サンプリングするＭ個のサンプルホール
ド回路と、Ｌ個の係数入力端子を持ち、それぞれの入力
に任意の係数を掛けて加算する係数加算器とにより構成
し、それぞれの動作位相を１クロックづつずらしたＮ個
の回路ブロックと、前記Ｍ×Ｎ個のサンプルホールド回
路の出力と前記Ｌ×Ｎ個の係数入力との接続関係を、ク
ロック位相に応じて切り換えるスイッチ群とを備え、前
記各回路ブロック毎の係数加算器の出力を、１クロック
おきに順番に選択してフィルタ出力とすることにより、
Ｌタップ相当のトランスバーサルフィルタを実現する。

【００１７】また、それぞれＮクロック分だけ位相をず
らして入力信号を順次サンプリングしていくＭ個のサン
プルホールド回路と、３個の係数入力端子を持ち、それ
ぞれの入力に任意の係数を掛けて加算する係数加算器
と、前記Ｍ個のサンプルホールド回路の出力と前記３個
の係数入力端子との間の接続関係をクロック位相に応じ
て切り換えるスイッチ群とにより構成し、それぞれの動
作位相を１クロックづつずらしたＮ個の回路ブロックと
を備え、前記各回路ブロック毎の係数加算器の出力を、
１クロックおきに順番に選択してフィルタ出力したこと
により、３タップ相当のトランスバーサルフィルタを実
現する。

【００１８】さらに、それぞれＮクロック分だけ位相を
ずらして入力信号を順次サンプリングしていくＭ個のサ
ンプルホールド回路と、Ｌ個の係数入力端子を持ちそれ
ぞれの入力に任意の係数を掛けて加算するＭ個の係数加
算器とにより、それぞれの動作位相を１クロックづつず
らしたＮ個の回路ブロックと、前記Ｍ×Ｎ個のサンプル
ホールド回路の出力と前記Ｌ×Ｍ×Ｎ個の係数入力端子
との接続関係を決める接続網とを備え、前記各回路ブロ
ック内のＭ個の係数加算器出力がＮクロックおきに順次
選択されるような条件で、該各回路ブロック毎の出力を
１クロックおきに順番に選択してフィルタ出力してなる
ことにより、Ｌタップ相当のトランスバーサルフィルタ
を実現する。

【００１９】またさらに、それぞれＮクロック分だけ位
相をずらして入力信号を順次サンプリングするＭ個のサ
ンプルホールド回路と、３個の係数入力端子を持ち、そ
れぞれの入力に任意の係数を掛けて加算するＭ個の係数
加算器と、前記Ｍ個のサンプルホールド回路の出力およ
び前記３×Ｍ個の係数入力端子との間の接続関係を決め
る接続網とにより構成し、それぞれの動作位相を１クロ
ックづつずらしたＮ個の回路ブロックを備え、前記各回
路ブロック内のＭ個の係数加算器出力がＮクロックおき
に順次選択する条件で、該各回路ブロック毎の出力を１
クロックおきに順番に選択してフィルタ出力とすること
により、３タップ相当のトランスバーサルフィルタを実
現する。

【００２０】上記した手段により、サンプルホールド回
路を並列としたため入力から出力までの信号経路上で通
過するサンプルホールド回路は最小単位となり、各段誤
差が次々と積み重なっていくことがないので、ホールド
誤差の出力への影響が極めて小さい。遅延要素はサンプ
ルホールド回路を並列に動作させそのサンプリングのタ
イミングを順次ずらすことで遅延時間を作っているた
め、サンプルホールド回路１個あたりのサンプル／ホー
ルドの切換スピードは、１／Ｍ×Ｎ（Ｍ：各回路ブロッ
ク内のサンプルホールド回路数、Ｎ：並列化する回路ブ
ロック数）まで緩和できる。さらに各回路ブロック内の
サンプルホールド回路の数Ｍを増やし、それに伴って必
要となるクロック位相の数Ｍ×Ｎを増やしてさらに並列
化を進めていくことにより、サンプルホールド回路をさ
らに低速で動作させることができる。サンプルホールド
回路の動作スピードが低速でよいということは、アクイ
ジョンタイムへの要求が緩和されることであり、高速性
の限界によって生ずるホールド電圧誤差は小さくなっ
て、トランスバーサルフィルタとしての精度は格段に上
がる。

【００２１】このように、累積誤差が生じないととも
に、動作速度限界により生ずる誤差が非常に小さくなる
利点があり、特に高速動作を必要とする動作周波数の高
いトランスバーサルフィルタにとって格段に精度が向上
する。

【００２２】

【発明の実施の形態】以下、図面を用いながら、この発
明の実施例について詳細に説明する。図１は、この発明
の第１の実施例を説明するための回路構成図である。こ
の実施例は、±４Ｔにタップを持つ３タップトランスバ
ーサルフィルタに、この発明を実現したものである。

【００２３】図１において、中に番号が記入してある長
方形のボックスはスイッチを示し、そのＯＮ／ＯＦＦを
１６相のタイミングパルスで制御し、ボックス中の数字
の位相でＯＮ（導通）状態になる。図１の回路は図中に
枠で囲んだように、全く同じ４つの回路ブロック１１ａ
〜１１ｄを並列に構成している。回路ブロック１１ａ〜
１１ｄは、スイッチとコンデンサＣとバッファから成る
４個のサンプルホールド回路と、オペアンプおよび抵抗
からなる係数加算器１２と、前記サンプルホールド回路
の出力と係数加算器１２の入力との間の接続関係を決め
る８個のスイッチと、係数加算器１２の出力と出力端子
ＯＵＴとの接続を決める出力スイッチとから成る。

【００２４】回路ブロック１１ａ〜１１ｄのスイッチ
は、出力スイッチを除いて４クロック毎にＯＮ／ＯＦＦ
動作をし、各スイッチのタイミングは回路ブロック毎に
１クロック分づつ位相をずらして制御する。そして出力
も各回路ブロックの出力を１クロック間隔で順番に選択
して出力する。

【００２５】このような動作のタイミングチャートを図
２に示す。このように、クロックの周期をＴとして、各
回路ブロックはＴづつずれて４Ｔ毎に動作し、各ブロッ
クの出力をＴ間隔で順次サンプリングすることにより、
図６のトランスバーサルフィルタにおいて入力を遅延要
素Ｔで順次転送したときに出力端ＯＵＴで得られるのと
同じ出力を得ることができる。

【００２６】回路ブロック１１ａ〜１１ｄの各回路構成
は全く同じなので、図１の回路ブロック１１ａを例にと
ってこれを図３に示し、その動作を少し詳しく説明す
る。サンプルホールド回路はＳＨ４、ＳＨ８、ＳＨ１
２、ＳＨ１６の４個あり、それぞれ１〜４、５〜８、９
〜１２、１３〜１６の区間で入力をサンプリングする。
従って、サンプリング以外の区間、ＳＨ４では４、ＳＨ
８では８、ＳＨ１２では１２、ＳＨ１６では１６の区間
のサンプル値をそれぞれホールドする。

【００２７】この状態を図２のタイムテーブルに示し
た。オペアンプＯＰ１とその周辺の抵抗Ｒ１〜Ｒ３によ
る係数加算器は、Ｒ１とＲ２の各抵抗の左端およびオペ
アンプＯＰ１の非反転入力端を入力としている。各入力
からオペアンプＯＰ１の出力（＝係数加算出力）までの
ゲインはそれぞれ、 Ｒ１左端入力 ：−Ｒ３／Ｒ１＝−Ｒ／１０Ｒ＝−１／１０ Ｒ２左端入力 ：−Ｒ３／Ｒ２＝−Ｒ／１０Ｒ＝−１／１０ ＯＰ１の非反転入力：１ である。ここで、最初の２つは図６のトランスバーサル
フィルタの係数Ｋ１とＫ３に相当し、最後の１は係数Ｋ
２に相当する。各サンプルホールド回路の出力と係数加
算器の各入力はＳＷ５〜ＳＷ１２の８個のスイッチによ
って接続関係が決まる。

【００２８】例えば、クロック位相が１〜４の区間にお
いては、スイッチＳＷ７，ＳＷ８，ＳＷ１０が導通して
いるので、スイッチＳＷ７を介して時間８の入力が係数
Ｋ１を入力として抵抗Ｒ１の左端に入力し、スイッチＳ
Ｗ１０を介して時間１２の入力が係数Ｋ２を入力として
オペアンプＯＰ１の非反転入力に入力し、スイッチＳＷ
８を介して時間１６の入力が係数Ｋ３を入力として抵抗
Ｒ２の左端に入力する。そして、この区間の最終の時間
４のタイミングで出力スイッチＳＷ１３によってオペア
ンプＯＰ１の出力をフィルタ出力端へと導く。つまり、
このタイミングでみた場合、係数Ｋ２の出力に対して±
４Ｔの時間のデータにそれぞれＫ１とＫ３の係数を掛け
て加算したデータを出力することになり、図６のトラン
スバーサルフィルタの処理と全く等価である。

【００２９】もう一つ、クロック位相が５〜８の区間に
おいても、スイッチＳＷ５，ＳＷ６，ＳＷ１２が導通し
ているので、スイッチＳＷ６を介して時間１２の入力が
係数Ｋ１を入力として抵抗Ｒ２の左端に入力し、スイッ
チＳＷ１２を介して時間１６の入力が係数Ｋ２を入力と
してオペアンプＯＰ１の非反転入力に入力し、スイッチ
ＳＷ５を介して時間４の入力が係数Ｋ３を入力として抵
抗Ｒ１の左端に入力する。そして、この区間の最終の時
間１６のタイミングで出力スイッチＳＷ１３により、オ
ペアンプＯＰ１の出力をフィルタ出力端へと導く。この
タイミングでみた場合でも、係数Ｋ２の出力に対して±
４Ｔの時間のデータにそれぞれＫ１とＫ３の係数を掛け
て加算したデータを出力することになり、図６のトラン
スバーサルフィルタの処理と全く等価である。クロック
位相が９〜１２の場合も、１３〜１６の場合も、同様に
して、時間１２と時間１６において図６のトランスバー
サルフィルタと等価な処理を行い同じ結果を出力する。

【００３０】ただし、図３の回路は４クロック毎の動作
しかしていないので、図６のトランスバーサルフィルタ
では時間Ｔおきにデータが更新されて出力するのに対
し、図３の回路の出力は４Ｔおきの時間４，８，１２，
１６だけしか取り出せない。そこで図１の回路に示すよ
うに、図３の回路を４系統並列に接続し、それぞれのス
イッチタイミングを１クロックづつずらして動作させる
ことにより、フィルタ出力として時間Ｔおきに連続して
データを取り出せるように構成している。これら全体の
サンプルホールド動作と出力サンプリングのタイミング
毎の係数入力とを図２のタイムテーブルに示した。この
ようにして図１の回路は全体として図６のトランスバー
サルフィルタと全く等価になる。

【００３１】図１のようにして構成されたこの発明のト
ランスバーサルフィルタは、図８のようにサンプルホー
ルド回路をトランスバーサルフィルタの原理図どおりに
構成した従来のものに比して次のような点で有利であ
る。

【００３２】（１）入力から出力までの信号経路上で通
過するサンプルホールド回路は、１個だけであるため、
誤差が積算されていくことがなく、サンプルホールド誤
差による出力への影響は極めて小さい。

【００３３】（２）各サンプルホールド回路と各係数加
算器は、４クロック（４Ｔ）毎の動作しかしないので、
そのスピード要求が１／４に緩和され、これらが発生す
る誤差は極めて小さくなる。すなわち、このような回路
構成にすることにより、信号処理を高速化しても等化誤
差は少ない。

【００３４】図４は、この発明の第２の実施例を説明す
るための回路構成図である。この実施例は、図７で示し
た、±３Ｔと±４Ｔにタップを持つ５タップトランスバ
ーサルフィルタを、この発明の構成により実現したもの
である。なお、各回路ブロックを４系統並列に接続する
という考え方は、図１の実施例と全く同じであるため、
ここでは、図３に対応させて１つの回路ブロックだけを
示して説明する。また、中に番号を付してある長方形の
ブロックはスイッチを示し、そのオン／オフを１６相の
タイミングパルスで制御し、ボックスの数字は位相でオ
ン（導通）状態になるという点は、図３と同様である。

【００３５】この回路は、図３の回路に示した回路に対
して、サンプルホールド回路ＳＨ９やＳＨ１３などの他
の回路ブロックから来るサンプルホールド出力を、係数
加算器１２１の入力に導くＳＷ１３〜ＳＷ２０の８個の
スイッチとＲ４，Ｒ５の２つの係数加算入力が付け加わ
った点が異なる。その他の部分は、スイッチのタイミン
グまで含めて図３の回路構成と同様である。

【００３６】オペアンプＯＰ１とその周辺の抵抗による
係数加算器１２１は抵抗Ｒ１，Ｒ２，Ｒ４，Ｒ５の各抵
抗の左端およびオペアンプＯＰ１の非反転入力端を入力
としている。各入力からオペアンプＯＰ１の出力（＝係
数加算出力）までのゲインは、それぞれ Ｒ１左端入力：−Ｒ３／Ｒ１＝−Ｒ／２０Ｒ＝−１／２０ Ｒ２左端入力：−Ｒ３／Ｒ２＝−Ｒ／２０Ｒ＝−１／２０ Ｒ４左端入力：−Ｒ３／Ｒ４＝−Ｒ／１０Ｒ＝−１／１０ Ｒ５左端入力：−Ｒ３／Ｒ５＝−Ｒ／１０Ｒ＝−１／１０ ＯＰ１の非反転入力：１ である。ここで、最初の２つは図７のトランスバーサル
フィルタの係数Ｋ１とＫ５に相当し、３番目は係数Ｋ２
に、４番目は係数Ｋ４に、最後の１は係数Ｋ３にそれぞ
れ相当する。各サンプリングホールド回路の出力と係数
加算器１２１の各入力はＳＷ５〜ＳＷ２０の１６個のス
イッチによって接続関係が決定する。

【００３７】たとえば、クロック位相が１〜４の区間に
おいては、スイッチＳＷ７，ＳＷ８，ＳＷ１０，ＳＷ１
３，ＳＷ１７が導通しているので、スイッチＳＷ７を介
して時間８の入力を係数Ｋ１の入力として抵抗Ｒ１の左
端に入力し、スイッチＳＷ１０を介して時間１２の入力
を係数Ｋ３としてオペアンプＯＰ１に非反転入力に入力
し、スイッチＳＷ８を介して時間１６の入力を係数Ｋ５
の入力して抵抗Ｒ２の左端に入力する。さらに、スイッ
チＳＷ１３を介して時間９の入力を係数Ｋ２の入力とし
て抵抗Ｒ４に入力し、スイッチＳＷ１７を介して時間１
５の入力を係数Ｋ４の入力として抵抗Ｒ５の左端に入力
する。そして、この区間の最終の時間４のタイミングで
出力スイッチＳＷ２１によって、オペアンプＯＰ１の出
力をフィルタ出力端へと導く。すなわち、このタイミン
グで見た場合、係数Ｋ３の出力に対して±４Ｔの時間の
データにそれぞれＫ１とＫ２の係数を掛け、これら全部
を加算したデータを出力することになり、図７のトラン
スバーサルフィルタの処理と全く等価である。

【００３８】もう一つ、クロック位相が５〜８の区間に
おいても、スイッチＳＷ５，ＳＷ６，ＳＷ１２，ＳＷ１
４，ＳＷ１８が導通しているので、スイッチＳＷ５を介
して時間４の入力を係数Ｋ５の入力として抵抗Ｒ１の左
端に入力し、スイッチＳＷ１２を介して時間１６の入力
を係数Ｋ３の入力としてオペアンプＯＰ１の非反転入力
に入力し、スイッチＳＷ６を介して時間１２の入力を係
数Ｋ１の入力として抵抗Ｒ２の左端に入力する。さら
に、スイッチＳＷ１４を介して時間１３の入力を係数Ｋ
２の入力として抵抗Ｒ４の左端に入力し、スイッチＳＷ
１８を介して時間３の入力を係数Ｋ４の入力として抵抗
Ｒ５の左端に入力する。そして、この区間の最終の時間
８のタイミングで出力スイッチＳＷ２１により。オペア
ンプＯＰ１の出力をフィルタ出力端へと導く。すなわ
ち、このタンミングで見た場合、係数Ｋ３の出力に対し
て±４Ｔの時間のデータにそれぞれＫ１とＫ５の係数を
掛け、±３Ｔの時間のデータにそれぞれＫ２とＫ４の係
数を掛け、これら全部を加算したデータを出力すること
になり、図７のトランスバーサルフィルタの処理と全く
等価である。クロック位相が９〜１２の場合も、１３〜
１６の場合も、同様にして、時間１２と時間１６におい
て図７のトランスバーサルフィルタと等価な処理を行い
同じ結果を出力する。

【００３９】図１と図３に示した第１の実施例と同様に
図４の回路を４系統並列に接続し、それぞれのスイッチ
タイミングを１クロックづつずらして動作させることに
より、フィルタ出力として時間Ｔおきに連続してデータ
を取り出せるように構成する。このようにすれば図１の
回路と同様にして図７に示す５タップのトランスバーサ
ルフィルタと全く等価な回路を実現できる。

【００４０】この実施例においても、第１の実施例と同
様に、信号経路上で通過するサンプルホールド回路は１
個だけであるため誤差が極めて小さいこと、スピード要
求が１／４に緩和され高速化しても等化誤差が少ない、
などの利点がある。

【００４１】図５は、この発明の第３の実施例を示し、
図３と同じくこの発明による構成で実現した±４Ｔにタ
ップを持つ３タップトランスバーサルフィルタの１つの
回路ブロックである。ただし、この回路は図３の回路の
サンプルホールド出力と係数加算入力との接続を決める
スイッチを取り除き、代わりにサンプルホールド回路と
同数の係数加算器を準備し、サンプリングタイミングに
おける両者の接続関係を固定配線化する。こうすること
により、図３の回路と全く同じ機能を実現できる。

【００４２】例えばクロック位相が１〜４の区間におい
ては、オペアンプＯＰ３で構成する係数加算器に着目す
ると、時間８の入力を係数Ｋ１の入力として抵抗値１０
Ｒの抵抗に入力し、時間１２の入力を係数Ｋ２の入力と
してオペアンプＯＰ１の非反転入力に入力し、時間１６
の入力を係数Ｋ３の入力として抵抗値１０Ｒの抵抗に入
力する。そして、この区間の最終の時間４のタイミング
で出力スイッチにより、オペアンプＯＰ３の出力をフィ
ルタ出力端へと導く。つまり、このタイミングでみた場
合、係数Ｋ２の出力に対して±４Ｔの時間のデータにそ
れぞれＫ１とＫ３の係数を掛けて加算したデータを出力
することになり、図６のトランスバーサルフィルタの処
理と全く等価な回路となる。

【００４３】もう一つ、クロック位相が５〜８の区間に
おいても、オペアンプＯＰ４で構成する係数加算器に着
目すると、時間１２の入力を係数Ｋ１の入力として抵抗
値１０Ｒの抵抗に入力し、時間１６の入力を係数Ｋ２の
入力としてオペアンプＯＰ１の非反転入力に入力し、時
間４の入力を係数Ｋ３の入力として抵抗値１０Ｒの抵抗
に入力する。そして、この区間の最終の時間１６のタイ
ミングで出力スイッチによって、オペアンプＯＰ４の出
力をフィルタ出力端へと導く。このタイミングでみた場
合でも、係数Ｋ２の出力に対して±４Ｔの時間のデータ
に、それぞれＫ１とＫ３の係数を掛けて加算したデータ
を出力することになり、図６のトランスバーサルフィル
タの処理と全く等価である。クロック位相が９〜１２の
場合も、１３〜１６の場合も、同様にして、時間１２と
時間１６において図６のトランスバーサルフィルタと等
価な処理を行い同じ結果を出力する。

【００４４】従って、図１に示した第１の実施例と同様
に図５の回路を４系統並列に接続し、それぞれのスイッ
チタイミングを１クロックづつずらして動作させること
により、フィルタ出力として時間Ｔおきに連続してデー
タを取り出せるように構成する。このようにすれば図１
の回路と同様にして図６に示す３タップのトランスバー
サルフィルタと全く等価な回路を実現できる。

【００４５】この実施例においても、信号経路上で通過
するサンプルホールド回路は１個だけなので誤差が極め
て小さいこと、スピード要求が１／４に緩和され高速化
しても等化誤差が少ない、などの利点は前記第１の実施
例と同様である。

【００４６】以上のように、トランスバーサルフィルタ
の構成として回路ブロック数Ｎ＝４、ブロック内サンプ
ルホールド数Ｍ＝４の場合の例を中心に述べてきたが、
この発明の適用例はこれに限らず、Ｎ＝ＭまたはＮ＜Ｍ
ならばＮとＭに任意の整数を選ぶことができる。ただ
し、トランスバーサルフィルタとしての最大遅延時間は
±ＮＴとなる。従って、３タップのトランスバーサルフ
ィルタを用いてデジタル記録データの再生波形等化を行
う場合は、Ｎの値を記録フォーマットの最小ランに選ぶ
のがよい。

【００４７】また、各サンプルホールドの動作周期は、
Ｍ×Ｎ×Ｔで表わされるので、Ｍの数を多くして並列化
をさらに進めていくことにより、その周期をさらに延ば
すことができ、高速動作の場合のサンプルホールド回路
への高速性の要求は緩和され精度を上げることが可能に
なる。このように要求仕様に応じてＭとＮの値を最適な
値になるように自由に選択できるのもこの発明の特徴の
一つである。

【００４８】なお、この発明の各実施例では係数加算器
の係数を固定としたが、実際はこれら複数の加算係数を
連動制御できるような回路形式にすることにより、制御
可能なトランスバーサルフィルタにして自動調整するこ
とも可能となる。

【００４９】

【発明の効果】以上説明したように、この発明の自動制
御回路によれば、多段接続していたサンプルホールド回
路を並列化することにより、信号経路上で通過するサン
プルホールド回路は１個だけで、誤差の累積がなくなり
精度が向上する。さらに並列化によりサンプルホールド
回路に必要な動作スピードは並列化の個数分だけ緩和さ
れ、高速性の限界から生ずる電圧誤差が小さくなってト
ランスバーサルフィルタとしての精度が格段に向上す
る。

【図面の簡単な説明】

【図１】この発明の第１の実施例を説明するための回路
構成図。

【図２】図１の動作を説明するためのタイミングチャー
ト。

【図３】図１の動作説明をするために、同図の回路構成
の一つの回路ブロックを書き出した回路構成図。

【図４】この発明の第２の実施例を説明するための回路
構成図。

【図５】この発明の第３の実施例を説明するための回路
構成図。

【図６】従来の３タップのトランスバーサルフィルタを
説明するための回路構成図。

【図７】従来の５タップのトランスバーサルフィルタを
説明するための回路構成図。

【図８】サンプルホールド回路を用いた、従来のトラン
スバーサルフィルタを説明するための回路構成図。

【図９】図８に用いるサンプルホールド回路の回路例を
示す回路図。

【符号の説明】

１１ａ〜１１ｄ…回路ブロック、ＳＨ１〜ＳＨ１６…サ
ンプルホールド回路、１２…係数加算器、ＳＷ１〜ＳＷ
１３…スイッチ、ＩＮ…入力端子、ＯＵＴ…出力端子。

Claims (7)

【特許請求の範囲】
1. 【請求項１】 それぞれＮクロック分だけ位相をずらし
   て入力信号を順次サンプリングしていくＭ個のサンプル
   ホールド回路と、 Ｌ個の係数入力端子を持ちそれぞれの入力に任意の係数
   を掛けて加算する係数加算器とで構成した回路ブロック
   をそれぞれの動作位相を１クロックづつずらしてＮブロ
   ックと、 前記Ｍ×Ｎ個のサンプルホールド回路の出力と前記Ｌ×
   Ｎ個の係数入力との接続関係をクロック位相に応じて切
   り換えるスイッチ群と、 前記各回路ブロック毎の係数加算器の出力を、１クロッ
   クおきに順番に選択してフィルタ出力とすることにより
   実現するＬタップ相当のトランスバーサルフィルタ。
2. 【請求項２】 それぞれＮクロック分だけ位相をずらし
   て入力信号を順次サンプリングしていくＭ個のサンプル
   ホールド回路と、３個の係数入力端子を持ち、それぞれ
   の入力に任意の係数を掛けて加算する係数加算器と、前
   記Ｍ個のサンプルホールド回路の出力と前記３個の係数
   入力端子との間の接続関係をクロック位相に応じて切り
   換えるスイッチ群とにより構成し、それぞれの動作位相
   を１クロックづつずらしたＮ個の回路ブロックとを備
   え、 前記各回路ブロック毎の係数加算器の出力を、１クロッ
   クおきに順番に選択してフィルタ出力したことにより実
   現してなることを特徴とする３タップ相当のトランスバ
   ーサルフィルタ。
3. 【請求項３】 前記各回路ブロック内のサンプルホール
   ド個数Ｍは回路ブロック数Ｎより多いかまたは同数であ
   り、各回路ブロック内において、サンプルホールド回路
   の出力と係数加算器の各係数入力との接続関係を切り換
   える前記スイッチ群は、サンプリング状態にあるサンプ
   ルホールド回路の出力につながる全てのスイッチはオー
   プンにしてどこにも接続せず、残りのホールド状態にあ
   るサンプルホールド回路うちの３個の出力だけが３個の
   係数入力端子に別々に接続するように制御することを特
   徴とする請求項２記載のトランスバーサルフィルタ。
4. 【請求項４】 それぞれＮクロック分だけ位相をずらし
   て入力信号を順次サンプリングしていくＭ個のサンプル
   ホールド回路と、Ｌ個の係数入力端子を持ちそれぞれの
   入力に任意の係数を掛けて加算するＭ個の係数加算器と
   により構成し、それぞれの動作位相を１クロックづつず
   らしたＮ個の回路ブロックと、 前記Ｍ×Ｎ個のサンプルホールド回路の出力と前記Ｌ×
   Ｍ×Ｎ個の係数入力端子との接続関係を決める接続網と
   を備え、 前記各回路ブロック内のＭ個の係数加算器出力がＮクロ
   ックおきに順次選択されるような条件で、該各回路ブロ
   ック毎の出力を１クロックおきに順番に選択してフィル
   タ出力してなることにより実現したことを特徴とするＬ
   タップ相当のトランスバーサルフィルタ。
5. 【請求項５】 それぞれＮクロック分だけ位相をずらし
   て入力信号を順次サンプリングするＭ個のサンプルホー
   ルド回路と、３個の係数入力端子を持ち、それぞれの入
   力に任意の係数を掛けて加算するＭ個の係数加算器と、
   前記Ｍ個のサンプルホールド回路の出力および前記３×
   Ｍ個の係数入力端子との間の接続関係を決める接続網と
   により構成し、それぞれの動作位相を１クロックづつず
   らしたＮ個の回路ブロックとを備え、 前記各回路ブロック内のＭ個の係数加算器出力がＮクロ
   ックおきに順次選択する条件で、該各回路ブロック毎の
   出力を１クロックおきに順番に選択してフィルタ出力と
   することにより実現してなることを特徴とする３タップ
   相当のトランスバーサルフィルタ。
6. 【請求項６】 デジタル記録再生機器の再生信号の周波
   数特性を補正するための波形等化に用い、回路ブロック
   数Ｎを符号化方式の最小ランに等しい値に選んで構成し
   てなることを特徴とする請求項２又は５記載のトランス
   バーサルフィルタ。
7. 【請求項７】 前記係数加算器の対応する全ての係数を
   連動制御してなることを特徴とする請求項１〜６のいず
   れかに記載のトランスバーサルフィルタ。