JPH0969777A - Digital-analog conversion circuit and analog-digital conversion circuit - Google Patents
Digital-analog conversion circuit and analog-digital conversion circuitInfo
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Abstract
Description
【０００１】[0001]
【発明の属する技術分野】本発明はデジタル−アナログ
変換回路（Ｄ／Ａコンバータ）およびアナログ−デジタ
ル変換回路（Ａ／Ｄコンバータ）に係り、詳しくは、容
量アレイ方式Ｄ／Ａコンバータおよびその容量アレイ方
式Ｄ／Ａコンバータを用いた多段パイプライン（ステッ
プフラッシュ）構成をとるＡ／Ｄコンバータに関するも
のである。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a digital-analog conversion circuit (D / A converter) and an analog-digital conversion circuit (A / D converter), and more particularly to a capacitance array type D / A converter and its capacitance array. The present invention relates to an A / D converter having a multi-stage pipeline (step flash) configuration using a system D / A converter.
【０００２】[0002]
【従来の技術】近年、ビデオ信号のデジタル処理技術の
進歩に伴い、ビデオ信号処理用のＡ／Ｄコンバータの需
要が大きくなっている。ビデオ信号処理用のＡ／Ｄコン
バータには高速変換動作が要求されるため、従来、２ス
テップフラッシュ（２ステップパラレル）方式が広く用
いられていた。2. Description of the Related Art In recent years, the demand for A / D converters for video signal processing has increased with the progress of digital processing technology for video signals. Since the A / D converter for video signal processing is required to have a high-speed conversion operation, the two-step flash (two-step parallel) method has been widely used conventionally.
【０００３】しかし、変換ビット数の増大に伴い、２ス
テップフラッシュ方式では十分な変換精度が得られなく
なってきた。分解能を表すＬＳＢ（Least Significant
Bit）は、式（１）に示すように、アナログ入力信号の
入力電圧範囲（ＦＳＲ；FullScale Range）とビット数
Ｎとを用いて表される。However, with the increase in the number of conversion bits, sufficient conversion accuracy cannot be obtained in the two-step flash method. LSB (Least Significant) which represents resolution
Bit) is represented using the input voltage range (FSR; Full Scale Range) of the analog input signal and the number of bits N, as shown in Expression (1).
【０００４】１ＬＳＢ＝ＦＳＲ／２N ………（１） 例えば、ビット数が１０ビットでＦＳＲが２Ｖの場合、
式（１）からＬＳＢは２ｍＶとなる。このようにＬＳＢ
が小さくなると、２ステップフラッシュ方式Ａ／Ｄコン
バータを構成する各コンパレータの分解能が限界とな
り、十分な変換精度を得ることが難しくなる。実際問題
として、２ステップフラッシュ方式で９ビット以上を得
ることは現実的でない。1LSB = FSR / 2 N (1) For example, when the number of bits is 10 bits and the FSR is 2V,
From the equation (1), the LSB is 2 mV. Like this LSB
Becomes smaller, the resolution of each comparator forming the 2-step flash A / D converter becomes limited, and it becomes difficult to obtain sufficient conversion accuracy. As a practical matter, it is not realistic to obtain 9 bits or more by the 2-step flash method.
【０００５】そこで、各段がＡ／ＤコンバータとＤ／Ａ
コンバータと差分アンプとから成る多段パイプライン構
成をとるＡ／Ｄコンバータが開発された。図２に、１０
ビット４段パイプライン構成をとるＡ／Ｄコンバータ１
のブロック回路を示す。Therefore, each stage has an A / D converter and a D / A.
An A / D converter having a multi-stage pipeline structure including a converter and a difference amplifier has been developed. In FIG. 2, 10
A / D converter 1 having a 4-bit pipeline configuration
The block circuit of is shown.
【０００６】Ａ／Ｄコンバータ１は、サンプルホールド
回路２、１段目〜４段目の回路３〜６、ラッチ回路７、
出力回路８から構成されている。１段目〜３段目の回路
３〜５は、サブＡ／Ｄコンバータ９、Ｄ／Ａコンバータ
１０、差分アンプ１１を備える。４段目（最終段）の回
路６はサブＡ／Ｄコンバータ９だけを備える。１段目
（初段）の回路３は４ビット構成、２〜４段目の回路４
〜６はそれぞれ２ビット構成である。１〜３段目の回路
３〜５において、サブＡ／Ｄコンバータ９およびＤ／Ａ
コンバータ１０のビット数（ビット構成）ｎは同じに設
定されている。尚、２段目〜４段目の回路４〜６は１ビ
ット以上の冗長ビットを備える。The A / D converter 1 includes a sample hold circuit 2, first to fourth stage circuits 3 to 6, a latch circuit 7,
It is composed of an output circuit 8. The first to third stage circuits 3 to 5 include a sub A / D converter 9, a D / A converter 10, and a difference amplifier 11. The fourth-stage (final-stage) circuit 6 includes only the sub A / D converter 9. The circuit 3 of the first stage (first stage) has a 4-bit configuration, and the circuit 4 of the second to fourth stages
Each of 6 to 6 has a 2-bit configuration. In the circuits 3 to 5 of the first to third stages, the sub A / D converter 9 and the D / A
The number of bits (bit configuration) n of the converter 10 is set to be the same. The circuits 4 to 6 in the second to fourth stages have redundant bits of 1 bit or more.
【０００７】次に、Ａ／Ｄコンバータ１の動作を説明す
る。サンプルホールド回路２は、アナログ入力信号Ｖin
をサンプリングして一定時間保持する。サンプルホール
ド回路２から出力されたアナログ入力信号Ｖinは、１段
目の回路３へ転送される。Next, the operation of the A / D converter 1 will be described. The sample hold circuit 2 uses the analog input signal Vin
Is sampled and held for a certain period of time. The analog input signal Vin output from the sample hold circuit 2 is transferred to the first stage circuit 3.
【０００８】１段目の回路３において、サブＡ／Ｄコン
バータ９はアナログ入力信号Ｖinに対してＡ／Ｄ変換を
行う。サブＡ／Ｄコンバータ９のＡ／Ｄ変換結果である
上位４ビットのデジタル出力（２9,２8,２7,２6 ）は、
Ｄ／Ａコンバータ１０へ転送されると共に、４つのラッ
チ回路７を介して出力回路８へ転送される。差分アンプ
１１は、Ｄ／Ａコンバータ１０のＤ／Ａ変換結果とアナ
ログ入力信号Ｖinとの差分を増幅する。その差分アンプ
１１の出力は、２段目の回路４へ転送される。In the circuit 3 of the first stage, the sub A / D converter 9 performs A / D conversion on the analog input signal Vin. The higher-order 4-bit digital output (2 9 , 2 8 , 2 7 , 2 6 ) which is the A / D conversion result of the sub A / D converter 9 is
The data is transferred to the D / A converter 10 and transferred to the output circuit 8 via the four latch circuits 7. The difference amplifier 11 amplifies the difference between the D / A conversion result of the D / A converter 10 and the analog input signal Vin. The output of the difference amplifier 11 is transferred to the second stage circuit 4.
【０００９】２段目の回路４においては、１段目の回路
３の差分アンプ１１の出力に対して、１段目の回路３と
同様の動作が行われる。また、３段目の回路５において
は、２段目の回路４の差分アンプ１１の出力に対して、
１段目の回路３と同様の動作が行われる。そして、２段
目の回路４から中上位２ビットのデジタル出力（２5,２
4 ）が得られ、３段目の回路５から中下位２ビットのデ
ジタル出力（２3,２2）が得られる。In the circuit 4 of the second stage, the same operation as that of the circuit 3 of the first stage is performed on the output of the difference amplifier 11 of the circuit 3 of the first stage. Further, in the circuit 5 of the third stage, with respect to the output of the difference amplifier 11 of the circuit 4 of the second stage,
The same operation as the circuit 3 of the first stage is performed. Then, the digital output (2 5 , 2
4 ) is obtained, and the digital output (2 3 , 2 2 ) of middle and lower 2 bits is obtained from the circuit 5 of the third stage.
【００１０】４段目の回路６においては、３段目の回路
５の差分アンプ１１の出力に対して、サブＡ／Ｄコンバ
ータ９がＡ／Ｄ変換を行い、下位２ビットのデジタル出
力（２1,２0 ）が得られる。In the circuit 6 of the fourth stage, the sub A / D converter 9 performs A / D conversion on the output of the differential amplifier 11 of the circuit 5 of the third stage, and the digital output (2 1, 2 0) is obtained.
【００１１】１〜４段目の回路３〜６のデジタル出力
は、各ラッチ回路７を経て同時に出力回路８に到達す
る。すなわち、各ラッチ回路７は各回路３〜６のデジタ
ル出力の同期をとるために設けられている。The digital outputs of the first to fourth stage circuits 3 to 6 reach the output circuit 8 at the same time via the respective latch circuits 7. That is, each latch circuit 7 is provided in order to synchronize the digital output of each circuit 3-6.
【００１２】出力回路８は、アナログ入力信号Ｖinの１
０ビットのデジタル出力Ｄout をパラレル出力する。こ
のように、ＡＤコンバータ１においては、各段の回路３
〜５において、アナログ入力信号Ｖinまたは前段の回路
３，４の差分アンプ１１の出力と、その段の回路３〜５
のデジタル出力のＤ／Ａ変換結果との差分が、差分アン
プ１１によって増幅される。The output circuit 8 outputs 1 of the analog input signal Vin.
The 0-bit digital output Dout is output in parallel. As described above, in the AD converter 1, the circuit 3 of each stage is
5 to 5, the analog input signal Vin or the output of the difference amplifier 11 of the circuits 3 and 4 at the previous stage and the circuits 3 to 5 at the stage
The difference from the D / A conversion result of the digital output of is amplified by the difference amplifier 11.
【００１３】そのため、変換ビット数が増大してＬＳＢ
が小さくなっても、サブＡ／Ｄコンバータ９を構成する
各コンパレータの分解能を実質的に向上させることが可
能になり、十分な変換精度が得られる。Therefore, the number of conversion bits increases and the LSB is increased.
Even if becomes smaller, the resolution of each comparator forming the sub A / D converter 9 can be substantially improved, and sufficient conversion accuracy can be obtained.
【００１４】ところで、サブＡ／Ｄコンバータ９には全
並列比較（フラッシュ）方式が用いられ、Ｄ／Ａコンバ
ータ１０には容量アレイ方式が用いられる。図３に、フ
ラッシュ方式サブＡ／Ｄコンバータ９および容量アレイ
方式Ｄ／Ａコンバータ１０の構成を示す。By the way, a fully parallel comparison (flash) system is used for the sub A / D converter 9, and a capacitive array system is used for the D / A converter 10. FIG. 3 shows the configurations of the flash type sub A / D converter 9 and the capacitance array type D / A converter 10.
【００１５】フラッシュ方式サブＡ／Ｄコンバータ９
は、ｎ個の抵抗Ｒ、ｎ個のコンパレータＤ１〜Ｄｎから
構成される。抵抗Ｒは全て同じ抵抗値であり、高電位側
基準電源VRT （電圧VRT ）および低電位側基準電源VRB
（電圧VRB ）間に直列に接続されている。ここで、低電
位側基準電源VRB に接続される抵抗Ｒの低電位側基準電
源VRB 側のノードの電位をΔVR(1) 、その抵抗Ｒの反対
側のノードの電位をΔVR(2) というように、各抵抗Ｒ間
のノードの電位を表すこととする。Flash type sub A / D converter 9
Is composed of n resistors R and n comparators D1 to Dn. The resistors R all have the same resistance value, and the high-potential-side reference power supply VRT (voltage VRT) and the low-potential-side reference power supply VRB
It is connected in series between (voltage VRB). Here, the potential of the node on the low potential side reference power source VRB side of the resistor R connected to the low potential side reference power source VRB is ΔVR (1), and the potential of the node on the opposite side of the resistor R is ΔVR (2). Then, the potential of the node between the resistors R is represented.
【００１６】各コンパレータＤ１〜Ｄｎのプラス入力端
子には入力信号VI（アナログ入力信号Ｖinまたは前段の
回路３〜５の差分アンプ１１の出力）が入力される。ま
た、各コンパレータＤ１〜Ｄｎのマイナス入力端子には
それぞれ、各抵抗Ｒ間のノードの電位VR(1) 〜VR(n) が
印加される。従って、各コンパレータＤ１〜Ｄｎの出力
レベルはそれぞれ、入力信号VIの方が電位VR(1) 〜VR
(n) よりも高い場合にはハイレベルとなり、低い場合に
はローレベルとなる。The input signal VI (the analog input signal Vin or the output of the difference amplifier 11 of the preceding circuits 3 to 5) is input to the positive input terminals of the comparators D1 to Dn. The potentials VR (1) to VR (n) at the nodes between the resistors R are applied to the negative input terminals of the comparators D1 to Dn, respectively. Therefore, regarding the output levels of the comparators D1 to Dn, the input signal VI has the potentials VR (1) to VR, respectively.
When it is higher than (n), it becomes high level, and when it is lower, it becomes low level.
【００１７】容量アレイ方式Ｄ／Ａコンバータ１０は、
アレイ状に接続されたそれぞれｎ個のスイッチＥ１〜Ｅ
ｎ，Ｆ１〜Ｆｎ，Ｇ１〜Ｇｎ，Ｈ１〜Ｈｎ、ｎ個のプラ
ス側コンデンサＢ１〜Ｂｎ、ｎ個のマイナス側コンデン
サＣ１〜Ｃｎから構成される。The capacitance array type D / A converter 10 is
N switches E1 to E each connected in an array
n, F1 to Fn, G1 to Gn, H1 to Hn, n positive side capacitors B1 to Bn, and n negative side capacitors C1 to Cn.
【００１８】コンデンサＢ１〜Ｂｎ，Ｃ１〜Ｃｎは全て
同じ容量値ｃである。コンデンサＢ１〜Ｂｎの一方の端
子（以下、出力端子という）からは差動プラス側出力電
圧VDA(+)が生成され、コンデンサＣ１〜Ｃｎの一方の端
子（以下、出力端子という）からは差動マイナス側出力
電圧VDA(-)が生成される。尚、各コンデンサＢ１〜Ｂ
ｎ，Ｃ１〜Ｃｎの出力端子とは反対側の端子を、以下、
入力端子という。The capacitors B1 to Bn and C1 to Cn all have the same capacitance value c. A differential plus-side output voltage VDA (+) is generated from one terminal (hereinafter referred to as an output terminal) of the capacitors B1 to Bn, and a differential is output from one terminal (hereinafter referred to as an output terminal) of the capacitors C1 to Cn. Negative output voltage VDA (-) is generated. In addition, each capacitor B1-B
The terminals on the opposite side of the output terminals of n and C1 to Cn are
It is called an input terminal.
【００１９】各スイッチＥ１〜Ｅｎの一方の端子は高電
位側基準電源VRT に接続され、他方の端子はコンデンサ
Ｂ１〜Ｂｎの入力端子に接続されている。各スイッチＦ
１〜Ｆｎの一方の端子は高電位側基準電源VRT に接続さ
れ、他方の端子はコンデンサＣ１〜Ｃｎの入力端子に接
続されている。各スイッチＧ１〜Ｇｎの一方の端子は低
電位側基準電源VRB に接続され、他方の端子はコンデン
サＢ１〜Ｂｎの入力端子に接続されている。各スイッチ
Ｈ１〜Ｈｎの一方の端子は低電位側基準電源VRB に接続
され、他方の端子はコンデンサＣ１〜Ｃｎの入力端子に
接続されている。One terminal of each of the switches E1 to En is connected to the high potential side reference power source VRT, and the other terminal is connected to the input terminals of the capacitors B1 to Bn. Each switch F
One terminal of 1 to Fn is connected to the high potential side reference power source VRT, and the other terminal is connected to the input terminals of the capacitors C1 to Cn. One terminal of each of the switches G1 to Gn is connected to the low potential side reference power source VRB, and the other terminal is connected to the input terminals of the capacitors B1 to Bn. One terminal of each of the switches H1 to Hn is connected to the low potential side reference power source VRB, and the other terminal is connected to the input terminals of the capacitors C1 to Cn.
【００２０】各スイッチＥ１〜Ｅｎ，Ｆ１〜Ｆｎ，Ｇ１
〜Ｇｎ，Ｈ１〜Ｈｎはそれぞれ同一番号のスイッチで４
連スイッチを構成する。例えば、スイッチＥ１，Ｆ１，
Ｇ１，Ｈ１は１連であり、スイッチＥｎ，Ｆｎ，Ｇｎ，
Ｈｎも１連である。そして、各スイッチＥ１〜Ｅｎ，Ｆ
１〜Ｆｎ，Ｇ１〜Ｇｎ，Ｈ１〜Ｈｎはそれぞれ、各コン
パレータＤ１〜Ｄｎの出力レベルに従ってオン・オフ動
作が切り換えられる。例えば、コンパレータＤｎの出力
がハイレベルの場合、スイッチＥｎ，Ｈｎがオンし、ス
イッチＧｎ，Ｆｎはオフする。反対に、コンパレータＤ
ｎの出力がローレベルの場合、スイッチＥｎ，Ｈｎがオ
フし、スイッチＧｎ，Ｆｎはオンする。Each switch E1 to En, F1 to Fn, G1
~ Gn and H1 to Hn are switches with the same number, 4
Configure a series switch. For example, the switches E1, F1,
G1 and H1 are one line, and switches En, Fn, Gn,
Hn is also a series. Then, the switches E1 to En, F
1-Fn, G1-Gn, H1-Hn are switched on / off according to the output levels of the comparators D1-Dn, respectively. For example, when the output of the comparator Dn is high level, the switches En and Hn are turned on and the switches Gn and Fn are turned off. On the contrary, comparator D
When the output of n is low level, the switches En and Hn are turned off and the switches Gn and Fn are turned on.
【００２１】次に、容量アレイ方式Ｄ／Ａコンバータ１
０の動作を説明する。初期条件では、各コンデンサＢ１
〜Ｂｎの入力端子および出力端子の電位が共に０Ｖであ
り、各スイッチＥ１〜Ｅｎ，Ｆ１〜Ｆｎ，Ｇ１〜Ｇｎ，
Ｈ１〜Ｈｎは全てオフしている。従って、初期条件で
は、全てのコンデンサＢ１〜Ｂｎ，Ｃ１〜Ｃｎに蓄えら
れた電荷（電気量）Ｑ１＝０である。Next, the capacitive array type D / A converter 1
The operation of 0 will be described. In the initial condition, each capacitor B1
The potentials of the input terminals and the output terminals of Bn to Bn are both 0 V, and the switches E1 to En, F1 to Fn, G1 to Gn,
H1 to Hn are all off. Therefore, under the initial condition, the charges (electricity) Q1 = 0 stored in all the capacitors B1 to Bn and C1 to Cn.
【００２２】ここで、ｎ個のコンパレータＤ１〜Ｄｎの
うちｍ個の出力がハイレベルになった場合、各スイッチ
Ｅ１〜Ｅｎのうちｍ個がオンして（ｎ−ｍ）個がオフ
し、各スイッチＧ１〜Ｇｎのうち（ｎ−ｍ）個がオンし
てｍ個がオフする。この各スイッチＥ１〜Ｅｎ，Ｇ１〜
Ｇｎのオン・オフ動作に従って、全てのコンデンサＢ１
〜Ｂｎに蓄えられる電荷Ｑ２は、式（２）で表される。Here, when m outputs of the n comparators D1 to Dn become high level, m switches of the switches E1 to En are turned on and (nm) are turned off, Of the switches G1 to Gn, (n−m) pieces are turned on and m pieces are turned off. These switches E1 to En, G1
According to the ON / OFF operation of Gn, all capacitors B1
The charge Q2 stored in Bn is represented by the equation (2).
【００２３】 Ｑ２＝ｍ（VRT − VDA(+) ）ｃ＋（ｎ−ｍ）（VRB − VDA(+) ）ｃ ………（２） 電荷保存の法則より、Ｑ１＝Ｑ２である。従って、差動
プラス側出力電圧VDA(+)は式（３）で表される。Q2 = m (VRT−VDA (+)) c + (n−m) (VRB−VDA (+)) c (2) From the law of conservation of charge, Q1 = Q2. Therefore, the differential plus side output voltage VDA (+) is expressed by the equation (3).
【００２４】 VDA(+)＝VRB ＋ｍ（VRT −VRB ）／ｎ ………（３） 一方、ｎ個のコンパレータＤ１〜Ｄｎのうちｍ個の出力
がハイレベルになった場合、各スイッチＨ１〜Ｈｎのう
ちｍ個がオンして（ｎ−ｍ）個がオフし、各スイッチＦ
１〜Ｆｎのうち（ｎ−ｍ）個がオンしてｍ個がオフす
る。この各スイッチＨ１〜Ｈｎ，Ｆ１〜Ｆｎのオン・オ
フ動作に従って、全てのコンデンサＣ１〜Ｃｎに蓄えら
れる電荷Ｑ３は、式（４）で表される。VDA (+) = VRB + m (VRT−VRB) / n (3) On the other hand, when m outputs of the n comparators D1 to Dn become high level, the switches H1 to H1 Of Hn, m switches on and (n−m) switches off, and each switch F
Among 1 to Fn, (n−m) pieces are turned on and m pieces are turned off. The charge Q3 stored in all the capacitors C1 to Cn according to the on / off operation of each of the switches H1 to Hn and F1 to Fn is represented by the equation (4).
【００２５】 Ｑ２＝（ｎ−ｍ）（VRT − VDA(-) ）ｃ＋ｍ（VRB − VDA(-) ）ｃ ………（４） 電荷保存の法則より、Ｑ１＝Ｑ３である。従って、差動
マイナス側出力電圧VDA(-)は式（５）で表される。Q2 = (n−m) (VRT−VDA (−)) c + m (VRB−VDA (−)) c (4) From the law of conservation of charge, Q1 = Q3. Therefore, the differential negative output voltage VDA (-) is expressed by the equation (5).
【００２６】 VDA(-)＝VRB −ｍ（VRT −VRB ）／ｎ ………（５） 従って、式（３）（５）より、差動出力ΔVDA は式
（６）で表される。 ΔVDA ＝VDA(+)−VDA(-)＝VRB −VRT ＋２ｍ（VRT −VRB ）／ｎ ………（６） 式（６）から差動出力の１ＬＳＢは式（７）で表され
る。VDA (−) = VRB−m (VRT−VRB) / n (5) Therefore, from the equations (3) and (5), the differential output ΔVDA is represented by the equation (6). ΔVDA = VDA (+)-VDA (-) = VRB-VRT + 2m (VRT-VRB) / n (6) From Equation (6), 1 LSB of the differential output is expressed by Equation (7).
【００２７】 １ＬＳＢ＝２（VRT −VRB ）／ｎ ………（７）1LSB = 2 (VRT-VRB) / n ... (7)
【００２８】[0028]
【発明が解決しようとする課題】多段パイプライン構成
をとるＡ／Ｄコンバータでは、サブＡ／Ｄコンバータお
よび差分アンプの入力電圧範囲を狭くすることが要求さ
れている。これは、入力電圧範囲が狭くなれば、サブＡ
／Ｄコンバータおよび差分アンプの設計が容易になるた
めである。また、入力電圧範囲が狭くなれば、差分アン
プの消費電力を低減できるためである。In the A / D converter having the multi-stage pipeline structure, it is required to narrow the input voltage range of the sub A / D converter and the difference amplifier. This is because if the input voltage range becomes narrower,
This is because the / D converter and the difference amplifier can be easily designed. Moreover, if the input voltage range is narrowed, the power consumption of the difference amplifier can be reduced.
【００２９】サブＡ／Ｄコンバータおよび差分アンプの
入力電圧範囲を狭くするには、Ｄ／Ａコンバータから差
分中間値を出力すればよい。本発明は上記要求を満足す
るためになされたものであって、以下の目的を有するも
のである。To narrow the input voltage range of the sub A / D converter and the difference amplifier, the difference intermediate value may be output from the D / A converter. The present invention has been made to satisfy the above requirements, and has the following objects.
【００３０】１〕差分中間値を出力可能な容量アレイ方
式Ｄ／Ａコンバータを提供する。 ２〕サブＡ／Ｄコンバータおよび差分アンプの設計が容
易で、差分アンプの消費電力を低減可能な多段パイプラ
イン構成をとるＡ／Ｄコンバータを提供する。1] A capacitance array type D / A converter capable of outputting a differential intermediate value is provided. 2) To provide an A / D converter having a multi-stage pipeline configuration in which the sub A / D converter and the difference amplifier can be easily designed and the power consumption of the difference amplifier can be reduced.
【００３１】[0031]
【課題を解決するための手段】請求項１に記載の発明
は、特定のスイッチが固定されることで差動中間値を出
力可能にした容量アレイ方式をとることをその要旨とす
る。SUMMARY OF THE INVENTION The gist of the invention according to claim 1 is to adopt a capacitance array system capable of outputting a differential intermediate value by fixing a specific switch.
【００３２】請求項２に記載の発明は、複数のスイッチ
およびコンデンサがアレイ状に接続された容量アレイ方
式で、特定のスイッチが固定されることで差動中間値を
出力可能にしたことをその要旨とする。The invention according to claim 2 is a capacitance array system in which a plurality of switches and capacitors are connected in an array, and a specific switch is fixed so that a differential intermediate value can be output. Use as a summary.
【００３３】請求項３に記載の発明は、各段がアナログ
−デジタル変換回路とデジタル−アナログ変換回路と差
分アンプとから成る多段パイプライン構成をとり、少な
くとも一つの段のデジタル−アナログ変換回路として請
求項１または請求項２に記載のデジタル−アナログ変換
回路を使用することをその要旨とする。According to a third aspect of the present invention, each stage has a multi-stage pipeline configuration including an analog-digital conversion circuit, a digital-analog conversion circuit, and a difference amplifier, and at least one stage of the digital-analog conversion circuit is used. The gist of the invention is to use the digital-analog conversion circuit according to claim 1 or 2.
【００３４】請求項４に記載の発明は、各段がアナログ
−デジタル変換回路とデジタル−アナログ変換回路と差
分アンプとから成る多段パイプライン構成をとり、前記
アナログ−デジタル変換回路は複数のコンパレータを使
用するフラッシュ方式で、前記デジタル−アナログ変換
回路は複数のスイッチおよびコンデンサがアレイ状に接
続された容量アレイ方式で、少なくとも一つの段のデジ
タル−アナログ変換回路では、アナログ−デジタル変換
回路のコンパレータのうち比較動作に関係しないコンパ
レータの出力に対応するスイッチを固定することで差動
中間値を出力可能にしたことをその要旨とする。According to a fourth aspect of the present invention, each stage has a multi-stage pipeline configuration including an analog-digital conversion circuit, a digital-analog conversion circuit, and a difference amplifier, and the analog-digital conversion circuit includes a plurality of comparators. In the flash system used, the digital-analog conversion circuit is a capacitance array system in which a plurality of switches and capacitors are connected in an array, and in at least one stage of the digital-analog conversion circuit, the comparator of the analog-digital conversion circuit is used. The gist is that the differential intermediate value can be output by fixing the switch corresponding to the output of the comparator that is not related to the comparison operation.
【００３５】[0035]
【発明の実施の形態】以下、本発明を具体化した一実施
形態を図面に従って説明する。尚、本実施形態におい
て、図２および図３に示した従来の形態と同じ構成部材
については符号を等しくしてその詳細な説明を省略す
る。BEST MODE FOR CARRYING OUT THE INVENTION An embodiment of the present invention will be described below with reference to the drawings. In the present embodiment, the same components as those of the conventional embodiment shown in FIGS. 2 and 3 are designated by the same reference numerals, and detailed description thereof will be omitted.
【００３６】図１に、本実施形態のフラッシュ方式サブ
Ａ／Ｄコンバータ９および容量アレイ方式Ｄ／Ａコンバ
ータ１０の構成を示す。尚、図１において、図３と異な
るのは、以下の点だけである。FIG. 1 shows the configurations of the flash type sub A / D converter 9 and the capacitive array type D / A converter 10 of this embodiment. Note that FIG. 1 differs from FIG. 3 only in the following points.
【００３７】サブＡ／Ｄコンバータ９を構成するコン
パレータＤ１の出力がオープン状態になっている。 スイッチＥ１，Ｆ１がオン状態、スイッチＧ１，Ｈ１
がオフ状態に固定されている。The output of the comparator D1 forming the sub A / D converter 9 is open. Switches E1 and F1 are on, switches G1 and H1
Is fixed in the off state.
【００３８】次に、本実施形態の作用について説明す
る。サブＡ／Ｄコンバータ９の入力信号VIの電圧範囲は
電圧VRT 〜VRB である。つまり、サブＡ／Ｄコンバータ
９の入力信号VIが電圧VRT を下回ることはない。従っ
て、コンパレータＤ１の出力は必ずハイレベルになる。Next, the operation of the present embodiment will be described. The voltage range of the input signal VI of the sub A / D converter 9 is the voltages VRT to VRB. That is, the input signal VI of the sub A / D converter 9 never falls below the voltage VRT. Therefore, the output of the comparator D1 is always at the high level.
【００３９】そこで、上記のように、コンパレータ
Ｄ１の出力に関係なく、各スイッチＥ１，Ｇ１，Ｆ１，
Ｈ１のオン・オフ状態を固定する。その結果、ｎ個のコ
ンパレータＤ１〜Ｄｎのうちｍ個の出力がハイレベルに
なった場合、従来の形態と同様に、差動プラス側出力電
圧VDA(+)は式（３）で表される。一方、差動マイナス側
出力電圧VDA(-)は式（８）で表される。Therefore, as described above, regardless of the output of the comparator D1, the switches E1, G1, F1,
Fix the on / off state of H1. As a result, when m outputs of the n comparators D1 to Dn become high level, the differential plus side output voltage VDA (+) is expressed by the equation (3) as in the conventional form. . On the other hand, the differential negative side output voltage VDA (-) is expressed by equation (8).
【００４０】 VDA(-)＝VRB −（ｍ−１）（VRT −VRB ）／ｎ ………（８） 従って、式（３）（８）より、差動出力ΔVDA は式
（９）で表される。 ΔVDA ＝VDA(+)−VDA(-)＝VRB −VRT ＋（ｍ−１）（VRT −VRB ）／ｎ −（VRT −VRB ）／ｎ ………（９） 式（９）に示すΔVDA （以下、ΔVDA1とする）は、式
（６）に示すΔVDA （以下、ΔVDA2とする）を用いて、
式（１０）で表される。VDA (−) = VRB− (m−1) (VRT−VRB) / n (8) Therefore, from the equations (3) and (8), the differential output ΔVDA is expressed by the equation (9). To be done. ΔVDA = VDA (+) − VDA (−) = VRB−VRT + (m−1) (VRT−VRB) / n− (VRT−VRB) / n (9) ΔVDA ( Hereinafter, ΔVDA1) is calculated by using ΔVDA (hereinafter, ΔVDA2) shown in Equation (6),
It is expressed by equation (10).
【００４１】 ΔVDA1＝ΔVDA2−（VRT −VRB ）／ｎ ………（１０） 式（７）から式（１０）は式（１１）で表される。 ΔVDA1＝ΔVDA2−ＬＳＢ／２ ………（１１） 式（１１）から、本実施形態における差動出力ΔVDA1
は、従来の形態の差動出力ΔVDA2を０．５ＬＳＢ分だけ
ずらしたものになることがわかる。これは、Ｄ／Ａコン
バータ１０から差分中間値が出力されていることに他な
らない。ΔVDA1 = ΔVDA2− (VRT−VRB) / n (10) Equations (7) to (10) are represented by Equation (11). ΔVDA1 = ΔVDA2-LSB / 2 (11) From the equation (11), the differential output ΔVDA1 in the present embodiment.
It can be seen that the differential output ΔVDA2 in the conventional form is shifted by 0.5 LSB. This is nothing but the fact that the differential intermediate value is output from the D / A converter 10.
【００４２】このように、本実施形態によれば、差分中
間値を出力することが可能な容量アレイ方式Ｄ／Ａコン
バータを得ることができる。差分中間値を出力すること
が可能な容量アレイ方式Ｄ／Ａコンバータ１０を、図２
に示すような多段パイプライン構成をとるＡ／Ｄコンバ
ータに使用すれば、以下の効果を得ることができる。As described above, according to this embodiment, it is possible to obtain the capacitive array D / A converter capable of outputting the differential intermediate value. A capacitive array D / A converter 10 capable of outputting a difference intermediate value is shown in FIG.
When used in an A / D converter having a multi-stage pipeline configuration as shown in (1), the following effects can be obtained.
【００４３】(1) 差分中間値が得られない場合に比べ
て、その段の差分アンプ１１および次段のサブＡ／Ｄコ
ンバータ９の入力電圧範囲を狭くすることができる。そ
の結果、サブＡ／Ｄコンバータ９および差分アンプ１１
の設計が容易になる。(1) The input voltage range of the difference amplifier 11 of the stage and the sub A / D converter 9 of the next stage can be narrowed as compared with the case where the difference intermediate value is not obtained. As a result, the sub A / D converter 9 and the difference amplifier 11
Makes designing easier.
【００４４】(2) 入力電圧範囲が狭くなれば、差分アン
プ１１の消費電力を低減することができる。尚、上記各
実施形態は以下のように変更してもよく、その場合でも
同様の作用および効果を得ることができる。(2) If the input voltage range is narrowed, the power consumption of the difference amplifier 11 can be reduced. The above-described embodiments may be modified as follows, and in that case, the same operation and effect can be obtained.
【００４５】（１）サブＡ／Ｄコンバータ９をフラッシ
ュ方式以外の方式で具体化する。 （２）コンパレータＤ１の出力をオープン状態にするの
ではなく、コンパレータＤ１を省く。(1) The sub A / D converter 9 is embodied by a method other than the flash method. (2) The output of the comparator D1 is not opened, but the comparator D1 is omitted.
【００４６】以上、各実施形態について説明したが、各
実施形態から把握できる請求項以外の技術的思想につい
て以下に記載する。 （イ）請求項４に記載のアナログ−デジタル変換回路に
おいて、前記比較動作に関係しないコンパレータは最下
位ビットに対応するアナログ−デジタル変換回路。Although the respective embodiments have been described above, technical ideas other than the claims that can be understood from the respective embodiments will be described below. (A) In the analog-digital conversion circuit according to claim 4, the comparator unrelated to the comparison operation corresponds to the least significant bit.
【００４７】（ロ）請求項４に記載のアナログ−デジタ
ル変換回路において、前記比較動作に関係しないコンパ
レータの出力をオープン状態か、又はその比較動作に関
係しないコンパレータを省くアナログ−デジタル変換回
路。(B) The analog-digital conversion circuit according to claim 4, wherein the output of the comparator not related to the comparison operation is in an open state, or the comparator not related to the comparison operation is omitted.
【００４８】[0048]
１〕差分中間値を出力可能な容量アレイ方式Ｄ／Ａコン
バータを提供することができる。1] It is possible to provide a capacitive array D / A converter capable of outputting a differential intermediate value.
【００４９】２〕サブＡ／Ｄコンバータおよび差分アン
プの設計が容易で、差分アンプの消費電力を低減可能な
多段パイプライン構成をとるＡ／Ｄコンバータを提供す
ることができる。2] It is possible to provide an A / D converter having a multi-stage pipeline structure in which the sub A / D converter and the difference amplifier can be easily designed and the power consumption of the difference amplifier can be reduced.
【図１】一実施形態の回路図。FIG. 1 is a circuit diagram of an embodiment.
【図２】従来および一実施形態の回路図。FIG. 2 is a circuit diagram of the related art and one embodiment.
【図３】従来の形態の回路図。FIG. 3 is a circuit diagram of a conventional form.
３…１段目の回路 ４…２段目の回路 ５…３段目の回路 ６…４段目の回路 ９…サブＡ／Ｄコンバータ １０…Ｄ／Ａコンバータ １１…差分アンプ Ｄ１〜Ｄｎ…コンパレータ Ｅ１〜Ｅｎ，Ｆ１〜Ｆｎ，Ｇ１〜Ｇｎ，Ｈ１〜Ｈｎ…ス
イッチ Ｂ１〜Ｂｎ，Ｃ１〜Ｃｎ…コンデンサ3 ... 1st stage circuit 4 ... 2nd stage circuit 5 ... 3rd stage circuit 6 ... 4th stage circuit 9 ... Sub A / D converter 10 ... D / A converter 11 ... Difference amplifier D1-Dn ... Comparator E1-En, F1-Fn, G1-Gn, H1-Hn ... Switches B1-Bn, C1-Cn ... Capacitors
Claims (4)
中間値を出力可能にした容量アレイ方式のデジタル−ア
ナログ変換回路。1. A capacitance array type digital-analog conversion circuit capable of outputting a differential intermediate value by fixing a specific switch.
イ状に接続された容量アレイ方式で、特定のスイッチが
固定されることで差動中間値を出力可能にしたデジタル
−アナログ変換回路。2. A digital-analog conversion circuit capable of outputting a differential intermediate value by fixing a specific switch by a capacitance array method in which a plurality of switches and capacitors are connected in an array.
ジタル−アナログ変換回路と差分アンプとから成る多段
パイプライン構成をとり、少なくとも一つの段のデジタ
ル−アナログ変換回路として請求項１または請求項２に
記載のデジタル−アナログ変換回路を使用するアナログ
−デジタル変換回路。3. A multi-stage pipeline structure comprising an analog-digital conversion circuit, a digital-analog conversion circuit, and a difference amplifier in each stage, and at least one stage of the digital-analog conversion circuit. An analog-digital conversion circuit using the digital-analog conversion circuit described in 1.
ジタル−アナログ変換回路と差分アンプとから成る多段
パイプライン構成をとり、 前記アナログ−デジタル変換回路は複数のコンパレータ
を使用するフラッシュ方式で、 前記デジタル−アナログ変換回路は複数のスイッチおよ
びコンデンサがアレイ状に接続された容量アレイ方式
で、少なくとも一つの段のデジタル−アナログ変換回路
では、アナログ−デジタル変換回路のコンパレータのう
ち比較動作に関係しないコンパレータの出力に対応する
スイッチを固定することで差動中間値を出力可能にした
アナログ−デジタル変換回路。4. Each stage has a multi-stage pipeline configuration including an analog-digital conversion circuit, a digital-analog conversion circuit, and a difference amplifier, wherein the analog-digital conversion circuit is a flash system using a plurality of comparators. The digital-analog conversion circuit is a capacitive array system in which a plurality of switches and capacitors are connected in an array, and in at least one stage of the digital-analog conversion circuit, a comparator that is not related to the comparison operation among the comparators of the analog-digital conversion circuit. Analog-digital conversion circuit that can output the differential intermediate value by fixing the switch corresponding to the output of.
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|---|---|---|---|
| JP07224261A JP3086638B2 (en) | 1995-08-31 | 1995-08-31 | Digital-analog conversion circuit and analog-digital conversion circuit |
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|---|---|
| JPH0969777A true JPH0969777A (en) | 1997-03-11 |
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| JP (1) | JP3086638B2 (en) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR19990018936A (en) * | 1997-08-28 | 1999-03-15 | 윤종용 | Analog-to-digital conversion circuit |
| US6683554B2 (en) | 2001-06-18 | 2004-01-27 | Sanyo Electric Co., Ltd. | Analog-to-digital conversion circuit having increased conversion speed and high conversion accuracy |
| WO2018123201A1 (en) * | 2016-12-28 | 2018-07-05 | 株式会社デンソー | Differential-output d/a converter and a/d converter |
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1995
- 1995-08-31 JP JP07224261A patent/JP3086638B2/en not_active Expired - Fee Related
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| US6683554B2 (en) | 2001-06-18 | 2004-01-27 | Sanyo Electric Co., Ltd. | Analog-to-digital conversion circuit having increased conversion speed and high conversion accuracy |
| WO2018123201A1 (en) * | 2016-12-28 | 2018-07-05 | 株式会社デンソー | Differential-output d/a converter and a/d converter |
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| JP3086638B2 (en) | 2000-09-11 |
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