JPH0969656A - Superconductive logic gate - Google Patents
Superconductive logic gateInfo
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- JPH0969656A JPH0969656A JP7225447A JP22544795A JPH0969656A JP H0969656 A JPH0969656 A JP H0969656A JP 7225447 A JP7225447 A JP 7225447A JP 22544795 A JP22544795 A JP 22544795A JP H0969656 A JPH0969656 A JP H0969656A
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Abstract
Description
【０００１】[0001]
【発明の属する技術分野】本発明は液体窒素温度（７７
Ｋ）の近傍あるいはそれ以上の温度で動作する高温超伝
導デバイスに関するものである。より具体的には低消費
電力でかつ高速でスイッチする論理デバイスに関するも
のであり、具体的な応用例としては、コンピュータ用論
理ゲート、デジタル信号処理用デバイス等への応用が期
待される。TECHNICAL FIELD The present invention relates to a liquid nitrogen temperature (77).
The present invention relates to a high temperature superconducting device which operates at a temperature in the vicinity of K) or higher. More specifically, the present invention relates to a logic device that switches at low power consumption and high speed, and as a concrete application example, application to a logic gate for computer, a device for digital signal processing, etc. is expected.
【０００２】[0002]
【従来の技術】高速論理ゲートとしては、金属系の低温
超伝導体であるニオブ（Ｎｂ）を用いたＮｂ−ＡｌＯｘ
−Ｎｂジョセフソン接合で形成した論理ゲートが最も高
速で動作し、１.５psec／ゲートのデバイス最高速記録
（半導体デバイスも含めて）を保持している。このジョ
セフソン接合は薄い絶縁層（ＡｌＯｘ）を超伝導体でサ
ンドイッチにしたいわゆるＳＩＳ接合（トンネル形接
合）であり、ジョセフソン接合の中でもこのＳＩＳ接合
タイプが最も高速で動作する。しかし高温超伝導体では
このＳＩＳ接合の製作が非常に難しく、いまだ実現され
ていない。2. Description of the Related Art As a high speed logic gate, Nb-AlOx using niobium (Nb) which is a metal-based low temperature superconductor.
The logic gate formed by the -Nb Josephson junction operates at the highest speed, and holds the highest device speed record (including semiconductor devices) of 1.5 psec / gate. This Josephson junction is a so-called SIS junction (tunnel junction) in which a thin insulating layer (AlOx) is sandwiched with a superconductor, and the SIS junction type operates at the highest speed among the Josephson junctions. However, the fabrication of this SIS junction is very difficult with high-temperature superconductors, and it has not been realized yet.
【０００３】一方、Ｂｉ系高温超伝導体であるＢｉＳｒ
ＣａＣｕＯでは結晶軸のｃ軸方向に層状構造が出来、Ｂ
ｉ2Ｏ3層とＳｒＯ層が絶縁体トンネルバリヤ層（Ｉ層）
の役割を果たし、自然にＳＩＳ接合タイプのジョセフソ
ン接合が形成されている。これがいわゆるイントリンシ
ック・ジョセフソン接合でｃ軸方向に多数個のジョセフ
ソン接合がスタック状に積層されている。このイントリ
ンシック・ジョセフソン接合がヒステリシスをもつＳＩ
Ｓ接合のタイプの電流−電圧特性を示すことは、ＢｉＳ
ｒＣａＣｕＯ単結晶バルクで測定されている（Ｒ. Ｋle
iner et al.:Phys. Ｒev. Ｌett, 68（1992）p.239
4）。また同様の特性がＴｌ系超伝導体でも得られてい
る（Ｒ. Ｋleiner and Ｐ. Ｍuller: Ｐhys. Ｒev. Ｂ4
9（1994）p.1327）。本発明ではこのＢｉ系高温超伝導
体のイントリンシック・ジョセフソン接合を用いて液体
窒素温度７７Ｋ以上で動作する超高速の高温超伝導論理
ゲートを実現するものである。On the other hand, BiSr which is a Bi-based high temperature superconductor
CaCuO has a layered structure in the c-axis direction of the crystal axis, and B
The i 2 O 3 layer and the SrO layer are insulator tunnel barrier layers (I layers)
And a SIS junction type Josephson junction is naturally formed. This is a so-called intrinsic Josephson junction, and a large number of Josephson junctions are stacked in the c-axis direction. This intrinsic Josephson junction has SI with hysteresis
Showing the current-voltage characteristics of the S-junction type is BiS
Measured in bulk rCaCuO (R. Kle
iner et al .: Phys. Rev. Lett, 68 (1992) p.239.
Four). Similar characteristics have also been obtained with Tl-based superconductors (R. Kleiner and P. Muller: Phys. Rev. B4).
9 (1994) p.1327). The present invention realizes an ultrahigh-speed high-temperature superconducting logic gate operating at a liquid nitrogen temperature of 77 K or higher by using the intrinsic Josephson junction of the Bi-based high-temperature superconductor.
【０００４】[0004]
【発明が解決しようとする課題】本発明では、高温超伝
導体を用いたＳＩＳ接合タイプのジョセフソン接合の製
作が難しく、このために高温超伝導体のＳＩＳ接合を使
った高速論理ゲートが実現出来ないという問題点を解決
するものである。In the present invention, it is difficult to manufacture a SIS junction type Josephson junction using a high temperature superconductor, and therefore a high speed logic gate using the SIS junction of a high temperature superconductor is realized. It solves the problem of not being possible.
【０００５】[0005]
【課題を解決するための手段】本発明では、上記問題点
を解決するため、層状構造をもつ高温超伝導薄膜、例え
ばＢｉＳｒＣａＣｕＯなどで発現するイントリンシック
・ジョセフソン接合（スタック状のＳＩＳ接合）を用い
て、ＲＣＬゲート（Ｋ. Ｈohkawa et al.: Ａppl. Ｐhy
s. Ｌett., 39, 8, p.653（1981））に代表される高速
でかつ電流ゲイン（２.５〜３のファンアウト）のある
電流注入形ゲートを構成し、ＳＩＳ接合の高速性と、直
列接続接合による高電圧ドライブによる高速動作性と、
電流注入形ゲートの高速性とを合わせ持った超高速論理
ゲートを実現すると共に、このゲートにファンアウト機
能を持たせ、実用的な論理ゲートとするものである。In order to solve the above problems, according to the present invention, an intrinsic Josephson junction (stacked SIS junction) expressed by a high temperature superconducting thin film having a layered structure, for example, BiSrCaCuO is formed. RCL gate (K. Hohkawa et al .: Appl. Phy
s. Lett., 39, 8, p.653 (1981)), which is a high-speed current injection gate with a current gain (fan-out of 2.5 to 3) and high speed of SIS junction. And high-speed operability by high-voltage drive by series connection junction,
It is intended to realize an ultra-high-speed logic gate that has the high speed of a current injection type gate, and to add a fan-out function to this gate to make it a practical logic gate.
【０００６】このため請求項１においては、二つの超伝
導性の強い層の間に超伝導性の弱いトンネルバリア層を
挟んだジョセフソン接合が複数個積層された層状構造の
高温超伝導薄膜を所定の深さにエッチングによりパター
ン整形し、複数個のジョセフソン接合を作る。これら複
数個のジョセフソン接合の下部はエッチング部よりも下
側の残存部分を共通下部電極として互いに接続されてお
り、上側は配線用金属薄膜又は抵抗により接続され論理
回路としての閉回路を形成している。Therefore, according to the first aspect of the present invention, there is provided a high temperature superconducting thin film having a layered structure in which a plurality of Josephson junctions sandwiching a tunnel barrier layer having weak superconductivity are stacked between two layers having strong superconductivity. A plurality of Josephson junctions are formed by patterning by etching to a predetermined depth. The lower parts of these Josephson junctions are connected to each other with the remaining part below the etched part as a common lower electrode, and the upper part is connected by a metal thin film for wiring or a resistor to form a closed circuit as a logic circuit. ing.
【０００７】請求項２においては、上記請求項１におい
て共通下部電極で接続されている接合群を二組設け論理
ゲートのバイアス電流を第１の接合群の中の第１の接合
の上部電極と、第２の接合群の中の第１の接合にそれぞ
れ抵抗を介して供給されている。また、論理ゲートの制
御入力電流は第１の接合群の第２の接合の上部電極と第
２の接合群の第２の接合の上部電極にそれぞれ配線用金
属薄膜を介して供給される。制御電流入力端子は抵抗を
介して接地端子に接続されており、第２の接合群の第１
の接合の上部電極には更に負荷抵抗を介して電流出力端
子が接続されている。また、第２の接合群の第２、第３
の接合の下部電極は第２の接合群の第３の接合に接続さ
れており、この第２の接合群の第３の接合の上部電極は
接地端子接続されている。更に、これら接合群の内、第
１の接合群の第１の接合及び第２の接合群の第３の接合
の接合面積がその他の接合の接合面積が最大のものより
も２倍以上大きく形成し、コンタクト接合を形成せしめ
ている。このようなコンタクト接合は、超伝導体どうし
を超伝導性を劣化させることなく確実に接続する有効な
手段であり、本発明においては、特別な製作工程を追加
することなく、このコンタクト接合を容易に形成でき
る。従ってこのコンタクト接合の採用は本論理ゲート形
成に際して実用的効果の高いものである。According to a second aspect of the present invention, two sets of junction groups connected by the common lower electrode according to the first aspect are provided, and the bias current of the logic gate is supplied to the upper electrode of the first junction in the first junction group. , And is supplied to the first junction in the second junction group via resistors. Further, the control input current of the logic gate is supplied to the upper electrode of the second junction of the first junction group and the upper electrode of the second junction of the second junction group via the metal thin films for wiring, respectively. The control current input terminal is connected to the ground terminal via a resistor, and is connected to the first terminal of the second junction group.
A current output terminal is further connected to the upper electrode of the junction of 1 through a load resistor. Also, the second and third members of the second joining group
The lower electrode of the junction is connected to the third junction of the second junction group, and the upper electrode of the third junction of the second junction group is connected to the ground terminal. Further, among these joint groups, the joint area of the first joint of the first joint group and the joint area of the third joint of the second joint group is formed to be more than twice as large as the joint area of the other joints. However, the contact junction is formed. Such contact joining is an effective means for surely connecting superconductors without deteriorating superconductivity, and in the present invention, this contact joining can be easily performed without adding a special manufacturing process. Can be formed into Therefore, the use of this contact junction has a high practical effect in forming the present logic gate.
【０００８】また、請求項３においては、請求項１にお
ける基本構成の高温超伝導体において請求項２の場合と
同様に２つの接合群を構成し、論理ゲートのバイアス電
流は第１の接合群の第１の接合の上部電極に抵抗を介し
て供給された後、共通下部電極を通じて同じ第１の接合
群の第２及び第３の接合に分岐され供給される。一方、
制御入力電流は第１の接合群の第２の接合の上部電極と
抵抗を介して第２の接合群の第１の接合の上部電極にそ
れぞれ供給される。第２の接合群においては第１、第２
及び第３の接合が共通下部電極を通じて接続されてお
り、この第２の接合群の第３の接合の上部電極は電流出
力端子に接続されており、この電流出力端子は抵抗を介
して接地されていると同時に他の抵抗を介して第１の接
合群の第３の接合の上部電極に接続されている。また第
２の接合群の第３の接合の上部電極は配線用金属薄膜を
介して接地されている。この構成においても請求項２の
場合と同様に第１の接合群の第１及び第３の接合と、第
２の接合群の第１及び第２の接合は他の接合の接合面積
の最も大きいものよりも２倍以上に大きく形成されてい
る。According to a third aspect of the present invention, in the high temperature superconductor having the basic structure of the first aspect, two junction groups are formed as in the case of the second aspect, and the bias current of the logic gate is the first junction group. Is supplied to the upper electrode of the first junction via a resistor, and then branched and supplied to the second and third junctions of the same first junction group through the common lower electrode. on the other hand,
The control input current is respectively supplied to the upper electrode of the second junction of the first junction group and the resistor to the upper electrode of the first junction of the second junction group. In the second joining group, first and second
And the third junction are connected through a common lower electrode, the upper electrode of the third junction of the second junction group is connected to the current output terminal, and the current output terminal is grounded via a resistor. At the same time, it is connected to the upper electrode of the third junction of the first junction group via another resistor. The upper electrode of the third joint of the second joint group is grounded via the metal thin film for wiring. Also in this configuration, as in the case of claim 2, the first and third joints of the first joint group and the first and second joints of the second joint group have the largest joint area of other joints. It is more than twice as large as the one.
【０００９】以上請求項１乃至３の構成において論理ゲ
ートを構成したものであり、請求項４においては上記イ
ントリンシック・ジョセフソン接合を用いた電流増幅器
を形成したものである。これは、請求項３による構成に
おいては回路構成が比較的簡単に高速論理ゲートが実現
されるが、電流利得が無くファンアウトが１であるため
請求項４の電流増幅器との組合せにより実効的にファン
アウトを大きくすることが出来る為のものである。すな
わち請求項４においては、積層構造を有するジョセフソ
ン接合において請求項１の場合と同様にエッチング等に
よりパターン整形し３個の接合を形成する。これら３個
の接合はエッチングを施した残留部分を共通下部電極と
して互いに接続されている。バイアス電流はこれらのう
ち第１及び第２の接合の上部電極に抵抗を介して供給さ
れ、制御入力電流は第１の接合の上部電極に配線用金属
薄膜を介して供給され第２の接合の上部電極は電流出力
端子に接続されており、この電流出力端子は同時に抵抗
を介して接地されている。A logic gate is constructed in the above-mentioned constitutions of claims 1 to 3, and a current amplifier using the intrinsic Josephson junction is formed in claim 4. This is because a high-speed logic gate can be realized with a relatively simple circuit configuration in the configuration according to claim 3, but since there is no current gain and the fanout is 1, the combination with the current amplifier of claim 4 makes it effective. This is because the fanout can be increased. That is, in claim 4, in the Josephson junction having a laminated structure, pattern shaping is performed by etching or the like as in the case of claim 1, and three junctions are formed. These three junctions are connected to each other with the etched residual portion as a common lower electrode. The bias current is supplied to the upper electrodes of the first and second junctions via a resistor, and the control input current is supplied to the upper electrodes of the first junction via a metal thin film for wiring, and the control input current is supplied to the upper electrodes of the second junction. The upper electrode is connected to the current output terminal, and this current output terminal is simultaneously grounded via a resistor.
【００１０】[0010]
【００１１】[0011]
【実施の形態１】図１に本発明による第１の実施の形態
を説明するためのデバイス構造の断面図を示す。本実施
例はイントリンシック・ジョセフソン接合を用いてＲＣ
Ｌゲートを構成するものである。本実施例の論理ゲート
を積層構造を持った高温超伝導の薄膜で構成する場合に
は基板１４に例えばスパッタ法でエピタキシャル成長さ
せた高温超伝導薄膜（例えばＢｉＳｒＣａＣｕＯ薄膜）
５を用いる。また積層構造を持った単結晶バルクで構成
する場合には、基板１４は使用せず、単結晶バルクの高
温超伝導体５のみである。イントリンシック・ジョセフ
ソン接合１、３および４は、イントリンシック接合にな
るべき高温超伝導体５の周囲の超伝導体を表面から所定
の深さまで（例えばイオンミリングで）エッチング（今
後これをメサエッチ１２と呼ぶ）により分離して形成さ
れる。この接合部分では、積層構造の超伝導性が強い層
がジョセフソン接合の超伝導電極として働き、超伝導性
の弱い層がジョセフソン接合のトンネルバリヤ層として
働く。すなわちこの部分はトンネル形のＳＩＳジョセフ
ソン接合が多数個膜厚方向に積層されて構成され、互い
に直列に接続されたいわゆるイントリンシック接合を形
成する。このうち、１はドライバー接合、３は制御電流
センス接合である。また４はコンタクト接合（すなわち
超伝導どうしの接続部に超伝導電流を流すために形成さ
れた接合で論理ゲートの動作中は常に超伝導状態にあ
り、電圧転移する事のないジョセフソン接合）で、ジョ
セフソン電流がドライバー接合１および制御電流センス
接合３に較べて充分に大きくなるように大きな接合面積
で形成されている。メサエッチされた部分は絶縁体（例
えばＳｉＯ薄膜）で埋め戻される（層１３）。イントリ
ンシック接合１、３、４の周囲を絶縁体で埋め戻した後
で各接合の最上部の上部電極（超伝導体の表面）には配
線用金属薄膜８、１０、１１が形成（例えば真空蒸着法
で）されている。更にこれら配線層１０及び１１にはそ
れぞれ抵抗（例えば高抵抗金属薄膜）６及び７が接続さ
れている。First Embodiment FIG. 1 shows a sectional view of a device structure for explaining a first embodiment according to the present invention. This embodiment uses an intrinsic Josephson junction for RC
It constitutes an L gate. When the logic gate of this embodiment is formed of a high temperature superconducting thin film having a laminated structure, a high temperature superconducting thin film (eg, BiSrCaCuO thin film) epitaxially grown on the substrate 14 by, for example, a sputtering method.
5 is used. In the case of a single crystal bulk having a laminated structure, the substrate 14 is not used and only the single crystal bulk high temperature superconductor 5 is used. The intrinsic Josephson junctions 1, 3 and 4 etch the superconductor around the high-temperature superconductor 5 to be an intrinsic junction to a predetermined depth from the surface (for example, by ion milling). It is formed separately. In this junction part, the layer having a strong superconductivity of the laminated structure acts as a superconducting electrode of the Josephson junction, and the layer having a weak superconductivity acts as a tunnel barrier layer of the Josephson junction. That is, this portion is formed by stacking a large number of tunnel type SIS Josephson junctions in the film thickness direction to form a so-called intrinsic junction connected in series. Among these, 1 is a driver junction and 3 is a control current sense junction. Further, 4 is a contact junction (that is, a Josephson junction which is formed in order to pass a superconducting current between the superconducting joints and which is always in a superconducting state during the operation of the logic gate and does not cause voltage transition). , The Josephson current is formed with a large junction area so as to be sufficiently larger than the driver junction 1 and the control current sense junction 3. The mesa-etched portion is backfilled with an insulator (for example, a SiO thin film) (layer 13). After backfilling the surroundings of the intrinsic junctions 1, 3, 4 with an insulator, metal thin films 8, 10, 11 for wiring are formed on the uppermost electrode (surface of the superconductor) of each junction (for example, vacuum). It is a vapor deposition method). Further, resistors (for example, high-resistance metal thin films) 6 and 7 are connected to the wiring layers 10 and 11, respectively.
【００１２】このようなデバイス構造を作る方法を超伝
導薄膜を用いる場合について説明する。まず基板１４
（例えばＭｇＯ）に、例えば層状構造の高温超伝導薄膜
ＢｉＳｒＣａＣｕＯを蒸着あるいはスパッタなどでエピ
タキシャル成長させる。このとき薄膜の結晶構造のｃ軸
が基板面に垂直に配向し、ａｂ面が基板面に平行になる
ように薄膜を成長させる。層状構造性が強い高温超伝導
薄膜においては、このような結晶方位の薄膜が最も成長
し易く、得られた膜の結晶性も優れている。次にフォト
リソグラフィでパターニングしたフォトレジストをマス
クとして高温超伝導体５の薄膜を基板面までエッチング
加工（イオンミリングや化学エッチング）してデバイス
パターンを形成する。そして次に、同様にしてフォトリ
ソグラフィでパターニングしたフォトレジストをマスク
として高温超伝導体５の薄膜を所定の深さまでエッチン
グ加工し、イントリンシック接合１、３、４（メサエッ
チ部分１２）を形成する。これらのイントリンシック接
合に薄膜表面から基板面に向かって電流（バイアス電
流）を流し、薄膜表面と基板面の間で電圧を測定する
と、ゼロ電圧で超伝導電流（ジョセフソン電流）が流れ
るいわゆるジョセフソン接合を多数個直列に接続したか
たちの電流−電圧特性（図２）が得られる。図２でｎは
直列に接続されたイントリンシック・ジョセフソン接合
の個数である。ｎはメサエッチの深さを積層構造の１ユ
ニットの厚さで割ると求めることが出来る。特にＢｉＳ
ｒＣａＣｕＯ薄膜の場合はこのバリヤ層は絶縁性であ
り、イントリンシック・ジョセフソン接合はトンネル形
ジョセフソン接合（ＳＩＳ接合）となる。トンネル形ジ
ョセフソン接合はジョセフソン接合のなかで最も高速に
動作する接合であるから、このイントリンシック接合は
極めて高速で動作する。イントリンシックジョセフソン
接合１、３、４の下部電極はメサエッチ部分１２の下で
高温超伝導体５によって超伝導性を保ったまま接続され
ている。またメサエッチの後でレジストを残したまま絶
縁体薄膜ＳｉＯを堆積させてその後でレジストを除去す
るとメサエッチした部分をＳｉＯで埋め戻すことが出来
る。A method of forming such a device structure will be described using a superconducting thin film. First, the substrate 14
On (eg MgO), for example, a high temperature superconducting thin film BiSrCaCuO having a layered structure is epitaxially grown by vapor deposition or sputtering. At this time, the thin film is grown so that the c-axis of the crystal structure of the thin film is oriented perpendicular to the substrate surface and the ab plane is parallel to the substrate surface. In a high temperature superconducting thin film having a strong layered structure, a thin film having such a crystal orientation is most likely to grow, and the obtained film has excellent crystallinity. Next, a device pattern is formed by etching the thin film of the high temperature superconductor 5 up to the substrate surface (ion milling or chemical etching) using a photoresist patterned by photolithography as a mask. Then, similarly, the thin film of the high temperature superconductor 5 is etched to a predetermined depth using the photoresist patterned by photolithography as a mask to form intrinsic junctions 1, 3 and 4 (mesa etched portion 12). When a current (bias current) is applied to these intrinsic junctions from the surface of the thin film toward the surface of the substrate and the voltage is measured between the surface of the thin film and the surface of the substrate, a superconducting current (Josephson current) flows at zero voltage, the so-called Josephson current. A current-voltage characteristic (FIG. 2) in the form of connecting many Son junctions in series can be obtained. In FIG. 2, n is the number of intrinsic Josephson junctions connected in series. n can be obtained by dividing the depth of the mesa etch by the thickness of one unit of the laminated structure. Especially BiS
In the case of the rCaCuO thin film, this barrier layer is insulating, and the intrinsic Josephson junction becomes a tunnel type Josephson junction (SIS junction). Since the tunnel type Josephson junction is the fastest operating junction among the Josephson junctions, this intrinsic junction operates at extremely high speed. The lower electrodes of the intrinsic Josephson junctions 1, 3, 4 are connected under the mesa-etched portion 12 by the high-temperature superconductor 5 while maintaining superconductivity. Further, after the mesa etching, the insulator thin film SiO is deposited while leaving the resist, and then the resist is removed, whereby the mesa-etched portion can be backfilled with SiO.
【００１３】この上に再びフォトリソグラフィでパター
ニングしたフォトレジストを用いて金属配線層８、１
０、１１をリフトオフで形成し、さらにその上にやはり
蒸着とリフトオフで抵抗層６及び７を形成することでこ
のゲート構造を製作することが出来る。On top of this, metal wiring layers 8 and 1 are again formed by using a photoresist patterned by photolithography.
This gate structure can be manufactured by forming 0 and 11 by lift-off, and further forming the resistance layers 6 and 7 thereon by vapor deposition and lift-off.
【００１４】図３は本発明の実施の形態１の論理ゲート
の平面構造を示す。図１の断面図では３つのイントリン
シック接合が同一の超伝導共通下部電極５上に一直線上
に配列してある素子について説明したが、図３の平面図
では、このような同一の超伝導共通下部電極５を持つ素
子を２つ用いて閉回路を構成し論理ゲートを構成する。
即ち、イントリンシック接合で形成したドライバー接合
１は共通下部電極５−２を通じて制御電流センス接合３
及び大面積のイントリンシック接合で形成したコンタク
ト接合４−２に接続されている。このコンタクト接合４
−２は接地端子１９に接続されている。さらに制御電流
センス接合３は配線用金属薄膜９を通じて入出力分離接
合２及び制御電流入力端子１６に接続され、この制御電
流入力端子１６は抵抗７−３（金属薄膜）を介して接地
端子１８に接続されている。また入出力分離接合２はメ
サエッチの下の超伝導体層である共通下部電極５−１を
通じて大面積のイントリンシック接合で形成したコンタ
クト接合４−１に接続されている。ドライバ接合１は抵
抗７−２（金属薄膜）を介してバイアス電流供給端子１
５及び負荷抵抗（金属薄膜）６を介して出力端子１７に
接続されている。一方、バイアス電流供給端子１５は抵
抗７−１（金属薄膜）を介してコンタクト接合４−１に
も接続されている。FIG. 3 shows a planar structure of the logic gate according to the first embodiment of the present invention. In the cross-sectional view of FIG. 1, an element in which three intrinsic junctions are arranged in a straight line on the same superconducting common lower electrode 5 has been described, but in the plan view of FIG. Two elements having the lower electrode 5 are used to form a closed circuit to form a logic gate.
That is, the driver junction 1 formed by the intrinsic junction has the control current sense junction 3 through the common lower electrode 5-2.
And a contact junction 4-2 formed by a large area intrinsic junction. This contact joint 4
-2 is connected to the ground terminal 19. Further, the control current sense junction 3 is connected to the input / output separation junction 2 and the control current input terminal 16 through the wiring metal thin film 9, and the control current input terminal 16 is connected to the ground terminal 18 through the resistor 7-3 (metal thin film). It is connected. The input / output isolation junction 2 is connected to a contact junction 4-1 formed by a large area intrinsic junction through a common lower electrode 5-1 which is a superconductor layer under the mesa etch. The driver junction 1 is a bias current supply terminal 1 via a resistor 7-2 (metal thin film).
5 and a load resistor (metal thin film) 6 are connected to the output terminal 17. On the other hand, the bias current supply terminal 15 is also connected to the contact junction 4-1 via the resistor 7-1 (metal thin film).
【００１５】図４は本発明の第１の実施の形態（図３に
示す電極構成の場合）の等価回路である。イントリンシ
ック接合１、２、３（Ｘ印で示す）は高温超伝導薄膜５
のメサエッチ部分１２より基板１４に近い部分で超伝導
的に接続されている。また□で囲んだｘ印で示すイント
リンシック接合４−１、４−２は大面積接合でいわゆる
コンタクト接合であり、等価回路的には無視できる。バ
イアス電流入力端子１５から入力されたバイアス電流は
２分され、それぞれバイアス電流分岐用の抵抗７−１と
コンタクト接合４−１を経て入出力分離接合２に、およ
びバイアス電流分岐用の抵抗７−２を介してドライバー
接合１に供給される。ドライバー接合１の上部電極は配
線用金属薄膜８を介して負荷抵抗６に接続されその先が
電流出力端子１７となる。また入出力分離接合２の上部
電極は配線用金属薄膜９を介して制御信号入力端子１６
に接続される。また制御信号入力端子１６は入出力分離
抵抗７−３を介して接地端子１８で接地される。また接
地端子１９は配線用金属薄膜１１−２およびコンタクト
接合４−２を介してドライバー接合１と制御電流センス
接合３の共通下部電極すなわち超伝導薄膜５−２に接続
されている。FIG. 4 is an equivalent circuit of the first embodiment of the present invention (in the case of the electrode structure shown in FIG. 3). Intrinsic junctions 1, 2, 3 (indicated by X) are high-temperature superconducting thin films 5.
In the portion closer to the substrate 14 than the mesa-etched portion 12 of FIG. Further, the intrinsic junctions 4-1 and 4-2 indicated by x surrounded by □ are large area junctions, so-called contact junctions, and can be ignored in terms of equivalent circuit. The bias current input from the bias current input terminal 15 is divided into two, and is divided into the input / output separation junction 2 via the bias current branching resistor 7-1 and the contact junction 4-1 and the bias current branching resistor 7-. It is supplied to the driver joint 1 via 2. The upper electrode of the driver junction 1 is connected to the load resistor 6 via the wiring thin metal film 8 and the tip thereof becomes the current output terminal 17. In addition, the upper electrode of the input / output separation junction 2 is connected to the control signal input terminal 16 via the metal thin film 9 for wiring.
Connected to. Further, the control signal input terminal 16 is grounded at the ground terminal 18 via the input / output separation resistor 7-3. The ground terminal 19 is connected to the common lower electrode of the driver junction 1 and the control current sense junction 3, that is, the superconducting thin film 5-2, via the wiring metal thin film 11-2 and the contact junction 4-2.
【００１６】本ゲートではバイアス電流ＩB0が抵抗７−
１と７−２で分流されてドライバー接合１と入出力分離
接合２に供給された状態で端子１６より制御入力信号Ｉ
inが供給された時、バイアス電流ＩB0の抵抗７−１への
分流分とＩinとの和が制御電流センス接合３のジョセフ
ソン電流ＩJを越えると制御電流センス接合３が電圧転
移し、制御電流センス接合３に流れていたバイアス電流
は入出力分離接合２を通ってドライバー接合１に転送さ
れる。このとき入出力分離接合２に転送される電流が接
合２のジョセフソン電流を越えるように設定しておくと
入出力接合２が電圧転移を生じ、入出力分離が達成され
る。すなわち制御入力電流Ｉinは抵抗７−３を通って接
地端子１８に流れ、バイアス電流ＩB0は抵抗７−２を通
ってドライバー接合１に流れる。この状態でドライバー
接合１がスイッチ動作を行うようにバイアス電流ＩB0と
制御入力電流Ｉinを設定しておくと、ドライバー接合１
は電圧転移して電流は負荷抵抗を通じて電流出力端子１
７へ転送される。図２はドライバー接合１の電流−電圧
特性である。ドライバー接合がｎ個のジョセフソン接合
の直列接合から構成されているとするとギャップ電圧
（電流が急速に大きくなる電圧）はｎＶｇとなる。ここ
でＶｇはジョセフソン接合単体のギャップ電圧でＢｉＳ
ｒＣａＣｕＯの場合約２０ｍＶ程度である。またイント
リンシック・ジョセフソン接合では多数個のジョセフソ
ン接合が直列接続されているためそのジョセフソン電流
値には若干のバラツキがある。そのうちで最も小さなジ
ョセフソン電流ＩJmin、最も大きなジョセフソン電流を
ＩJmaxとする。またＲLは負荷抵抗の抵抗値であり、Ｒn
はイントリンシック・ジョセフソン接合のトンネル抵抗
値である。この特性の上でドライバー接合１の動作を説
明すると、まず、ＩJminより小さい値のバイアス電流Ｉ
B0の分流分でドライバー接合１をバイアスする、これに
より動作点はＡ点にくる。次に制御入力端子１６に入出
力分離接合２が電圧転移したあとでドライバー接合１に
流れるバイアス電流がＩJmaxより大きくなるように制御
電流Ｉinを入力するとドライバー接合１は電圧転移を起
こし、動作点は負荷抵抗線に沿って移動し、Ｃ点に来
る。したがってドライバー接合１はｎＶｇの電圧状態と
なる。このとき負荷にはこの電圧ｎＶｇで駆動されてバ
イアス電流が転送される。論理ゲートの高速動作を考え
る場合、負荷のインダクタンスをＬ、転送される電流を
Ｉとすると転送時間ｔは ｔ＝ＬＩ／（ｎＶｇ） で与えられる。したがてｎ個直列のイントリンシックジ
ョセフソン接合ではｎ倍高速に電流の転送が行われる。
これが本発明の論理ゲートが高速で動作する理由であ
る。In this gate, the bias current I B0 causes the resistance 7-
1 and 7-2, the control input signal I is applied from the terminal 16 while being shunted to the driver junction 1 and the input / output separation junction 2.
When in is supplied, when the sum of the shunt of the bias current I B0 to the resistor 7-1 and I in exceeds the Josephson current I J of the control current sense junction 3, the control current sense junction 3 causes voltage transition. The bias current flowing in the control current sense junction 3 is transferred to the driver junction 1 through the input / output isolation junction 2. At this time, if the current transferred to the input / output isolation junction 2 is set so as to exceed the Josephson current of the junction 2, the input / output junction 2 causes a voltage transition and the input / output isolation is achieved. That is, the control input current I in flows through the resistor 7-3 to the ground terminal 18, and the bias current I B0 flows through the resistor 7-2 to the driver junction 1. If the bias current I B0 and the control input current I in are set so that the driver junction 1 performs a switch operation in this state, the driver junction 1
Is the voltage transfer and the current is the current output terminal 1 through the load resistance.
7 is transferred. FIG. 2 shows current-voltage characteristics of the driver junction 1. If the driver junction is composed of a series junction of n Josephson junctions, the gap voltage (voltage at which the current rapidly increases) is nVg. Here, Vg is the gap voltage of a single Josephson junction and is BiS.
In the case of rCaCuO, it is about 20 mV. In addition, since a large number of Josephson junctions are connected in series in the intrinsic Josephson junction, there is some variation in the Josephson current value. The smallest Josephson current I Jmin and the largest Josephson current are I Jmax . R L is the resistance value of the load resistance, and R n
Is the tunnel resistance of the intrinsic Josephson junction. The operation of the driver junction 1 will be described on the basis of this characteristic. First, the bias current I having a value smaller than I Jmin.
Bias the driver junction 1 with the shunt of B0 , so that the operating point comes to point A. Next, when the control current I in is input so that the bias current flowing in the driver junction 1 becomes larger than I Jmax after the voltage transition of the input / output isolation junction 2 to the control input terminal 16, the driver junction 1 causes a voltage transition and operates. The point moves along the load resistance line and comes to point C. Therefore, the driver junction 1 is in the voltage state of nVg. At this time, the bias current is transferred to the load by being driven by this voltage nVg. When considering the high-speed operation of the logic gate, assuming that the load inductance is L and the transferred current is I, the transfer time t is given by t = LI / (nVg). Therefore, the current is transferred n times faster in the n-piece intrinsic Josephson junctions.
This is the reason why the logic gate of the present invention operates at high speed.
【００１７】またこの動作方法では、センス接合３およ
び分離接合２が電圧転移した結果としてドライバー接合
１に転送される電流がドライバー接合１のジョセフソン
電流のバラツキ（ＩJmax−ＩJmin）以上の大きさになる
ように設定することでジョセフソン電流のバラツキも許
容できる。In this operating method, the current transferred to the driver junction 1 as a result of the voltage transition of the sense junction 3 and the isolation junction 2 is larger than the variation of the Josephson current of the driver junction 1 (I Jmax -I Jmin ). By setting so that it becomes so, the dispersion of the Josephson current can be allowed.
【００１８】またこの論理ゲートでは小さな入力信号Ｉ
inで入力センス接合３をスイッチ動作させることによ
り、大きなジョセフソン電流を持つドライバー接合１を
スイッチさせることができるため、大きな電流利得（大
きなファンアウト）がとれる。図５は本実施例の論理ゲ
ートの動作しきい値特性の概略を示したものである。Ｉ
J1はこの場合は図２のＩJmaxに相当する。直線（ｉ）は
入力センス接合３（のすべての直列ジョセフソン接合）
が電圧転移を起こすためのしきい値でこの直線より上で
は入力センス接合３が電圧転移する。また直線（ｉｉ）
はドライバー接合１が電圧転移するためのしきい値でこ
の直線より上ではドライバー接合１が電圧転移する。ま
た直線（ｉｉｉ）は入出力分離接合２が電圧転移するし
きい値を示し、この直線より入出力分離接合２が電圧転
移して入出力分離ができる。したがってこの論理ゲート
の正常動作範囲は図５のハッチングを施した線で囲まれ
た領域である。この論理ゲートの動作は、非常に小さな
制御入力信号Ｉinを入力することで、ドライバー接合１
の大きなバイアス電流を負荷側に転送することができ
る。つまりこの論理ゲートの入力感度は抵抗比（７−
１）／（７−２）を大きくとることによって増すことが
でき、２.５〜３の電流利得（ファンアウト）を得るこ
とができる。Further, in this logic gate, a small input signal I
By the input sensing junction 3 switched operating in in, since it is possible to switch the driver joint 1 having a large Josephson current, a large current gain (large fanout) can be taken. FIG. 5 shows an outline of the operation threshold characteristics of the logic gate of this embodiment. I
J1 in this case corresponds to I Jmax in FIG. Line (i) is the input sense junction 3 (of all series Josephson junctions)
Is a threshold value for causing voltage transfer, and the input sense junction 3 transfers voltage above this straight line. Also a straight line (ii)
Is a threshold value for the driver junction 1 to make a voltage transition, and the driver junction 1 makes a voltage transition above this straight line. Further, a straight line (iii) indicates a threshold value at which the input / output separation junction 2 makes a voltage transition, and the input / output separation junction 2 makes a voltage transition to enable input / output separation from this straight line. Therefore, the normal operation range of this logic gate is the area surrounded by the hatched line in FIG. The operation of this logic gate is such that by inputting a very small control input signal I in , the driver junction 1
Can be transferred to the load side. In other words, the input sensitivity of this logic gate is the resistance ratio (7-
It can be increased by increasing 1) / (7-2), and a current gain (fanout) of 2.5 to 3 can be obtained.
【００１９】なおこの論理ゲートをリセットする（ゼロ
電圧状態に戻す）には、バイアス電流をゼロにする。し
たがってこの論理ゲートは交流バイアス電流か、ゼロと
有限電流値をとる脈流バイアス電流で動作させる。To reset (return to the zero voltage state) this logic gate, the bias current is set to zero. Therefore, this logic gate is operated with an alternating bias current or a pulsating bias current having a finite current value of zero.
【００２０】[0020]
【実施の形態２】本発明の実施の形態２はイントリンシ
ック・ジョセフソン接合を用いてＤＣＬゲート（Ｊ.
Ｒ. Ｇheewala: Ｔech. Ｄigest ＩＥＤＭ, p.482,197
9）を構成するものである。ＤＣＬゲートはデバイス構
造が簡単で高速動作する電流注入形ゲートの一種であ
る。このゲートはファンアウトは１であるが入出力分離
機能があり、第３の実施例で述べるＤＣＬ電流増幅器と
組み合わせて用いることで多ファンアウトも実現できる
実用的に優れた論理ゲートである。Second Embodiment A second embodiment of the present invention uses an intrinsic Josephson junction to form a DCL gate (J.
R. Gheewala: Tech. Digest IEDM, p.482,197
9). The DCL gate is a kind of current injection type gate which has a simple device structure and operates at high speed. This gate has a fanout of 1, but has an input / output separation function, and is a practically excellent logic gate that can realize multiple fanouts when used in combination with the DCL current amplifier described in the third embodiment.
【００２１】本発明の実施の形態２においてもデバイス
断面構造は実施の形態１と概略同じであるので説明を省
略する。図６に本発明の実施の形態２の論理ゲートの電
極配置を示す平面構造を示す。図１の断面図では３つの
イントリンシック接合が同一の超伝導共通下部電極５上
に一直線上に配列してある素子について説明したが、図
３では、このような同一の超伝導共通下部電極５を持つ
素子を２組用いて閉回路を構成し論理ゲートを構成す
る。In the second embodiment of the present invention as well, the device cross-sectional structure is substantially the same as that of the first embodiment, and therefore its explanation is omitted. FIG. 6 shows a planar structure showing the electrode arrangement of the logic gate according to the second embodiment of the present invention. In the cross-sectional view of FIG. 1, an element in which three intrinsic junctions are arranged in a straight line on the same superconducting common lower electrode 5 has been described, but in FIG. 3, such an identical superconducting common lower electrode 5 is described. A closed gate is formed by using two sets of elements having the above.
【００２２】電極構成を示す図６において、イントリン
シック接合によるドライバー接合１および大面積のイン
トリンシック接合によるコンタクト接合４−１、４−２
はメサエッチの下の超伝導体層５による第一の下部電極
５−１で互いに接続されている。また同様にして、入出
力分離接合２、大面積のイントリンシック接合によるコ
ンタクト接合４−３、４−４はメサエッチの下の超伝導
体層による共通下部電極５−２で接合されている。In FIG. 6 showing the electrode structure, the driver junction 1 by the intrinsic junction and the contact junctions 4-1 and 4-2 by the large area intrinsic junction are shown.
Are connected to each other at the first lower electrode 5-1 by the superconductor layer 5 under the mesa etch. Similarly, the input / output isolation junction 2 and the contact junctions 4-3 and 4-4 by the large area intrinsic junction are joined by the common lower electrode 5-2 by the superconductor layer under the mesa etch.
【００２３】図７は本発明の実施の形態（図６）の等価
回路である。１および２はそれぞれイントリンシック接
合からなるドライバー接合と入出力分離接合である。ま
た□で囲んだｘ印で示すイントリンシック接合は大面積
接合でいわゆるコンタクト接合４−１、４−２、４−
３、４−４であり、等価回路的には無視出来る。バイア
ス電流はバイアス電流入力端子１５からバイアス電流分
岐用の抵抗７−３、７−２を介してドライバー接合１お
よび入出力分離接合２に供給される。ドライバー接合１
の上部電極は配線用金属薄膜を介して負荷抵抗６に接続
されその先が電流出力端子１７となる。また入出力分離
接合２の上部電極は配線用金属薄膜を介して制御信号入
力端子１６に接続される。また制御信号入力端子１６は
抵抗７−１を介して端子１９で接地される。また接地端
子１９にはコンタクト接合４−１を介してドライバー接
合１も接続される。FIG. 7 is an equivalent circuit of the embodiment (FIG. 6) of the present invention. Reference numerals 1 and 2 are a driver junction and an input / output isolation junction, each of which is an intrinsic junction. In addition, the intrinsic junction indicated by x surrounded by □ is a large area junction, so-called contact junction 4-1, 4-2, 4-.
3 and 4-4, which can be ignored in terms of an equivalent circuit. The bias current is supplied from the bias current input terminal 15 to the driver junction 1 and the input / output separation junction 2 via the bias current branch resistors 7-3 and 7-2. Driver joint 1
The upper electrode of is connected to the load resistor 6 via the metal thin film for wiring, and the tip thereof becomes the current output terminal 17. The upper electrode of the input / output separation junction 2 is connected to the control signal input terminal 16 via the metal thin film for wiring. Further, the control signal input terminal 16 is grounded at the terminal 19 via the resistor 7-1. The driver joint 1 is also connected to the ground terminal 19 via the contact joint 4-1.
【００２４】本ゲートではバイアス電流ＩB0が抵抗７−
３およびコンタクト接合４−４を通過した後に２分さ
れ、入出力分離接合２およびコンタクト接合４−３を通
して抵抗７−２へと分岐される。この状態で端子１６よ
り制御入力信号Ｉinが供給されたとき、制御入力信号Ｉ
inとバイアス電流ＩB0の抵抗７−２側への分流分の和が
ドライバー接合１のジョセフソン電流ＩJを越えるとド
ライバー接合１が電圧転移し、ドライバー接合１に流れ
ていたバイアス電流の一部が入出力分離接合２に転送さ
れる。このとき接合２に転送される電流が接合２のジョ
セフソン電流を越えるように設定しておくと接合２が電
圧転移を起こし、入出力分離が達成される。そしてバイ
アス電流のほとんどが負荷抵抗６に転送されて、スイッ
チ動作が完了する。またこの論理ゲートでは電流利得は
ない（ファンアウト＝１）。In this gate, the bias current I B0 causes the resistance 7-
3 and the contact junction 4-4 and then divided into two, and branched to the resistor 7-2 through the input / output isolation junction 2 and the contact junction 4-3. When the control input signal I in is supplied from the terminal 16 in this state, the control input signal I in
When the sum of in and the shunt of the bias current I B0 to the resistor 7-2 side exceeds the Josephson current I J of the driver junction 1, the driver junction 1 voltage-shifts and one of the bias currents flowing in the driver junction 1 The parts are transferred to the input / output isolation junction 2. At this time, if the current transferred to the junction 2 is set to exceed the Josephson current of the junction 2, the junction 2 causes a voltage transition, and input / output isolation is achieved. Then, most of the bias current is transferred to the load resistor 6, and the switch operation is completed. Also, there is no current gain in this logic gate (fanout = 1).
【００２５】図８は本実施例の論理ゲートの動作しきい
値特性の概略を示したものである。ＩJはこの場合は図
２のＩJmaxに相当するドライバー接合１のジョセフソン
電流である。直線（ｉ）はドライバー接合１に含まれる
全ての直列ジョセフソン接合が電圧転移を起こすための
しきい値でこの直線より上ではドライバー接合１が電圧
転移する。また直線（ｉｉ）は入出力分離接合２が電圧
転移するためのしきい値でこの直線より上では接合２が
電圧転移する。したがってこの論理ゲートの正常動作範
囲は図８のハッチングを施した線で囲まれた領域であ
る。この論理ゲートでは直線（ｉ）の傾きは−１であ
る。したがってファンアウトは１で、電流利得はない。
しかし本発明の実施の形態３で説明するＤＣＬ電流増幅
器と共に用いると多ファンアウトが実現できる。このゲ
ートは入出力分離ができる論理ゲートであり、電流注入
形のため高速で動作する。FIG. 8 shows the outline of the operation threshold characteristics of the logic gate of this embodiment. I J is the Josephson current in the driver junction 1 which in this case corresponds to I Jmax in FIG. The straight line (i) is a threshold value for causing the voltage transition of all series Josephson junctions included in the driver junction 1, and the driver junction 1 causes the voltage transition above this line. Further, the straight line (ii) is a threshold value for the voltage transition of the input / output separation junction 2, and the junction 2 causes the voltage transition above the straight line. Therefore, the normal operation range of this logic gate is the area surrounded by the hatched line in FIG. In this logic gate, the slope of the straight line (i) is -1. Therefore, the fanout is 1 and there is no current gain.
However, when used with the DCL current amplifier described in the third embodiment of the present invention, multiple fan-out can be realized. This gate is a logic gate capable of input / output separation, and operates at high speed because it is a current injection type.
【００２６】[0026]
【実施の形態３】本発明の実施の形態３はイントリンシ
ック・ジョセフソン接合を用いてＤＣＬ電流増幅器
（Ｊ. Ｒ. Ｇheewala: Ｔech. Ｄigest ＩＥＤＭ, p.48
2（1979）を構成するものである。ＤＣＬ電流増幅器は
ＤＣＬゲートと共に用いられて、ＤＣＬゲートにファン
アウト機能を付加するものである。Third Embodiment A third embodiment of the present invention is a DCL current amplifier (J. G. Gheewala: Tech. Digest IEDM, p. 48) using an intrinsic Josephson junction.
2 (1979). The DCL current amplifier is used together with the DCL gate to add a fanout function to the DCL gate.
【００２７】本実施例のデバイス断面構造は第１の実施
例と概略同じであるので説明を省略する。図９に本実施
の形態の論理ゲートの平面構造を示す。図１の断面図で
は３つのイントリンシック接合が同一の高温超伝導体５
を共通下部電極としてこの上に一直線上に配列してある
素子について説明したが、図９の平面図では、このよう
な同一の超伝導共通下部電極５を持つ素子を１つ用いて
閉回路を構成し論理ゲートを構成する。The device cross-sectional structure of this embodiment is substantially the same as that of the first embodiment, and therefore its explanation is omitted. FIG. 9 shows a planar structure of the logic gate of this embodiment. In the cross-sectional view of FIG. 1, the three high temperature superconductors 5 with the same intrinsic junction are the same.
In the plan view of FIG. 9, one element having the same superconducting common lower electrode 5 is used to form a closed circuit as a common lower electrode. Configure and configure a logic gate.
【００２８】図９において、イントリンシック接合で形
成したドライバー接合１−１の上部電極は配線用金属薄
膜を介して制御電流入力端子１６と電流分岐用の抵抗７
−１を経由してバイアス電流入力端子１５に接続されて
おり、同じくイントリンシック接合で形成したドライバ
接合１−２は配線用金属薄膜を介して出力端子１７と電
流分岐用の抵抗７−２を経由してバイアス電流入力端子
１５に接続されると同時に負荷抵抗６を経由して接地さ
れている。また大面積のイントリンシック接合で形成し
たコンタクト接合４はメサエッチの下の高温超伝導体５
を共通下部電極として上記２つのイントリンシック接合
１−１および１−２に接続されており、上部電極は配線
用金属薄膜を介して接地されている。In FIG. 9, the upper electrode of the driver junction 1-1 formed by the intrinsic junction has a control current input terminal 16 and a resistor 7 for current branching via a metal thin film for wiring.
Is connected to the bias current input terminal 15 via -1, and the driver junction 1-2 also formed by the intrinsic junction connects the output terminal 17 and the resistor 7-2 for current branching via the metal thin film for wiring. At the same time, it is connected to the bias current input terminal 15 and is also grounded via the load resistor 6. Further, the contact junction 4 formed by the large area intrinsic junction is the high temperature superconductor 5 under the mesa etch.
Is connected to the above two intrinsic junctions 1-1 and 1-2 as a common lower electrode, and the upper electrode is grounded via a metal thin film for wiring.
【００２９】図１０は本発明の図９に示した実施の形態
３の等価回路である。イントリンシック接合で形成した
ドライバ接合１−１、１−２（Ｘ印で示す）は高温超伝
導体５のメサエッチ部分１２より基板１４に近い部分で
超伝導的に接続されている。また□で囲んだｘ印で示す
イントリンシック接合４は大面積接合でいわゆるコンタ
クト接合であり、等価回路的には無視できる。バイアス
電流はバイアス電流入力端子１５からバイアス電流分岐
用の抵抗７−１、７−２を介してドライバー接合１−１
および２−２に供給される。ドライバー接合１−１の上
部電極は配線用金属薄膜を介して制御電流入力端子１６
に接続され、またドライバー接合１−２の上部電極は配
線用金属薄膜を介して電流出力端子１７に接続される。
また電流出力端子１７は負荷抵抗６を介して端子１８で
接地される。また接地端子１９はコンタクト接合４を介
してドライバー接合１−１および１−２の共通下部電極
となる高温超伝導体５に接続される。FIG. 10 is an equivalent circuit of the third embodiment shown in FIG. 9 of the present invention. The driver junctions 1-1 and 1-2 (indicated by X) formed by the intrinsic junction are connected in a superconducting manner at a portion closer to the substrate 14 than the mesa-etched portion 12 of the high temperature superconductor 5. Further, the intrinsic junction 4 surrounded by □ and indicated by x is a large area junction, so-called contact junction, and can be ignored in terms of an equivalent circuit. The bias current is applied to the driver junction 1-1 from the bias current input terminal 15 via the bias current branch resistors 7-1 and 7-2.
And 2-2. The upper electrode of the driver junction 1-1 is a control current input terminal 16 via a metal thin film for wiring.
The upper electrode of the driver junction 1-2 is connected to the current output terminal 17 via the wiring metal thin film.
The current output terminal 17 is grounded at the terminal 18 via the load resistor 6. Further, the ground terminal 19 is connected to the high temperature superconductor 5 serving as a common lower electrode of the driver junctions 1-1 and 1-2 through the contact junction 4.
【００３０】この電流アンプではバイアス電流ＩB0が抵
抗７−１と７−２で分岐されてドライバー接合１−１と
１−２に供給された状態で端子１６より制御入力信号Ｉ
inが供給されたとき、制御入力信号Ｉinとバイアス電流
ＩB0の抵抗７−１への分流分の和がドライバー接合１−
１のジョセフソン電流ＩJを越えるとドライバー接合１
−１が電圧転移し、ドライバー接合１−１に流れていた
バイアス電流が抵抗７−１および７−２を通ってドライ
バー接合１−２に転送される。このとき接合１−２に転
送される電流が接合１−２のジョセフソン電流を越える
ように設定しておくと接合１−２が電圧転移を起こし、
バイアス電流のほとんどすべてが負荷抵抗６に転送され
て、スイッチ動作が完了する。この場合、各ドライバー
接合のバイアス電流がすべて負荷側へ転送されるため入
力電流に較べて出力電流が多くとれ、いわゆる電流増幅
（多ファンアウト）が実現される。さらにドライバー接
合１−１と抵抗７−１からなるブランチの数を増やすと
電流ファンアウトの数を増やすことが出来る。In this current amplifier, the bias input current I B0 is branched by the resistors 7-1 and 7-2 and supplied to the driver junctions 1-1 and 1-2.
When in is supplied, the sum of the shunt currents of the control input signal I in and the bias current I B0 to the resistor 7-1 is the driver junction 1-
Driver junction 1 when the Josephson current I J of 1 is exceeded
-1 voltage-shifts, and the bias current flowing in the driver junction 1-1 is transferred to the driver junction 1-2 through the resistors 7-1 and 7-2. At this time, if the current transferred to the junction 1-2 is set to exceed the Josephson current of the junction 1-2, the junction 1-2 causes a voltage transition,
Almost all of the bias current is transferred to the load resistor 6 to complete the switch operation. In this case, since the bias currents of the respective driver junctions are all transferred to the load side, the output current is larger than the input current, and so-called current amplification (multi-fanout) is realized. Further, the number of current fanouts can be increased by increasing the number of branches including the driver junction 1-1 and the resistor 7-1.
【００３１】なお本発明の実施例の説明においては、主
にＢｉＳｒＣａＣｕＯ薄膜の場合について述べたが、イ
ントリンシック・ジョセフソン接合が形成される高温超
伝導体であれば、どのような材料であっても本発明の構
造は構成可能であり、材料がＢｉＳｒＣａＣｕＯ薄膜に
限定されるものではない。In the description of the embodiments of the present invention, the case of the BiSrCaCuO thin film was mainly described, but any material can be used as long as it is a high temperature superconductor in which an intrinsic Josephson junction is formed. However, the structure of the present invention can be configured, and the material is not limited to the BiSrCaCuO thin film.
【００３２】また図３、図６、図９において配線用金属
薄膜（８、１０、１１）を用いているが、これは必ずし
も常伝導の金属薄膜を用いる必要はなく、技術的に可能
であればこれらは酸化物高温超伝導体でも良いし、その
他の導電体でもよい。Although the metal thin films (8, 10, 11) for wiring are used in FIGS. 3, 6, and 9, this does not necessarily need to be a normal conductive metal thin film, and it is technically possible. For example, these may be high-temperature oxide superconductors or other conductors.
【００３３】[0033]
【発明の効果】本発明により、液体窒素温度（７７Ｋ）
以上でも動作する超高速ジョセフソン多ファンアウト論
理ゲートが実現出来た。According to the present invention, the liquid nitrogen temperature (77K)
An ultra-high speed Josephson multi-fanout logic gate that operates even above has been realized.
【００３４】本発明の論理ゲートによれば動作速度が通
常の高温超伝導ジョセフソン接合の動作速度のｎ倍（ｎ
は直列接合の個数）高速になるのみならず、論理振幅が
通常の高温超伝導ジョセフソン接合のギャップ電圧のｎ
倍になるので、半導体論理ゲート（数１００ｍＶ〜数Ｖ
程度）の論理振幅と近い値になるのでインターフェース
がとり易くなる。According to the logic gate of the present invention, the operating speed is n times (n) the operating speed of a normal high temperature superconducting Josephson junction.
Is not only the number of series junctions) but also the logic amplitude is n of the gap voltage of a normal high temperature superconducting Josephson junction.
Since it doubles, semiconductor logic gate (several 100 mV to several V
Since the value is close to the logical amplitude of (about), the interface becomes easy.
【００３５】また本発明の論理ゲートでは高温超伝導体
を一層のみ使用し、他の配線層はメタル（常伝導金属）
層で高速論理ゲートが構成できる。したがって基板上に
エピタキシャル成長する必要がある酸化物高温超伝導体
で製造するのに適した論理ゲートとなっている。Further, in the logic gate of the present invention, only one high temperature superconductor is used, and the other wiring layers are made of metal (normal conductive metal).
High-speed logic gates can be constructed in layers. Therefore, it is a logic gate suitable for manufacturing with an oxide high temperature superconductor which needs to be epitaxially grown on a substrate.
【図１】本発明の実施の形態１を説明するためのデバイ
スの断面図。FIG. 1 is a sectional view of a device for explaining a first embodiment of the present invention.
【図２】超高速ＲＣＬ論理ゲートのドライバー接合の電
圧−電流特性。FIG. 2 is a voltage-current characteristic of a driver junction of an ultrafast RCL logic gate.
【図３】超高速ＲＣＬ論理ゲートにおける各素子、電極
等の平面配置を示す構成図。FIG. 3 is a configuration diagram showing a planar arrangement of respective elements, electrodes and the like in an ultra high speed RCL logic gate.
【図４】本発明における超高速ＲＣＬ論理ゲートの等価
回路。FIG. 4 is an equivalent circuit of an ultra high speed RCL logic gate in the present invention.
【図５】超高速ＲＣＬ論理ゲートの動作範囲を示す動作
しきい値を示す特性図。FIG. 5 is a characteristic diagram showing an operation threshold value indicating an operation range of an ultra-high speed RCL logic gate.
【図６】実施の形態２における各素子、電極等の平面配
置を示す構成図。FIG. 6 is a configuration diagram showing a planar arrangement of respective elements, electrodes and the like according to a second embodiment.
【図７】実施の形態２における超高速ＤＣＬ論理ゲート
の等価回路。FIG. 7 is an equivalent circuit of the ultra high speed DCL logic gate according to the second embodiment.
【図８】超高速ＤＣＬ論理ゲートの動作範囲を示す動作
しきい値を示す特性図。FIG. 8 is a characteristic diagram showing an operation threshold value indicating an operation range of an ultra-high speed DCL logic gate.
【図９】実施の形態３における各素子、電極等の平面配
置を示す構成図。FIG. 9 is a configuration diagram showing a planar arrangement of respective elements, electrodes and the like according to a third embodiment.
【図１０】本発明によるＤＣＬ電流増幅器の等価回路。FIG. 10 is an equivalent circuit of a DCL current amplifier according to the present invention.
１、１−１、１−２ イントリンシック接合によるドラ
イバ接合 ２ イントリンシック接合による入出
力分離接合 ３ イントリンシック接合による制御
電流センス接合 ４、４−１、４−２ イントリンシック接合によるコン
タクト接合 ５、５−１、５−２ メサエッチの下の超伝導体による
い共通下部電極 ６ 負荷抵抗（金属薄膜） ７−１、７−２、７−３ 抵抗（金属薄膜） ８ 配線用金属薄膜 ９ 配線用金属薄膜 １０ 配線用金属薄膜 １１、１１−１、１１−２ 配線用金属薄膜 １２ メサエッチ後の残留部分 １３ メサエッチ後の除去部分を絶縁層
で埋め戻した部分 １４ 高温超伝導薄膜をエピタキシャル
成長させる基板 １５ バイアス電流供給端子 １６ 制御電流入力端子 １７ 出力端子 １８ 接地端子 １９ 接地端子1, 1-1, 1-2 Driver junction by intrinsic junction 2 Input / output isolation junction by intrinsic junction 3 Control current sense junction by intrinsic junction 4, 4-1 and 4-2 Contact junction by intrinsic junction 5, 5-1, 5-2 Common lower electrode by superconductor under mesa etch 6 Load resistance (metal thin film) 7-1, 7-2, 7-3 Resistance (metal thin film) 8 Wiring metal thin film 9 Wiring Metal thin film 10 Metal thin film for wiring 11, 11-1, 11-2 Metal thin film for wiring 12 Remaining part after mesa etching 13 Part where the removed part after mesa etching is backfilled with an insulating layer 14 Substrate for epitaxially growing a high temperature superconducting thin film 15 Bias current supply terminal 16 Control current input terminal 17 Output terminal 18 Ground terminal 19 Ground terminal
───────────────────────────────────────────────────── フロントページの続き (72)発明者 鈴木 実 東京都千代田区内幸町一丁目１番６号 日 本電信電話株式会社内 ─────────────────────────────────────────────────── ─── Continuation of the front page (72) Inventor Minoru Suzuki 1-6-1 Uchisaiwaicho, Chiyoda-ku, Tokyo Nihon Telegraph and Telephone Corporation
Claims (4)
いて、超伝導性の強い層が上部および下部の超伝導電極
となり、該上部および下部の超伝導電極に挾まれた超伝
導性の弱い層がトンネルバリヤ層となり、これが複数個
の積層された構造により直列トンネル形ジョセフソン接
合が構成されてなる超伝導体であって、ジョセフソン接
合となる超伝導体の周囲の超伝導体を所定の深さまで除
去して分離形成された複数個の積層ジョセフソン接合を
含み、該積層ジョセフソン接合の下方の超伝導電極が、
除去された超伝導層の下方に残留した超伝導層を介して
互いに超伝導性を保って接続されている超伝導素子を複
数個用いて該超伝導素子に含まれる積層ジョセフソン接
合の情報の超伝導電極を直接接続するか、あるいは抵抗
体を介して接続し少なくとも一つ以上の閉回路を構成し
たことを特徴とする超伝導論理ゲート。1. In an oxide high temperature superconductor having a layered structure, a layer having strong superconductivity serves as upper and lower superconducting electrodes, and weak superconductivity sandwiched between the upper and lower superconducting electrodes. The layer is a tunnel barrier layer, and this is a superconductor in which a series tunnel type Josephson junction is constituted by a plurality of laminated structures, and the superconductor around the superconductor to be the Josephson junction is predetermined. Including a plurality of stacked Josephson junctions separated and formed to a depth of, and a superconducting electrode below the stacked Josephson junctions,
Using a plurality of superconducting elements connected to each other with superconductivity maintained through the remaining superconducting layer below the removed superconducting layer, the information of the laminated Josephson junction contained in the superconducting element is used. A superconducting logic gate, characterized in that at least one closed circuit is formed by connecting superconducting electrodes directly or via a resistor.
高温超伝導体より切り出されて形成された複数個の積層
ジョセフソン接合のうち第１の下部電極を共有する第１
の接合群と、第２の下部電極を共有する第２の接合群と
からなり、論理ゲートのバイアス電流が第１接合群にお
ける第１の積層接合の上部電極に、また第２接合群にお
ける第１の積層接合の上部電極にそれぞれ抵抗を介して
供給され、制御入力電流が第１接合群の第２の積層接合
の上部電極に、また第２接合群の第２の積層接合の上部
電極にそれぞれ配線用金属薄膜を介して供給され、第２
接合群の第３の積層接合の上部電極に接地端子が接続さ
れ、制御電流入力端子と接地端子の間に抵抗が接続さ
れ、第２接合群の第１の積層接合の上部電極に負荷抵抗
を介して電流出力端子が接続されて構成された論理ゲー
トで、第１接合群の第１の積層接合および第２接合群の
第３の積層接合がその他の積層接合の接合面積の最も大
きいものよりも２倍以上に大きく形成されたことを特徴
とする請求項１に記載の超伝導論理ゲート。2. A first shared one of a plurality of laminated Josephson junctions formed by being cut out from the oxide high temperature superconductor having a layered structure according to claim 1.
And a second junction group sharing the second lower electrode, the bias current of the logic gate is applied to the upper electrode of the first laminated junction in the first junction group and to the second junction group in the second junction group. A control input current is supplied to each upper electrode of the first laminated junction via a resistor, and a control input current is applied to the upper electrode of the second laminated junction of the first junction group and to the upper electrode of the second laminated junction of the second junction group. Each is supplied via a metal thin film for wiring,
A ground terminal is connected to the upper electrode of the third laminated joint of the joint group, a resistor is connected between the control current input terminal and the ground terminal, and a load resistance is connected to the upper electrode of the first laminated joint of the second joint group. In the logic gate configured by connecting the current output terminals via the first junction layer of the first junction group and the third junction layer of the second junction group, the third junction layer having a larger junction area than the other junction layers. 2. The superconducting logic gate according to claim 1, wherein the superconducting logic gate is formed to be twice as large or larger.
高温超伝導体より切り出されて形成された複数個の積層
ジョセフソン接合のうち第１の下部電極を共有する第１
の接合群と第２の下部電極を共有する第２の接合群から
なり、論理ゲートのバイアス電流が第１接合群の第１の
積層接合の上部電極に抵抗を介して供給され、制御入力
電流が第１接合群の第２の積層接合の上部電極に配線用
金属薄膜を介して供給され、さらに制御入力電流が第２
接合群の第１の積層接合の上部電極に抵抗を介して接続
され、接地端子が第２接合群の第２の積層接合の上部電
極に接続され、第１接合群の第３の積層接合の上部電極
と第２接合群の第３の積層接合の上部電極の間に抵抗が
接続され、第２接合群の第３の積層接合の上部電極に電
流出力端子が接続され、電流出力端子と接地端子の間に
負荷抵抗が接続されて構成された論理ゲートで、第１接
合群の第１および第３の積層接合および第２接合群の第
１および第２の積層接合がその他の積層接合の接合面積
の最も大きいものよりも２倍以上に大きく形成されたこ
とを特徴とする請求項１に記載の超伝導論理ゲート。3. A first shared one of a plurality of laminated Josephson junctions formed by being cut out from the high temperature oxide superconductor having a layered structure according to claim 1.
And a second junction group that shares the second lower electrode with the junction group of the first junction group, the bias current of the logic gate is supplied to the upper electrode of the first stacked junction of the first junction group through the resistor, and the control input current Is supplied to the upper electrode of the second laminated junction of the first junction group via the metal thin film for wiring, and the control input current is
The upper electrode of the first laminated junction of the junction group is connected via a resistor, the ground terminal is connected to the upper electrode of the second laminated junction of the second junction group, and the ground electrode of the third laminated junction of the first junction group is connected. A resistor is connected between the upper electrode and the upper electrode of the third laminated joint of the second joint group, the current output terminal is connected to the upper electrode of the third laminated joint of the second joint group, and the current output terminal and the ground are connected. In a logic gate configured by connecting a load resistor between terminals, the first and third laminated junctions of the first junction group and the first and second laminated junctions of the second junction group are the other laminated junctions. The superconducting logic gate according to claim 1, wherein the superconducting logic gate is formed to be twice as large as the largest junction area.
いて、超伝導性の強い層が上部および下部の超伝導電極
となり、該上部および下部の超伝導電極に挾まれた超伝
導性の弱い層がトンネルバリヤ層となって積層構造の複
数個の直列トンネル形ジョセフソン接合が構成される超
伝導体で構成され、ジョセフソン接合となる超伝導体の
周囲の超伝導体を所定の深さまで除去して分離形成され
た複数個の積層ジョセフソン接合を含み、該積層ジョセ
フソン接合の下方の超伝導電極が、除去された超伝導層
の下方に残留した超伝導層を介して互いに超伝導性を保
って接続されている超伝導素子を１個用いて該超伝導素
子に含まれる積層ジョセフソン接合の上方の超伝導電極
を直接接続するか、あるいは配線用金属薄膜を介して接
続するか、あるいは抵抗体を介して接続して少なくとも
一つ以上の閉回路を構成した超伝導論理ゲートにおい
て、複数個の積層ジョセフソン接合のうちで下部電極を
共有する第１、第２および第３の積層接合で構成され、
第１および第２の積層接合の上部電極にそれぞれ抵抗を
介してバイアス電流が供給され、第１の積層接合の上部
電極に配線用金属薄膜を介して制御入力電流が供給さ
れ、第２の積層接合の上部電極に電流出力端子が接続さ
れ、電流出力端子と接地端子の間に負荷抵抗が接続さ
れ、第３の積層接合の上部電極に接地端子が接続されて
構成された論理ゲートで、第３の積層接合の接合面積が
第１および第２の積層接合の接合面積の大きいものより
も２倍以上に大きく形成されたことを特徴とする超伝導
論理ゲート。4. In an oxide high temperature superconductor having a layered structure, layers having strong superconductivity serve as upper and lower superconducting electrodes, and weak superconductivity sandwiched between the upper and lower superconducting electrodes. The layer is a tunnel barrier layer and is composed of superconductors that are composed of multiple series tunnel type Josephson junctions of a laminated structure. A plurality of stacked Josephson junctions separated and formed are removed, and superconducting electrodes below the stacked Josephson junctions are superconducting to each other through the remaining superconducting layer below the removed superconducting layer. Whether one superconducting element connected while maintaining the property is directly connected to the superconducting electrode above the laminated Josephson junction included in the superconducting element, or is connected through a metal thin film for wiring. Ai In a superconducting logic gate in which at least one closed circuit is formed by connecting via a resistor, first, second and third laminated junctions sharing a lower electrode among a plurality of laminated Josephson junctions Consists of,
A bias current is supplied to the upper electrodes of the first and second laminated junctions via a resistor, respectively, and a control input current is supplied to the upper electrode of the first laminated junction via a metal thin film for wiring, and a second laminated layer is formed. A current output terminal is connected to the upper electrode of the junction, a load resistor is connected between the current output terminal and the ground terminal, and a ground terminal is connected to the upper electrode of the third laminated junction. 3. The superconducting logic gate, wherein the junction area of the laminated junction of No. 3 is formed to be more than twice as large as the junction area of the first and second laminated junctions.
Priority Applications (1)
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|---|---|---|---|
| JP22544795A JP3287743B2 (en) | 1995-09-01 | 1995-09-01 | Superconducting logic gate |
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|---|---|---|---|
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| JPH0969656A true JPH0969656A (en) | 1997-03-11 |
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Family Applications (1)
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|---|---|---|---|---|
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| JP3287743B2 (en) | 2002-06-04 |
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