JPH0964843A - クロック信号発生器 - Google Patents
クロック信号発生器Info
- Publication number
- JPH0964843A JPH0964843A JP7220841A JP22084195A JPH0964843A JP H0964843 A JPH0964843 A JP H0964843A JP 7220841 A JP7220841 A JP 7220841A JP 22084195 A JP22084195 A JP 22084195A JP H0964843 A JPH0964843 A JP H0964843A
- Authority
- JP
- Japan
- Prior art keywords
- clock signal
- difference
- signal generator
- decoder
- reproduction
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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Landscapes
- Compression Or Coding Systems Of Tv Signals (AREA)
- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
- Time-Division Multiplex Systems (AREA)
- Synchronisation In Digital Transmission Systems (AREA)
- Synchronizing For Television (AREA)
Abstract
(57)【要約】
【課題】 ハードウェアの規模を大きくすることなく、
デコーダによる再生速度を変更させることができるクロ
ック信号発生器を提供する。 【解決手段】 差分入力器４６の出力値が正の値である
と、差分発生器４４からの差分ΔＳも正の値になり、加
算器４２から出力されるＳＣＲ（ｉ）’は元のＳＣＲ
（ｉ）よりも大きくなる。すると、減算器３０によるΔ
ＳＣＲが前回までの値より大きくなるため、クロック信
号の周波数は、システムクロックの周波数よりも高くな
る。この結果、デコーダ８の再生レートは、エンコーダ
２による符号化のレートよりも高くなり、音声再生信号
の再生速度は上がる。
デコーダによる再生速度を変更させることができるクロ
ック信号発生器を提供する。 【解決手段】 差分入力器４６の出力値が正の値である
と、差分発生器４４からの差分ΔＳも正の値になり、加
算器４２から出力されるＳＣＲ（ｉ）’は元のＳＣＲ
（ｉ）よりも大きくなる。すると、減算器３０によるΔ
ＳＣＲが前回までの値より大きくなるため、クロック信
号の周波数は、システムクロックの周波数よりも高くな
る。この結果、デコーダ８の再生レートは、エンコーダ
２による符号化のレートよりも高くなり、音声再生信号
の再生速度は上がる。
Description
【０００１】
【発明の属する技術分野】本発明は、時分割方式で転送
されてくるパケット化データを再生するデコーダに再生
レートを決めるためのクロック信号を供給するクロック
信号発生器に関する。
されてくるパケット化データを再生するデコーダに再生
レートを決めるためのクロック信号を供給するクロック
信号発生器に関する。
【０００２】
【従来の技術】例えばＭＰＥＧ（Moving Picture Exper
t Group）方式等の時分割多重化方式によるデジタルデ
ータの転送と再生のためのシステムが知られている。こ
の種のシステムにおける音声データの転送と再生は、例
えば図１に例示される構成で行われていた。
t Group）方式等の時分割多重化方式によるデジタルデ
ータの転送と再生のためのシステムが知られている。こ
の種のシステムにおける音声データの転送と再生は、例
えば図１に例示される構成で行われていた。
【０００３】この図１の構成について簡単に説明する。
まず音声入力信号は、システムクロックｆｏのレートで
エンコーダ２によって符号化され音声データとして、補
助記憶装置４に格納される。次に、パケタイザ６が、補
助記憶装置４から出力される音声データを、伝送路Ｌに
よって定められる適切な単位にパケット化し図２に示さ
れる構造の音声ストリームとして、システムクロックｆ
ｏに準じた周波数ｆｏ’のレートで伝送路Ｌに転送す
る。
まず音声入力信号は、システムクロックｆｏのレートで
エンコーダ２によって符号化され音声データとして、補
助記憶装置４に格納される。次に、パケタイザ６が、補
助記憶装置４から出力される音声データを、伝送路Ｌに
よって定められる適切な単位にパケット化し図２に示さ
れる構造の音声ストリームとして、システムクロックｆ
ｏに準じた周波数ｆｏ’のレートで伝送路Ｌに転送す
る。
【０００４】図２に示すように、音声ストリームは、パ
ケット１、パケット２、・・・パケットｎの多数のパケ
ットからなり、各パケットは、音声データがパケット化
されたデータ１４とパケットの区切りを示したり再生の
タイミングを示す情報等が含まれるヘッダ１２とで構成
されている。各パケットのヘッダ１２には、システムク
ロックｆｏによる、転送開始時からの通算時間（カウン
ト値）を示すタイムスタンプとしての時間基準参照値
（ＳＣＲ）２０が含まれている。
ケット１、パケット２、・・・パケットｎの多数のパケ
ットからなり、各パケットは、音声データがパケット化
されたデータ１４とパケットの区切りを示したり再生の
タイミングを示す情報等が含まれるヘッダ１２とで構成
されている。各パケットのヘッダ１２には、システムク
ロックｆｏによる、転送開始時からの通算時間（カウン
ト値）を示すタイムスタンプとしての時間基準参照値
（ＳＣＲ）２０が含まれている。
【０００５】音声ストリームを構成する各パケットのデ
ータ１４は可変長で、そのデータサイズＭ（１）、Ｍ
（２）、・・・Ｍ（ｎ）の総和をパケットｎのＳＣＲ２
０で除したものが転送レートに相当する。図１の説明に
戻ると、パケタイザ６から転送された音声ストリーム
は、デコーダ８により復号、再生される。この際、デコ
ーダ８は、クロック信号生成手段としてのＰＬＬ（Phas
e Locked Loop）１０が発生するクロック信号ｆｏ’に
同期したレートで音声信号を再生して出力する。この結
果、再生レートはエンコーダ２による符号化のレートと
一致し、音声入力信号に忠実な音声再生信号が出力され
るわけである。
ータ１４は可変長で、そのデータサイズＭ（１）、Ｍ
（２）、・・・Ｍ（ｎ）の総和をパケットｎのＳＣＲ２
０で除したものが転送レートに相当する。図１の説明に
戻ると、パケタイザ６から転送された音声ストリーム
は、デコーダ８により復号、再生される。この際、デコ
ーダ８は、クロック信号生成手段としてのＰＬＬ（Phas
e Locked Loop）１０が発生するクロック信号ｆｏ’に
同期したレートで音声信号を再生して出力する。この結
果、再生レートはエンコーダ２による符号化のレートと
一致し、音声入力信号に忠実な音声再生信号が出力され
るわけである。
【０００６】図３に示すように、ＰＬＬ１０は、減算器
３０、Ｄ／Ａコンバータ３２、ループフィルタ３４、電
圧制御発振器（ＶＣＯ）３６およびカウンタ３８から構
成されている。このＰＬＬ１０では、ｉ番目のパケット
ｉが再生される際、そのパケットｉのＳＣＲ（ｉ）がカ
ウンタ３８にロードされる。同時にそのタイミングで、
減算器３０において、（ｉ−１）番目のパケット（ｉ−
１）が再生されたときのカウント値＊ＳＣＲ（ｉ−１）
がＳＣＲ（ｉ）から減算され、その差ΔＳＣＲが次のパ
ケット（ｉ＋１）が再生されるまで保持される。差ΔＳ
ＣＲは、Ｄ／Ａコンバータ３２によりアナログ信号化さ
れ、応答性を改善するためのループフィルタ３４を通し
て、ＶＣＯ３６に入力される。そして、定常時のロック
した状態では、ＶＣＯ３６は、システムクロックｆｏに
同期した周波数のクロック信号ｆｏ’を出力する。
３０、Ｄ／Ａコンバータ３２、ループフィルタ３４、電
圧制御発振器（ＶＣＯ）３６およびカウンタ３８から構
成されている。このＰＬＬ１０では、ｉ番目のパケット
ｉが再生される際、そのパケットｉのＳＣＲ（ｉ）がカ
ウンタ３８にロードされる。同時にそのタイミングで、
減算器３０において、（ｉ−１）番目のパケット（ｉ−
１）が再生されたときのカウント値＊ＳＣＲ（ｉ−１）
がＳＣＲ（ｉ）から減算され、その差ΔＳＣＲが次のパ
ケット（ｉ＋１）が再生されるまで保持される。差ΔＳ
ＣＲは、Ｄ／Ａコンバータ３２によりアナログ信号化さ
れ、応答性を改善するためのループフィルタ３４を通し
て、ＶＣＯ３６に入力される。そして、定常時のロック
した状態では、ＶＣＯ３６は、システムクロックｆｏに
同期した周波数のクロック信号ｆｏ’を出力する。
【０００７】上述のように、デコーダ８は、このクロッ
ク信号ｆｏ’に同期したレートで音声信号を再生して出
力する。
ク信号ｆｏ’に同期したレートで音声信号を再生して出
力する。
【０００８】
【発明が解決しようとする課題】しかしながら、デコー
ダ８による再生レートが、エンコーダ２による符号化の
レートに一致する固定のレートであるために、例えば音
声データを再生してカラオケ演奏用に使用する場合など
に、再生速度を変更するには、パケットのサンプリング
レート変更やピッチ変更の処理を、専用のハードウエア
やＤＳＰ（デジタルシグナルプロセッサ）により行う必
要があり、装置の大型化やコストアップにつながるとい
う欠点があった。
ダ８による再生レートが、エンコーダ２による符号化の
レートに一致する固定のレートであるために、例えば音
声データを再生してカラオケ演奏用に使用する場合など
に、再生速度を変更するには、パケットのサンプリング
レート変更やピッチ変更の処理を、専用のハードウエア
やＤＳＰ（デジタルシグナルプロセッサ）により行う必
要があり、装置の大型化やコストアップにつながるとい
う欠点があった。
【０００９】本発明は、上述した問題点を解決するため
になされたものであり、ハードウエアの規模を大きくす
ることなく、デコーダによる再生速度を変更させること
ができるクロック信号発生器を提供すること目的として
いる。
になされたものであり、ハードウエアの規模を大きくす
ることなく、デコーダによる再生速度を変更させること
ができるクロック信号発生器を提供すること目的として
いる。
【００１０】
【課題を解決するための手段】上記課題を解決するため
の手段として、請求項１記載のクロック信号発生器は、
時分割方式で転送されてくるパケット化データを再生す
るデコーダに再生レート調節用のクロック信号を供給す
るクロック信号発生器であって、前記パケット化データ
に挿入されている時間基準参照情報を用いて前記クロッ
ク信号を生成するクロック信号生成手段を備えるクロッ
ク信号発生器において、前記時間基準参照情報を補正す
ることにより前記クロック信号生成手段が生成する前記
クロック信号の周波数を変動させるクロック信号調整手
段を設けたことを特徴とする。
の手段として、請求項１記載のクロック信号発生器は、
時分割方式で転送されてくるパケット化データを再生す
るデコーダに再生レート調節用のクロック信号を供給す
るクロック信号発生器であって、前記パケット化データ
に挿入されている時間基準参照情報を用いて前記クロッ
ク信号を生成するクロック信号生成手段を備えるクロッ
ク信号発生器において、前記時間基準参照情報を補正す
ることにより前記クロック信号生成手段が生成する前記
クロック信号の周波数を変動させるクロック信号調整手
段を設けたことを特徴とする。
【００１１】請求項２記載のクロック信号発生器は、請
求項１記載のクロック信号発生器において、前記クロッ
ク信号調整手段に前記時間基準参照情報の補正量を指示
する指示手段を設けたことを特徴とする。
求項１記載のクロック信号発生器において、前記クロッ
ク信号調整手段に前記時間基準参照情報の補正量を指示
する指示手段を設けたことを特徴とする。
【００１２】
【発明の実施の形態】上記の構成になる請求項１記載の
クロック信号発生器においては、クロック信号生成手段
は、パケット化データに挿入されている時間基準参照情
報を用いてクロック信号を生成する。クロック信号調整
手段は、時間基準参照情報を補正することによりクロッ
ク信号生成手段が生成するクロック信号の周波数を変動
させる。
クロック信号発生器においては、クロック信号生成手段
は、パケット化データに挿入されている時間基準参照情
報を用いてクロック信号を生成する。クロック信号調整
手段は、時間基準参照情報を補正することによりクロッ
ク信号生成手段が生成するクロック信号の周波数を変動
させる。
【００１３】デコーダは、このクロック信号生成手段が
生成するクロック信号に従ったレートでパケット化デー
タを再生するから、クロック信号の周波数を変動させる
ことによって、デコーダの再生レートを変化させること
ができる。このため、例えば音声データを再生してカラ
オケ演奏用に使用する場合などに、演奏速度を簡単に変
更できる。しかも、パケットのサンプリングレート変更
やピッチ変更の処理を行うための専用のハードウエア等
を要さないので、ハードウエアの規模は大きくならな
い。
生成するクロック信号に従ったレートでパケット化デー
タを再生するから、クロック信号の周波数を変動させる
ことによって、デコーダの再生レートを変化させること
ができる。このため、例えば音声データを再生してカラ
オケ演奏用に使用する場合などに、演奏速度を簡単に変
更できる。しかも、パケットのサンプリングレート変更
やピッチ変更の処理を行うための専用のハードウエア等
を要さないので、ハードウエアの規模は大きくならな
い。
【００１４】請求項２記載のクロック信号発生器におい
ては、指示手段は、クロック信号調整手段に時間基準参
照情報の補正量を指示する。これにより、デコーダの再
生速度を使用者が望む再生速度に調整することが可能と
なる。
ては、指示手段は、クロック信号調整手段に時間基準参
照情報の補正量を指示する。これにより、デコーダの再
生速度を使用者が望む再生速度に調整することが可能と
なる。
【００１５】
【具体例】次に、本発明の具体例により発明の実施の形
態を詳しく説明する。図４に示すように、この具体例の
クロック信号発生器４０は、クロック生成手段としての
ＰＬＬ１０を備えている。このＰＬＬ１０は、従来例と
して図３に示したのと同様の構成のであるので、図３と
同じ品番を使用して各部の説明は省略する。また、この
クロック信号発生器４０は、図１に示されるＰＬＬ１０
と置き換えて使用されるので、システムの構成について
も図１を援用して説明を省略する。
態を詳しく説明する。図４に示すように、この具体例の
クロック信号発生器４０は、クロック生成手段としての
ＰＬＬ１０を備えている。このＰＬＬ１０は、従来例と
して図３に示したのと同様の構成のであるので、図３と
同じ品番を使用して各部の説明は省略する。また、この
クロック信号発生器４０は、図１に示されるＰＬＬ１０
と置き換えて使用されるので、システムの構成について
も図１を援用して説明を省略する。
【００１６】図４に示すように、クロック信号発生器４
０では、ＰＬＬ１０の減算器３０の前段に加算器４２が
配置されている。加算器４２の一方の入力は、図１に示
される伝送路Ｌからの入力である。加算器４２の他方の
入力は、差分発生器４４からの入力であり、加算器４２
と差分発生器４４とで、本発明のクロック信号調整手段
が構成されている。差分発生器４４には、指示手段とし
ての差分入力器４６が接続されている。
０では、ＰＬＬ１０の減算器３０の前段に加算器４２が
配置されている。加算器４２の一方の入力は、図１に示
される伝送路Ｌからの入力である。加算器４２の他方の
入力は、差分発生器４４からの入力であり、加算器４２
と差分発生器４４とで、本発明のクロック信号調整手段
が構成されている。差分発生器４４には、指示手段とし
ての差分入力器４６が接続されている。
【００１７】差分入力器４６は、アップキーとダウンキ
ー（図示略）を備えておりアップキーを１回押す毎に出
力値を１段階上げ、ダウンキーを１回押す毎に出力値を
１段階下げる。この出力値は、０を挟んでプラス側およ
びマイナス側に変化するもので、０の状態からアップキ
ーを押せば＋１となり、ダウンキーを押せば−１とな
る。
ー（図示略）を備えておりアップキーを１回押す毎に出
力値を１段階上げ、ダウンキーを１回押す毎に出力値を
１段階下げる。この出力値は、０を挟んでプラス側およ
びマイナス側に変化するもので、０の状態からアップキ
ーを押せば＋１となり、ダウンキーを押せば−１とな
る。
【００１８】差分入力器４６の出力値は、差分発生器４
４に入力される。差分発生器４４は、差分入力器４６の
出力値に応じて、差分ΔＳをデジタル値として出力す
る。つまり、差分入力器４６のアップキーを操作する
と、差分発生器４４が出力する差分ΔＳが大きくなり、
ダウンキーを操作すると差分ΔＳが小さくなる構成であ
る。なお、この差分ΔＳは、差分入力器４６の出力値の
正負に応じて正負の値をとる。
４に入力される。差分発生器４４は、差分入力器４６の
出力値に応じて、差分ΔＳをデジタル値として出力す
る。つまり、差分入力器４６のアップキーを操作する
と、差分発生器４４が出力する差分ΔＳが大きくなり、
ダウンキーを操作すると差分ΔＳが小さくなる構成であ
る。なお、この差分ΔＳは、差分入力器４６の出力値の
正負に応じて正負の値をとる。
【００１９】次に、このような構成を備えるクロック信
号発生器４０の動作について説明する。従来技術の説明
で述べたように、伝送路Ｌから音声ストリームが転送さ
れてくると、デコーダ８が、その音声ストリームをデコ
ードして音声再生信号を再生し、出力する。この際、デ
コーダ８は、クロック信号発生器４０によるクロック信
号ｆｏ’で規定されるレートで再生する。
号発生器４０の動作について説明する。従来技術の説明
で述べたように、伝送路Ｌから音声ストリームが転送さ
れてくると、デコーダ８が、その音声ストリームをデコ
ードして音声再生信号を再生し、出力する。この際、デ
コーダ８は、クロック信号発生器４０によるクロック信
号ｆｏ’で規定されるレートで再生する。
【００２０】このとき、差分入力器４６の出力値が０で
あれば、差分発生器４４からの差分ΔＳも０とされるの
で、加算器４２は、本発明の時間基準参照情報に該当す
るパケットｉの時間基準参照値ＳＣＲ（ｉ）をそのまま
ＳＣＲ（ｉ）’として出力することになり、クロック信
号発生器４０のが出力するクロック信号ｆｏ’は、従来
技術と同様に、システムクロックｆｏに同期した周波数
となる。このため、デコーダ８の再生レートは、エンコ
ーダ２による符号化のレートと一致し、音声入力信号に
忠実な音声再生信号が出力される。
あれば、差分発生器４４からの差分ΔＳも０とされるの
で、加算器４２は、本発明の時間基準参照情報に該当す
るパケットｉの時間基準参照値ＳＣＲ（ｉ）をそのまま
ＳＣＲ（ｉ）’として出力することになり、クロック信
号発生器４０のが出力するクロック信号ｆｏ’は、従来
技術と同様に、システムクロックｆｏに同期した周波数
となる。このため、デコーダ８の再生レートは、エンコ
ーダ２による符号化のレートと一致し、音声入力信号に
忠実な音声再生信号が出力される。
【００２１】ところが、例えば差分入力器４６の出力値
が正の値であると、差分発生器４４から出力される差分
ΔＳも正の値となる。このため加算器４２から出力され
るＳＣＲ（ｉ）’は、元のＳＣＲ（ｉ）よりも大きくな
る。すると、減算器３０によるΔＳＣＲが前回までの値
よりも大きくなるから、クロック信号ｆｏ’の周波数
は、システムクロックｆｏの周波数よりも高くなる。こ
の結果、デコーダ８の再生レートは、エンコーダ２によ
る符号化のレートよりも高くなり、音声再生信号の再生
速度が上がる。結局、この音声再生信号を使用する演奏
の速度は、何も操作しない場合に比べて速まることにな
る。
が正の値であると、差分発生器４４から出力される差分
ΔＳも正の値となる。このため加算器４２から出力され
るＳＣＲ（ｉ）’は、元のＳＣＲ（ｉ）よりも大きくな
る。すると、減算器３０によるΔＳＣＲが前回までの値
よりも大きくなるから、クロック信号ｆｏ’の周波数
は、システムクロックｆｏの周波数よりも高くなる。こ
の結果、デコーダ８の再生レートは、エンコーダ２によ
る符号化のレートよりも高くなり、音声再生信号の再生
速度が上がる。結局、この音声再生信号を使用する演奏
の速度は、何も操作しない場合に比べて速まることにな
る。
【００２２】同様に、差分入力器４６の出力値を負の値
とすれば、クロック信号ｆｏ’の周波数は、システムク
ロックｆｏの周波数よりも低くなり、音声再生信号の再
生速度が下がるので、この音声再生信号を使用する演奏
の速度は、何も操作しない場合に比べて遅くなる。
とすれば、クロック信号ｆｏ’の周波数は、システムク
ロックｆｏの周波数よりも低くなり、音声再生信号の再
生速度が下がるので、この音声再生信号を使用する演奏
の速度は、何も操作しない場合に比べて遅くなる。
【００２３】このように、クロック信号発生器４０を使
用すれば、ハードウエアの規模を大きくすることなく、
デコーダ８による再生速度を変更させることができる。
また、使用者は、差分入力器４６を操作して、デコーダ
８の再生速度を所望の速度に調整することができる。
用すれば、ハードウエアの規模を大きくすることなく、
デコーダ８による再生速度を変更させることができる。
また、使用者は、差分入力器４６を操作して、デコーダ
８の再生速度を所望の速度に調整することができる。
【００２４】以上、具体例に従って、本発明の実施の形
態について説明したが、本発明はこのような具体例に限
定されるものではなく、本発明の要旨を逸脱しない範囲
でさまざまに実施できることは言うまでもない。例え
ば、具体例では音声入力信号をエンコードした音声デー
タをパケット化して転送し、デコーダで再生する例を挙
げたが、映像データを時分割方式で転送して再生する場
合や、音声データと映像データとを時分割多重化して転
送して再生するものであってもよい。これらの場合、本
発明のクロック信号発生器を音声ストリームの再生に使
用すれば、上述のように音声出力の速度（例えば演奏速
度）を変化させることができる。また、映像ストリーム
の再生に利用すれば、動画の進行速度を変化させること
ができる。
態について説明したが、本発明はこのような具体例に限
定されるものではなく、本発明の要旨を逸脱しない範囲
でさまざまに実施できることは言うまでもない。例え
ば、具体例では音声入力信号をエンコードした音声デー
タをパケット化して転送し、デコーダで再生する例を挙
げたが、映像データを時分割方式で転送して再生する場
合や、音声データと映像データとを時分割多重化して転
送して再生するものであってもよい。これらの場合、本
発明のクロック信号発生器を音声ストリームの再生に使
用すれば、上述のように音声出力の速度（例えば演奏速
度）を変化させることができる。また、映像ストリーム
の再生に利用すれば、動画の進行速度を変化させること
ができる。
【００２５】なお、時分割多重化の例としてＭＰＥＧ方
式を挙げているが、本発明は他の時分割方式でも適用で
きる。また、差分入力器としては、具体例のようにアッ
プ／ダウンキーを使用するほかに、ダイヤルやスライダ
等さまざまな入力形態が可能である。あるいは、例えば
「速」、「並」、「遅」の３段階のスイッチを設けてお
いて、使用者がいずれかを選択する構成も可能である。
式を挙げているが、本発明は他の時分割方式でも適用で
きる。また、差分入力器としては、具体例のようにアッ
プ／ダウンキーを使用するほかに、ダイヤルやスライダ
等さまざまな入力形態が可能である。あるいは、例えば
「速」、「並」、「遅」の３段階のスイッチを設けてお
いて、使用者がいずれかを選択する構成も可能である。
【００２６】
【発明の効果】以上説明したように、請求項１記載のク
ロック信号発生器によれば、ハードウエアの規模を大き
くすることなく、デコーダによる再生速度を変更させる
ことができる。
ロック信号発生器によれば、ハードウエアの規模を大き
くすることなく、デコーダによる再生速度を変更させる
ことができる。
【００２７】また、請求項２記載のクロック信号発生器
によれば、使用者は、デコーダの再生速度を所望の速度
に調整することができる。
によれば、使用者は、デコーダの再生速度を所望の速度
に調整することができる。
【図１】 従来例の時分割方式による音声データの転送
と再生に使用されるシステムを例示するブロック図であ
る。
と再生に使用されるシステムを例示するブロック図であ
る。
【図２】 従来例および具体例のシステムにおける音声
ストリームの構造の説明図である。
ストリームの構造の説明図である。
【図３】 従来例のクロック信号発生器の構成を示すブ
ロック図である。
ロック図である。
【図４】 具体例のクロック信号発生器の構成を示すブ
ロック図である。
ロック図である。
２・・・エンコーダ、 ４・・・補助記憶装置、 ６・・・パケタイザ、 ８・・・デコーダ、 １０・・・ＰＬＬ（クロック信号生成手段）、 ３０・・・減算器、 ３２・・・Ｄ／Ａコンバータ、 ３４・・・ループフィルタ、 ３８・・・カウンタ、 ４０・・・クロック信号発生器、 ４２・・・加算器（クロック信号調整手段）、 ４４・・・差分発生器（クロック信号調整手段）、 ４６・・・差分入力器（指示手段）、 Ｌ・・・伝送路。
Claims (2)
- 【請求項１】 時分割方式で転送されてくるパケット化
データを再生するデコーダに再生レート調節用のクロッ
ク信号を供給するクロック信号発生器であって、 前記パケット化データに挿入されている時間基準参照情
報を用いて前記クロック信号を生成するクロック信号生
成手段を備えるクロック信号発生器において、 前記時間基準参照情報を補正することにより前記クロッ
ク信号生成手段が生成する前記クロック信号の周波数を
変動させるクロック信号調整手段を設けたことを特徴と
するクロック信号発生器。 - 【請求項２】 請求項１記載のクロック信号発生器にお
いて、 前記クロック信号調整手段に前記時間基準参照情報の補
正量を指示する指示手段を設けたことを特徴とするクロ
ック信号発生器。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7220841A JPH0964843A (ja) | 1995-08-29 | 1995-08-29 | クロック信号発生器 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7220841A JPH0964843A (ja) | 1995-08-29 | 1995-08-29 | クロック信号発生器 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0964843A true JPH0964843A (ja) | 1997-03-07 |
Family
ID=16757389
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7220841A Pending JPH0964843A (ja) | 1995-08-29 | 1995-08-29 | クロック信号発生器 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0964843A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7016354B2 (en) | 2002-09-03 | 2006-03-21 | Intel Corporation | Packet-based clock signal |
| US7181544B2 (en) | 2002-09-03 | 2007-02-20 | Intel Corporation | Network protocol engine |
| US7324540B2 (en) | 2002-12-31 | 2008-01-29 | Intel Corporation | Network protocol off-load engines |
-
1995
- 1995-08-29 JP JP7220841A patent/JPH0964843A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7016354B2 (en) | 2002-09-03 | 2006-03-21 | Intel Corporation | Packet-based clock signal |
| US7181544B2 (en) | 2002-09-03 | 2007-02-20 | Intel Corporation | Network protocol engine |
| US7324540B2 (en) | 2002-12-31 | 2008-01-29 | Intel Corporation | Network protocol off-load engines |
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