JPH0962234A - Liquid crystal display device and driving method thereof - Google Patents

Liquid crystal display device and driving method thereof

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JPH0962234A
JPH0962234A JP23477795A JP23477795A JPH0962234A JP H0962234 A JPH0962234 A JP H0962234A JP 23477795 A JP23477795 A JP 23477795A JP 23477795 A JP23477795 A JP 23477795A JP H0962234 A JPH0962234 A JP H0962234A
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JP
Japan
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voltage
signal
liquid crystal
gradation
timing signal
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Pending
Application number
JP23477795A
Other languages
Japanese (ja)
Inventor
Yoshio Owaki
義雄 大脇
Yukihiro Sato
幸宏 佐藤
Toru Watanabe
徹 渡辺
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Hitachi Ltd
Hitachi Consumer Electronics Co Ltd
Japan Display Inc
Original Assignee
Hitachi Device Engineering Co Ltd
Hitachi Ltd
Hitachi Consumer Electronics Co Ltd
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Filing date
Publication date
Application filed by Hitachi Device Engineering Co Ltd, Hitachi Ltd, Hitachi Consumer Electronics Co Ltd filed Critical Hitachi Device Engineering Co Ltd
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Abstract

PROBLEM TO BE SOLVED: To provide a liquid crystal display device which can remarkably reduce the number of terminals and the number of wirings necessary for multivalued gradation voltages, and the driving method. SOLUTION: A plurality of multivalued gradation voltages are multiplexed synchronizing with a timing signal and output in a power circuit, the multivalued gradation voltages multiplexingly input synchronizing with the timing signal are respectively distributed to a plurality of sample hold circuits SHC1-2n by the above-mentioned timing signal and held with them, serially input display data DATA are taken in a data latch and decoded so as to form a selection signal, and the gradation voltage corresponding to the signal is output from the multivalued gradation voltages held with the sample hold circuits SHC1-2n. Hereby, multivalued voltages required for gradation display can be taken in by the use of one external terminal and wiring regardless of the number of gradation voltages, and miniaturization of a package and reliability of connection to a printed circuit board can be improved.

Description

【発明の詳細な説明】Detailed Description of the Invention

【0001】[0001]

【産業上の利用分野】この発明は、液晶表示装置とその
駆動方法に関し、特にディジタル式の多値階調表示を行
わせるTFT(薄膜トランジスタ)液晶表示パネルを持
つ液晶表示装置とその駆動方法に利用して有効な技術に
関するものである。
BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a liquid crystal display device and a driving method thereof, and particularly to a liquid crystal display device having a TFT (thin film transistor) liquid crystal display panel for performing digital multi-value gradation display and a driving method thereof. It is related to effective technology.

【0002】[0002]

【従来の技術】従来のディジタル式階調表示用ドライバ
は、1994年日経PB社発行「フラットディスプレ
イ’94」第178頁の図2に示されているように、複
数の階調電源を外部からドライバの個別の端子に入力
し、ディジタル表示データをデコードして形成された選
択信号により上記複数からなる階調電圧の中からそれに
対応する1つを選択して液晶駆動信号を生成するもので
ある。
2. Description of the Related Art As shown in FIG. 2 on page 178 of "Flat Display '94" issued by Nikkei PB, 1994, a conventional digital gradation display driver is provided with a plurality of gradation power sources from the outside. A liquid crystal drive signal is generated by selecting one corresponding to the gray scale voltage from the plurality of gray scale voltages according to a selection signal formed by decoding the digital display data by inputting to individual terminals of the driver. .

【0003】[0003]

【発明が解決しようとする課題】表示性能を高くするた
めには、階調電圧を増加させることが必要とされる。し
かし、上記のような従来の表示用ドライバでは、上記階
調電圧を個別の端子から入力するものであるために、表
示ドライバを構成する半導体集積回路装置の外部端子数
が増加するとともに、表示ドライバが搭載されるプリン
ト基板等の実装基板の配線数を増加させてしまう。上記
のように外部端子数が増加すると、それに対応してパッ
ケージの大型化が免れないこと、及び入力端子間隔が狭
くなり、プリント基板との接続時の信頼性を悪くしてし
まう。
To improve the display performance, it is necessary to increase the gradation voltage. However, in the conventional display driver as described above, since the gray scale voltage is input from individual terminals, the number of external terminals of the semiconductor integrated circuit device forming the display driver increases and the display driver also increases. This increases the number of wires on a mounting board such as a printed board on which is mounted. As described above, if the number of external terminals increases, the size of the package must be correspondingly increased, and the interval between the input terminals becomes narrower, which deteriorates the reliability when connecting to the printed circuit board.

【0004】この発明の目的は、多値階調電圧に必要な
端子数及び配線数を大幅に削減できる液晶表示装置とそ
の駆動方法を提供することにある。この発明の前記なら
びにそのほかの目的と新規な特徴は、本明細書の記述お
よび添付図面から明らかになるであろう。
An object of the present invention is to provide a liquid crystal display device and a driving method thereof, which can greatly reduce the number of terminals and wirings required for multi-value gradation voltage. The above and other objects and novel features of the present invention will become apparent from the description of the present specification and the accompanying drawings.

【0005】[0005]

【課題を解決するための手段】本願において開示される
発明のうち代表的なものの概要を簡単に説明すれば、下
記の通りである。すなわち、電源回路において複数から
なる多値階調電圧をタイミング信号に同期して多重化し
て出力させ、上記タイミング信号に同期して多重化され
て入力された多値階調電圧を上記タイミング信号により
複数からなるサンプルホールド回路にそれぞれ分配して
保持させておき、シリアルに入力された表示データをデ
ータラッチに取り込み、それをデコードして選択信号を
形成して、上記サンプルホールド回路に保持された多値
階調電圧の中からそれに対応した階調電圧を出力させる
ようにする。
The following is a brief description of an outline of a typical invention among the inventions disclosed in the present application. That is, in the power supply circuit, multiple multi-value gray scale voltages are multiplexed and output in synchronization with the timing signal, and the multi-value gray scale voltage multiplexed and input in synchronization with the timing signal is input by the timing signal. The display data input serially is stored in a plurality of sample and hold circuits, which are then held by the sample and hold circuits, which are decoded to form a selection signal. The gradation voltage corresponding to the value gradation voltage is output.

【0006】[0006]

【作用】上記した手段によれば、階調電圧数に無関係に
1つの外部端子及び配線により階調表示に必要な多値電
圧を取り込むことができ、パッケージの小型化とプリン
ト基板との接続時の信頼性を高くすることができる。
According to the above-mentioned means, a multi-valued voltage required for gradation display can be taken in by one external terminal and wiring irrespective of the number of gradation voltages. Can increase the reliability of.

【0007】[0007]

【実施例】図1には、この発明に係る液晶表示装置に用
いられる階調表示用ドライバの一実施例の要部ブロック
が示さている。同図の各回路ブロックは、公知の半導体
集積回路の製造技術によって、単結晶シリコンのような
1個の半導体基板上において形成される。同図の階調表
示用ドライバは、TFT構成の液晶表示パネルの信号線
電極に供給される駆動信号を形成する。
1 is a block diagram showing a main part of an embodiment of a gradation display driver used in a liquid crystal display device according to the present invention. Each circuit block in the figure is formed on one semiconductor substrate such as single crystal silicon by a known semiconductor integrated circuit manufacturing technique. The gradation display driver shown in the figure forms a drive signal supplied to a signal line electrode of a liquid crystal display panel having a TFT structure.

【0008】この実施例の階調表示用ドライバ(信号線
駆動回路)DDVは、後述するようにY1〜Y160の
ように160本分の信号線電極に対応した駆動出力を形
成することができる。同図には、そのうちの1つの信号
線電極Y1に対応した出力回路と、上記のようなY1〜
160に対して共通に用いられる1ないしnからなる階
調電圧回路が例示的に示されている。
The gradation display driver (signal line drive circuit) DDV of this embodiment can form drive outputs corresponding to 160 signal line electrodes like Y1 to Y160 as described later. In the figure, an output circuit corresponding to one of the signal line electrodes Y1 and Y1 to
A gray scale voltage circuit composed of 1 to n commonly used for 160 is shown as an example.

【0009】この実施例の階調表示用ドライバDDV
は、表示データDATAを上記階調電圧回路により形成
された階調電源を用いてアナログ信号に変換して出力す
ることよりTFT液晶表示パネルを階調表示させる。デ
ィジタル信号処理回路DSCは、クロック信号CL2に
同期して供給される表示データDATAを順次に取り込
みシフトレジスタ、かかるシフトレジスタに取り込まれ
た1ライン分の表示データをパラレルに受けるデータレ
ジスタを含む。ディジタル/アナログ変換回路DAC
は、上記データレジスタに取り込まれた表示データを解
読して選択信号を形成するデコーダ及びかかる選択信号
により階調電圧回路により形成されたI1〜Inからな
る階調電圧入力端子の中から1つを選んで出力させるマ
ルチプレクサから構成される。この出力タイミングは、
走査タイミングに同期したタイミング信号CL1により
制御される。
The gradation display driver DDV of this embodiment
Converts the display data DATA into an analog signal by using the gradation power supply formed by the gradation voltage circuit and outputs the analog signal to display the gradation on the TFT liquid crystal display panel. The digital signal processing circuit DSC includes a shift register that sequentially takes in the display data DATA supplied in synchronization with the clock signal CL2, and a data register that receives the display data for one line fetched in the shift register in parallel. Digital / analog conversion circuit DAC
Is a decoder that decodes the display data fetched in the data register to form a selection signal and one of the grayscale voltage input terminals consisting of I1 to In formed by the grayscale voltage circuit by the selection signal. It consists of a multiplexer that selects and outputs. This output timing is
It is controlled by the timing signal CL1 synchronized with the scanning timing.

【0010】従来の階調表示用ドライバでは、上記ディ
ジタル/アナログ変換回路DACの入力端子I1〜In
に対応して外部端子が設けられ、それに階調電源により
形成された階調電圧が供給されるものであるために、階
調数に対応して外部端子数及び入力線の数が増加してし
まうものである。これに対して、この実施例では1つの
外部端子INが設けられる。この入力端子INには、特
に制限されないが、上記走査タイミング信号に同期した
タイミング信号CL1に同期して、階調電圧が多重化さ
れて繰り返して入力される。タイミング信号SDATA
は、上記多重化された入力される複数の階調電圧を規定
するものであり、例えば上記複数からなる階調電圧に入
力の最初に発生される。
In the conventional gradation display driver, the input terminals I1 to In of the digital / analog conversion circuit DAC are used.
Since the external terminals are provided corresponding to and the gradation voltage generated by the gradation power source is supplied to the external terminals, the number of external terminals and the number of input lines increase corresponding to the number of gradations. It is something that ends up. On the other hand, in this embodiment, one external terminal IN is provided. Although not particularly limited, the grayscale voltage is multiplexed and repeatedly input to the input terminal IN in synchronization with the timing signal CL1 synchronized with the scanning timing signal. Timing signal SDATA
Defines a plurality of multiplexed grayscale voltages to be input, and is generated, for example, at the beginning of the input to the grayscale voltages composed of a plurality of grayscale voltages.

【0011】制御回路CCは、上記のように多重化され
た階調電圧をそれぞれ対応したサンプリングホールド回
路に保持させる選択信号を形成する。例えば、上記タイ
ミング信号SDATAにより選択信号に対応した初期値
が入力されるシフトレジスタを上記タイミング信号CL
1によりシフトさせて上記一連の選択信号を形成する。
あるいは、上記タイミング信号SDATAによりカンウ
タをリセットし、かかるカウンタにより上記タイミング
信号CL1を計数し、その計数出力をデコードして上記
選択信号を形成する。
The control circuit CC forms a selection signal for causing the corresponding sampling and holding circuits to hold the grayscale voltages multiplexed as described above. For example, a shift register to which an initial value corresponding to a selection signal is input by the timing signal SDATA is connected to the timing signal CL.
1 to shift to form the series of selection signals.
Alternatively, the counter is reset by the timing signal SDATA, the timing signal CL1 is counted by the counter, and the count output is decoded to form the selection signal.

【0012】液晶駆動は交流駆動を行うのが原則である
ために、上記多重化される階調電圧も正極性のものと負
極性のものとが一対とされる。それ故、サンプルホール
ド回路も上記正極性のものと負極性のもののように2個
のサンプルホールド回路SHC1とSHC2、SHC3
とSHC4のように各階調電圧に一対の回路が設けられ
る。特に制限されないが、外部から入力される階調電圧
も正極性の電圧と負極性の電圧とが交互に供給され、そ
れに対応してSHC1ないしSHC2nからなる2n個
のサンプルホールド回路が設けられることになる。
Since the liquid crystal drive is in principle driven by alternating current, the gray scale voltages to be multiplexed are paired with positive polarity and negative polarity. Therefore, the sample and hold circuit also has two sample and hold circuits SHC1 and SHC2, SHC3 like those of the positive polarity and the negative polarity.
And a pair of circuits are provided for each gradation voltage like SHC4. Although not particularly limited, a grayscale voltage input from the outside is alternately supplied with a positive polarity voltage and a negative polarity voltage, and 2n sample hold circuits including SHC1 to SHC2n are provided correspondingly. Become.

【0013】サンプルホールド回路SHC1は、入力電
圧のサンプリングを行うスイッチSW1と、入力電圧を
保持するキャパシタC1及びかかる保持電圧を出力させ
る出力バッファB1から構成される。出力バッファは、
特に制限されないが、ボルテージフォロワ形態にされた
差動増幅回路を用いることができる。上記出力バッファ
B1の出力はスイッチSWO1を介してディジタル/ア
ナログ変換回路DACの入力端子I1に供給される。上
記サンプルホールド回路SHC1と対にされたサンプル
ホールド回路SHC2も、上記同様に入力スイッチSW
2、キャパシタC2及び出力バッファB2と出力スイッ
チSWO2から構成される。この出力スイッチSWO2
は、上記出力スイッチSWO1と同じ入力端子I1に階
調電圧を供給する。
The sample hold circuit SHC1 comprises a switch SW1 for sampling the input voltage, a capacitor C1 for holding the input voltage, and an output buffer B1 for outputting the held voltage. The output buffer is
Although not particularly limited, it is possible to use a differential amplifier circuit in the form of a voltage follower. The output of the output buffer B1 is supplied to the input terminal I1 of the digital / analog conversion circuit DAC via the switch SWO1. The sample and hold circuit SHC2 paired with the sample and hold circuit SHC1 also has an input switch SW in the same manner as above.
2, a capacitor C2, an output buffer B2, and an output switch SWO2. This output switch SWO2
Supplies a gradation voltage to the same input terminal I1 as the output switch SWO1.

【0014】これら対とされる出力スイッチSWO1と
SWO2は、交流化信号Mにより相補的にスイッチ制御
される。つまり、交流化信号Mがハイレベルのときに
は、スイッチSWO1がオン状態になり、正極性に対応
した階調電圧を上記入力端子I1に供給する。交流化信
号Mがロウレベルのときには、インバータ回路IBの出
力信号がハイレベルになり、上記スイッチSWO1に代
えてスイッチSWO2がオン状態になり、負極性に対応
した階調電圧を上記入力端子IIに供給する。例示的に
示されている他の階調電圧用入力I2とInに対応した
出力スイッチSWO3とSWO4及びSWO2n−1と
SWO2nも上記交流化信号Mにより同様にスイッチ制
御される。
The paired output switches SWO1 and SWO2 are complementarily switched by the alternating signal M. That is, when the alternating signal M is at a high level, the switch SWO1 is turned on, and the gradation voltage corresponding to the positive polarity is supplied to the input terminal I1. When the alternating signal M is at low level, the output signal of the inverter circuit IB becomes high level, the switch SWO2 is turned on instead of the switch SWO1, and the gradation voltage corresponding to the negative polarity is supplied to the input terminal II. To do. The output switches SWO3 and SWO4 and SWO2n-1 and SWO2n corresponding to the other grayscale voltage inputs I2 and In shown by way of example are similarly switch-controlled by the alternating signal M.

【0015】図2には、上記多階調電圧を入力動作とそ
の取り込み動作を説明するためのタイミング図が示され
ている。液晶駆動電源回路では、タイミング信号CL1
を用いて、タイミング信号SDATAを発生させ、以後
このタイミング信号に同期して階調電圧V1+、V1
−、V2+、V2−、…Vn+、Vn−の順序で変化す
る入力電圧VSを発生させる。上記のようにキャパシタ
に保持された電圧は、時間の経過とともにリーク電流に
より変化してしまうので、上記最後の階調電圧Vn−を
入力した後は、再びタイミング信号SDATAを発生さ
せ、上記と同じ順序で階調電圧VSを繰り返して発生さ
せる。ここで、電圧VCは上記のように多重化されて入
力される階調電圧VSの中点電圧である。
FIG. 2 shows a timing chart for explaining the input operation and the fetch operation of the multi-gradation voltage. In the liquid crystal drive power supply circuit, the timing signal CL1
To generate the timing signal SDATA, and thereafter, in synchronization with this timing signal, the gradation voltages V1 + and V1
An input voltage VS that changes in the order of −, V2 +, V2 −, ... Vn +, Vn− is generated. As described above, the voltage held in the capacitor changes with the passage of time due to the leak current. Therefore, after inputting the last gradation voltage Vn−, the timing signal SDATA is generated again, and the same as above. The gradation voltage VS is repeatedly generated in order. Here, the voltage VC is the midpoint voltage of the grayscale voltage VS that is multiplexed and input as described above.

【0016】この実施例の階調表示用ドライバDDVに
おいては、制御信号CCにより選択信号が発生されて、
電圧V1+に同期してスイッチSW1がオン状態にな
り、サンプルホールド回路SHC1に上記電圧V1+が
保持される。次に、スイッチSW2のオン状態によりサ
ンプルホールド回路SHC2に上記電圧V1−が保持さ
れる。以後、順次に上記のように多重化されて入力され
る階調電圧VSは、上記タイミング信号CL1に同期し
て発生される選択信号により、それぞれに対応したサン
プルホールド回路に分配されて保持される。
In the gradation display driver DDV of this embodiment, a selection signal is generated by the control signal CC,
The switch SW1 is turned on in synchronization with the voltage V1 +, and the voltage V1 + is held in the sample hold circuit SHC1. Next, the voltage V1− is held in the sample hold circuit SHC2 by turning on the switch SW2. After that, the gradation voltages VS sequentially multiplexed and input as described above are distributed and held by the corresponding sample and hold circuits by the selection signal generated in synchronization with the timing signal CL1. .

【0017】この実施例では、上記のように表示用のタ
イミング信号CL1を利用して階調電圧の取り込みを行
うものであるので、上記のような階調電圧の取り込みと
並行して表示動作が行われる。特に制限されないが、交
流化信号Mは、上記タイミング信号CL1に同期して変
化し、それがロウレベルにときには上記サンプルホール
ド回路に取り込まれた階調電圧のうち、負極性のものが
ディジタル/アナログ変換回路の入力端子I1〜Inに
供給される。上記交流化信号Mがハイレベルのときに
は、上記サンプルホールド回路に取り込まれた階調電圧
のうち、正極性のものがディジタル/アナログ変換回路
の入力端子I1〜Inに供給される。
In this embodiment, since the grayscale voltage is fetched by utilizing the display timing signal CL1 as described above, the display operation is performed in parallel with the fetching of the grayscale voltage as described above. Done. Although not particularly limited, the alternating signal M changes in synchronization with the timing signal CL1, and when it is at a low level, among the grayscale voltages taken in by the sample hold circuit, the negative one is digital / analog converted. It is supplied to the input terminals I1 to In of the circuit. When the alternating signal M is at a high level, of the gradation voltages taken in by the sample hold circuit, positive ones are supplied to the input terminals I1 to In of the digital / analog conversion circuit.

【0018】1画面分の表示動作T1が終了すると、交
流化信号Mが上記の順序とは逆になり、全体として液晶
を交流駆動することができる。つまり、最初の表示期間
(フレーム)では、奇数番目の走査線に対応した液晶に
は負電圧を供給し、偶数番目の走査線に対応した液晶に
は正電圧を供給する。次のフレームでは、上記とは逆に
奇数番目の走査線に対応した液晶には正電圧を供給し、
偶数番目の走査線に対応した液晶には負電圧を供給す
る。
When the display operation T1 for one screen is completed, the alternating signal M is reversed from the above order, and the liquid crystal as a whole can be AC driven. That is, in the first display period (frame), a negative voltage is supplied to the liquid crystal corresponding to the odd-numbered scanning lines, and a positive voltage is supplied to the liquid crystal corresponding to the even-numbered scanning lines. In the next frame, on the contrary to the above, a positive voltage is supplied to the liquid crystal corresponding to the odd-numbered scan lines,
A negative voltage is supplied to the liquid crystal corresponding to the even scan lines.

【0019】上記のようにタイミング信号CL1に同期
して交流化信号Mを変化させるのは、次のような理由に
よるものである。サンプルホールド回路においては、入
力と出力の組み合わせは、次のようにされる。例えば、
上記正の階調電圧V1+を入力しているときには、交流
化信号Mにより階調電圧V1−による表示動作が行わ
れ、負の階調電圧V1−を入力しているときには、交流
化信号Mにより階調電圧V1+による表示動作が行われ
るようにされる。これにより、階調電圧V1+やV1−
の取り込み伴う電圧変動が表示動作に影響しないように
工夫されている。このことは、他の階調電圧V2+〜V
n+のサンプリングと表示動作及階調電圧V2−〜Vn
−のサンプリングと表示動作の関係においても同様であ
る。
The reason why the alternating signal M is changed in synchronization with the timing signal CL1 as described above is as follows. In the sample hold circuit, the combination of input and output is as follows. For example,
When the positive gradation voltage V1 + is input, the display operation by the gradation voltage V1- is performed by the alternating signal M, and when the negative gradation voltage V1- is input, by the alternating signal M. The display operation is performed by the gradation voltage V1 +. As a result, the gradation voltages V1 + and V1-
It is devised so that the voltage fluctuation due to the capture of the signal does not affect the display operation. This means that the other gradation voltages V2 + to V2
n + sampling and display operation and gradation voltage V2--Vn
The same applies to the relationship between the sampling operation of − and the display operation.

【0020】図3には、この発明に係る液晶表示装置の
概略ブロック図が示されている。同図には、発明の理解
を容易にするために、3行、3列の液晶表示パネルが例
として示されている。上記液晶表示パネルの信号線電極
Y1〜Y3は、上記のような表示用ドライバ(信号線駆
動回路)DDVにより駆動される。信号線電極Y1〜Y
3は、TFTトランジスタの一方のソース,ドレインに
接続される。TFTトランジスタの他方のソース,ドレ
インには画素としての液晶容量CLCが接続される。
FIG. 3 shows a schematic block diagram of a liquid crystal display device according to the present invention. In the figure, a liquid crystal display panel of three rows and three columns is shown as an example for easy understanding of the invention. The signal line electrodes Y1 to Y3 of the liquid crystal display panel are driven by the display driver (signal line drive circuit) DDV as described above. Signal line electrodes Y1 to Y
3 is connected to one source and drain of the TFT transistor. A liquid crystal capacitor CLC as a pixel is connected to the other source and drain of the TFT transistor.

【0021】上記TFTトランジスタのゲートが接続さ
れる走査線電極X1〜X3は、走査線駆動回路CDVに
接続される。走査線駆動回路CDVは、垂直シフトクロ
ックVCKとそのスタート信号VSTにより、上記走査
線電極X1〜X3をタイミング信号CL1に同期して順
次に選択する。上記走査線電極X1がハイレベルになる
と、第1行目のTFTトランジスタがオン状態になり、
信号線電極Y1〜Y3から出力される階調電圧に対応し
た表示信号が上記液晶容量CLCに保持される。以下、
走査線電極X2,X3が順次選択され、それに同期して
表示用ドライバDDVから上記同様な表示信号が出力さ
れて各液晶容量CLCに保持される。上記垂直シフトク
ロックVCKは上記タイミング信号CL1と同期化され
たものである。上記液晶表示パネルのコモン電極COM
は、バイアス電圧VCOMが供給される。
The scanning line electrodes X1 to X3 to which the gates of the TFT transistors are connected are connected to the scanning line drive circuit CDV. The scanning line driving circuit CDV sequentially selects the scanning line electrodes X1 to X3 in synchronization with the timing signal CL1 by the vertical shift clock VCK and its start signal VST. When the scanning line electrode X1 becomes high level, the first row TFT transistors are turned on,
A display signal corresponding to the gradation voltage output from the signal line electrodes Y1 to Y3 is held in the liquid crystal capacitor CLC. Less than,
The scanning line electrodes X2 and X3 are sequentially selected, and a display signal similar to the above is output from the display driver DDV in synchronization with it and held in each liquid crystal capacitor CLC. The vertical shift clock VCK is synchronized with the timing signal CL1. Common electrode COM of the liquid crystal display panel
Is supplied with a bias voltage VCOM.

【0022】図4には、この発明に係る液晶表示装置の
一実施例のブロック図が示されている。液晶表示パネル
は、特に制限されないが、1024×796のような大
型でカラー512色の多色表示が可能にされる。1つの
画素はRGBに対応して3本の信号線を必要とするか
ら、全体で信号線の数は3072本設けられることにな
る。
FIG. 4 is a block diagram of an embodiment of the liquid crystal display device according to the present invention. The liquid crystal display panel is not particularly limited, but is large in size such as 1024 × 796 and capable of multicolor display of 512 colors. Since one pixel requires three signal lines corresponding to RGB, the total number of signal lines is 3072.

【0023】上記1024画素分の信号線は、奇数番目
のものと偶数番目のものが上下に振り分けられて、上側
に信号線駆動回路DDV1〜DDV10が設けられ、下
側には信号線駆動回路DDV11〜DDV20が設けら
れる。1つの信号線駆動回路は、前記実施例のように1
60本の出力端子を持つものが用いられる。上下に51
2×3=1536本の信号線が設けられ、1つの信号線
駆動回路の出力数が160本であるから、9個の信号線
駆動回路により1440本を受け持つことができ、残り
96本を1つの信号線駆動回路が受け持つことなる。
The signal lines for 1024 pixels are divided into upper and lower odd-numbered ones and even-numbered ones, the signal line driving circuits DDV1 to DDV10 are provided on the upper side, and the signal line driving circuit DDV11 is provided on the lower side. ~ DDV20 is provided. One signal line drive circuit has the same structure as in the above embodiment.
The one having 60 output terminals is used. Up and down 51
Since 2 × 3 = 1536 signal lines are provided and the number of outputs of one signal line drive circuit is 160, 9440 signal lines drive circuits can handle 1440 lines, and the remaining 96 lines are 1 line. One signal line drive circuit will be in charge.

【0024】特に制限されないが、最初の96本分に対
応したデータは、信号線駆動回路DDV1とDDV11
においてシリアル入力用のクロックパルスCL2の24
クロック分で取り込みを終了し、それ自身は直ちに低消
費電力モードに入る。そして、出力信号により次段の信
号線駆動回路DDV2とDDV12がそれぞれ動作を開
始させて、以後40クロックによって160本分のデー
タを取り込む。以下、同様にして最終段の信号線駆動回
路DDV10とDDV20までに入力データの取り込み
が完了すると、クロックパルスCL1が発生して上記取
り込まれたディジタルデータをデータラッチに転送し、
次のラインに対応したシリアルデータの取り込みを開始
する。
Although not particularly limited, the data corresponding to the first 96 lines is the signal line drive circuits DDV1 and DDV11.
24 of clock pulse CL2 for serial input
The acquisition is completed in clock minutes, and itself immediately enters the low power consumption mode. Then, the output signal causes the signal line drive circuits DDV2 and DDV12 in the next stage to start their respective operations, and thereafter, 160 lines of data are fetched by 40 clocks. Similarly, when the input data is completely fetched by the signal line drive circuits DDV10 and DDV20 in the final stage, the clock pulse CL1 is generated and the fetched digital data is transferred to the data latch.
Starts capturing serial data corresponding to the next line.

【0025】走査線電極は、走査線駆動回路CDV1〜
CDV4により駆動される。この走査線駆動回路CDV
1〜CDV4は、それぞれ192本の出力端子を持ち、
ライン同期信号を受けて順次に選択する走査線を切り替
える。走査線は上記のように768本からなるから、上
記4つの走査線駆動回路CDV1〜CDV4によって1
画面分の走査線信号を形成することができる。
The scanning line electrodes are the scanning line driving circuits CDV1 to CDV1.
It is driven by CDV4. This scanning line drive circuit CDV
1 to CDV4 each have 192 output terminals,
Upon receiving the line synchronization signal, the scanning lines to be selected are sequentially switched. Since there are 768 scanning lines as described above, the scanning line driving circuits CDV1 to CDV4 make one
Scan line signals for the screen can be formed.

【0026】コントローラは、少なくとも1画面分の表
示データを格納する画像メモリを持ち、ホストコンピュ
ータ(マイクロコンピュータ)CPUは上記画像メモリ
に対して表示データを入力する。コントローラは、液晶
表示パネルの走査タイミングに同期して画像メモリのデ
ータを順次に読み出してシリアルデータと制御信号を生
成する。
The controller has an image memory for storing display data for at least one screen, and the host computer (microcomputer) CPU inputs the display data to the image memory. The controller sequentially reads the data in the image memory in synchronization with the scanning timing of the liquid crystal display panel to generate serial data and control signals.

【0027】この実施例の液晶駆動電源回路は、階調電
圧V0〜V7に対応した電圧発生回路と、クロックパル
スCL1とスタート信号SDATAを受けて、それに同
期して階調電圧V0〜V7を多重化させて送出する機能
が設けられる。同図では、省略されているが階調電圧V
0〜V7は、前記のように正電圧と負電圧とを含むもの
であると理解されたい。液晶駆動電源回路からは上記の
ようなスタート信号SDATAと、多重化された階調電
圧VS(V0〜V7)からなる1本の配線により各信号
線駆動回路DDV1〜DDV20と接続される。
The liquid crystal drive power supply circuit of this embodiment receives a voltage generating circuit corresponding to the gradation voltages V0 to V7, the clock pulse CL1 and the start signal SDATA, and multiplexes the gradation voltages V0 to V7 in synchronization therewith. A function of converting and sending the data is provided. Although omitted in the figure, the gradation voltage V
It should be understood that 0 to V7 include a positive voltage and a negative voltage as described above. The liquid crystal drive power supply circuit is connected to each of the signal line drive circuits DDV1 to DDV20 by the above-mentioned start signal SDATA and one wiring composed of the multiplexed gradation voltages VS (V0 to V7).

【0028】上記の実施例から得られる作用効果は、下
記の通りである。すなわち、 (1) 電源回路において複数からなる多値階調電圧を
タイミング信号に同期して多重化して出力させ、上記タ
イミング信号に同期して多重化されて入力された多値階
調電圧を上記タイミング信号により複数からなるサンプ
ルホールド回路にそれぞれ分配して保持させておき、シ
リアルに入力された表示データをデータラッチに取り込
みで、それをデコードして選択信号を形成して、上記サ
ンプルホールド回路に保持された多値階調電圧の中から
それに対応した階調電圧を出力させるようにすることに
より、階調電圧数に無関係に1つの外部端子及び配線に
より階調表示に必要な多値電圧を取り込むことができ、
パッケージの小型化とプリント基板との接続時の信頼性
を高くすることができるという効果が得られる。
The operational effects obtained from the above embodiment are as follows. That is, (1) in the power supply circuit, a plurality of multi-value gray scale voltages are multiplexed and output in synchronization with a timing signal, and the multi-value gray scale voltage that is multiplexed and input in synchronization with the timing signal is described above. Each sample hold circuit is divided and held by a timing signal, and the display data input serially is captured in a data latch, which is then decoded to form a selection signal. By outputting the grayscale voltage corresponding to the held multivalued grayscale voltage, the multivalued voltage necessary for grayscale display can be obtained by one external terminal and wiring regardless of the number of grayscale voltages. Can be captured,
It is possible to obtain the effects that the package can be downsized and the reliability at the time of connection with the printed circuit board can be increased.

【0029】(2) 上記タイミング信号を表示用のタ
イミング信号と共用させることにより簡素化を図りつ
つ、サンプリングされる階調電圧の極性と、そのときの
表示動作に用いられる階調電圧の極性を異ならせること
により、サンプリング動作中での電圧変動が表示動作に
影響を及ぼさないようにすることができるという効果が
得られる。
(2) The polarity of the grayscale voltage to be sampled and the polarity of the grayscale voltage used for the display operation at that time are simplified by sharing the above timing signal with the timing signal for display. By making them different, it is possible to obtain an effect that it is possible to prevent the voltage fluctuation during the sampling operation from affecting the display operation.

【0030】以上本発明者よりなされた発明を実施例に
基づき具体的に説明したが、本願発明は前記実施例に限
定されるものではなく、その要旨を逸脱しない範囲で種
々変更可能であることはいうまでもない。例えば、スタ
ート信号SDATAを省略させることができる。つま
り、交流化信号Mやクロック信号CL1等を組み合わせ
ること、及び表示データとしてダミーデータを入力して
等価的にスタート信号と同じ信号を発生させることがで
きるからである。階調電圧を入力させる順序は、正電圧
を順次に入力した後に負電圧を順次に入力するなど種々
の実施形態を取ることができるものである。この発明
は、液晶表示装置とその駆動方法として広く利用するこ
とができる。
Although the invention made by the present inventor has been specifically described based on the embodiments, the invention of the present application is not limited to the embodiments and various modifications can be made without departing from the scope of the invention. Needless to say. For example, the start signal SDATA can be omitted. That is, it is possible to combine the alternating signal M and the clock signal CL1 and to input dummy data as display data to equivalently generate the same signal as the start signal. The order of inputting the gradation voltages can be various embodiments such as sequentially inputting the positive voltage and then the negative voltage. The present invention can be widely used as a liquid crystal display device and a driving method thereof.

【0031】[0031]

【発明の効果】本願において開示される発明のうち代表
的なものによって得られる効果を簡単に説明すれば、下
記の通りである。すなわち、電源回路において複数から
なる多値階調電圧をタイミング信号に同期して多重化し
て出力させ、上記タイミング信号に同期して多重化され
て入力された多値階調電圧を上記タイミング信号により
複数からなるサンプルホールド回路にそれぞれ分配して
保持させておき、シリアルに入力された表示データをデ
ータラッチに取り込みで、それをデコードして選択信号
を形成して、上記サンプルホールド回路に保持された多
値階調電圧の中からそれに対応した階調電圧を出力させ
るようにすることにより、階調電圧数に無関係に1つの
外部端子及び配線により階調表示に必要な多値電圧を取
り込むことができ、パッケージの小型化とプリント基板
との接続時の信頼性を高くすることができる。
The effects obtained by the typical ones of the inventions disclosed in the present application will be briefly described as follows. That is, in the power supply circuit, multiple multi-value gray scale voltages are multiplexed and output in synchronization with the timing signal, and the multi-value gray scale voltage multiplexed and input in synchronization with the timing signal is input by the timing signal. The display data input serially is stored in a plurality of sample-hold circuits and held, and the data latches are fetched and decoded to form a selection signal, which is then held in the sample-hold circuit. By outputting the grayscale voltage corresponding to the multivalued grayscale voltage, the multivalued voltage required for grayscale display can be taken in by one external terminal and wiring regardless of the number of grayscale voltages. Therefore, the package can be downsized and the reliability at the time of connection with the printed board can be improved.

【0032】上記タイミング信号を表示用のタイミング
信号と共用させることにより簡素化を図りつつ、サンプ
リングされる階調電圧の極性と、そのときの表示動作に
用いられる階調電圧の極性を異ならせることにより、サ
ンプリング動作中での電圧変動が表示動作に影響を及ぼ
さないようにすることができる。
The polarity of the gradation voltage to be sampled and the polarity of the gradation voltage used for the display operation at that time are made different while simplification is achieved by sharing the above timing signal with the timing signal for display. This makes it possible to prevent the voltage fluctuation during the sampling operation from affecting the display operation.

【図面の簡単な説明】[Brief description of drawings]

【図1】この発明に係る液晶表示装置に用いられる階調
表示用ドライバの一実施例を示す要部ブロックである。
FIG. 1 is a main block showing an embodiment of a gradation display driver used in a liquid crystal display device according to the present invention.

【図2】上記多階調電圧を入力動作とその取り込み動作
を説明するためのタイミング図である。
FIG. 2 is a timing chart for explaining an input operation and an input operation of the multi-gradation voltage.

【図3】この発明に係る液晶表示装置の概略ブロック図
である。
FIG. 3 is a schematic block diagram of a liquid crystal display device according to the present invention.

【図4】この発明に係る液晶表示装置の一実施例を示す
全体ブロック図である。
FIG. 4 is an overall block diagram showing an embodiment of a liquid crystal display device according to the present invention.

【符号の説明】[Explanation of symbols]

DDV…表示用ドライバ、SHC1〜SHC2n…サン
フルホールド回路、CC…制御回路、DSC…ディジタ
ル信号処理回路、SW1〜SW2n…入力スイッチ、S
WO1〜SWO2n…出力スイッチ、C1〜C2n…キ
ャパシタ、B1〜B2n…出力バッファ、DAC…ディ
ジタル/アナログ変換回路、IB…インバータ回路、Y
1〜Y3…信号線電極、X1〜X3…走査線電極、CP
U…ホストコンピュータ。
DDV ... Display driver, SHC1 to SHC2n ... Sun full hold circuit, CC ... Control circuit, DSC ... Digital signal processing circuit, SW1 to SW2n ... Input switch, S
WO1 to SWO2n ... Output switch, C1 to C2n ... Capacitor, B1 to B2n ... Output buffer, DAC ... Digital / analog conversion circuit, IB ... Inverter circuit, Y
1-Y3 ... Signal line electrodes, X1-X3 ... Scan line electrodes, CP
U: Host computer.

───────────────────────────────────────────────────── フロントページの続き (72)発明者 渡辺 徹 千葉県茂原市早野3300番地 株式会社日立 製作所電子デバイス事業部内 ─────────────────────────────────────────────────── ─── Continuation of front page (72) Inventor Toru Watanabe 3300 Hayano, Mobara-shi, Chiba Hitachi, Ltd. Electronic Devices Division

Claims (3)

【特許請求の範囲】[Claims] 【請求項1】 複数からなる多値階調電圧をタイミング
信号に同期して多重化して出力させる機能を持つ液晶駆
動電源回路と、上記タイミング信号に同期して多重化さ
れて入力された多値階調電圧を上記タイミング信号によ
り複数からなるサンプルホールド回路にそれぞれ分配
し、シリアルに入力された表示データをデータラッチに
取り込み、かかるデータラッチに取り込まれた表示デー
タをデコードして選択信号を形成し、上記サンプルホー
ルド回路に保持された多値階調電圧の中からそれに対応
した階調電圧を出力させる半導体集積回路装置から構成
された液晶駆動回路とを備えてなることを特徴とする液
晶表示装置。
1. A liquid crystal drive power supply circuit having a function of multiplexing and outputting a plurality of multi-value gradation voltages in synchronization with a timing signal, and a multi-value input by being multiplexed in synchronization with the timing signal. The gradation voltage is distributed to each of a plurality of sample and hold circuits according to the timing signal, the display data input serially is captured in a data latch, and the display data captured in the data latch is decoded to form a selection signal. A liquid crystal drive circuit composed of a semiconductor integrated circuit device for outputting a gray scale voltage corresponding to the multi-value gray scale voltage held in the sample hold circuit. .
【請求項2】 上記タイミング信号は、上記表示データ
をシリアルに取り込むクロック信号が併用され、上記多
値階調電圧は交流化信号に対応した正極性電圧と負極性
電圧であり、サンプリングされる階調電圧の極性と表示
動作に用いられる階調電圧の極性を異ならせることを特
徴とする請求項1の液晶表示装置。
2. A clock signal for serially fetching the display data is also used as the timing signal, and the multi-value gradation voltage is a positive polarity voltage and a negative polarity voltage corresponding to an alternating signal, and is a sampling level. 2. The liquid crystal display device according to claim 1, wherein the polarity of the voltage adjustment voltage and the polarity of the gradation voltage used for the display operation are made different.
【請求項3】 複数からなる多値階調電圧をタイミング
信号に同期して1つの電圧端子から多重化して入力し、
入力された多値階調電圧を上記タイミング信号により複
数からなるサンプルホールド回路にそれぞれ分配し、か
かるサンプルホールド回路に保持された多値階調電圧
を、シリアルに入力された表示データをデータラッチに
取り込み、かかるデータラッチ回路に取り込まれた表示
データをデコードして選択信号を形成し、上記サンプル
ホールド回路に保持された多値階調電圧の中からそれに
対応する階調電圧を液晶表示装置の走査線選択タイミン
グに同期して信号線電極にパラレルに出力させることを
特徴とする液晶表示装置の駆動方法。
3. A multi-value gradation voltage composed of a plurality of signals is multiplexed and inputted from one voltage terminal in synchronization with a timing signal,
The input multi-value gray scale voltage is distributed to each of the plurality of sample and hold circuits according to the timing signal, and the multi-value gray scale voltage held in the sample and hold circuit is transferred to the serially input display data as a data latch. The display data fetched by the data latch circuit is decoded to form a selection signal, and the grayscale voltage corresponding to the multivalue grayscale voltage held by the sample hold circuit is scanned by the liquid crystal display device. A method for driving a liquid crystal display device, comprising outputting in parallel to signal line electrodes in synchronization with line selection timing.
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Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100434504B1 (en) * 2002-06-14 2004-06-05 삼성전자주식회사 Liquid crystal display Source driver integrated circuit using separate R, G, B gray scale voltages
JP2004240428A (en) * 2003-02-06 2004-08-26 Samsung Electronics Co Ltd Liquid crystal display, device and method for driving liquid crystal display

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