JPH0954725A - 記憶装置 - Google Patents
記憶装置Info
- Publication number
- JPH0954725A JPH0954725A JP7205826A JP20582695A JPH0954725A JP H0954725 A JPH0954725 A JP H0954725A JP 7205826 A JP7205826 A JP 7205826A JP 20582695 A JP20582695 A JP 20582695A JP H0954725 A JPH0954725 A JP H0954725A
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- JP
- Japan
- Prior art keywords
- circuit
- signal
- mask
- memory
- request signal
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- Pending
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Abstract
(57)【要約】
【課題】 格納データの不正アクセスを防止する記憶装
置を提供する。 【解決手段】 データを書換可能に格納するメモリ回路
３と、該メモリ回路３へのデータの書込要求信号Ｗr又
は該メモリ回路３に格納されたデータの読出要求信号Ｒ
rのマスク制御を行うマスク制御手段とを一体に備え
る。マスク制御手段は、書込要求信号Ｗr及び読出要求
信号Ｒrを一の入力とする論理積回路５，６と、暗証コ
ードを入力するとともに該入力暗証コードの認証結果に
応じてマスク信号のレベルを反転させるマスク制御回路
１と、電源投入検出時に電源投入信号Ｐを生成してマス
ク検出回路１に出力する電源投入検出回路４とで構成す
る。マスク制御回路１は、電源投入信号Ｐの入力を契機
に書込要求信号Ｗr又は読出要求信号Ｒrをマスクし（無
効にし）、暗証コードの認証結果が正常の場合にマスク
を解除して書込要求信号Ｗr又は読出要求信号Ｒrを有効
にする。
置を提供する。 【解決手段】 データを書換可能に格納するメモリ回路
３と、該メモリ回路３へのデータの書込要求信号Ｗr又
は該メモリ回路３に格納されたデータの読出要求信号Ｒ
rのマスク制御を行うマスク制御手段とを一体に備え
る。マスク制御手段は、書込要求信号Ｗr及び読出要求
信号Ｒrを一の入力とする論理積回路５，６と、暗証コ
ードを入力するとともに該入力暗証コードの認証結果に
応じてマスク信号のレベルを反転させるマスク制御回路
１と、電源投入検出時に電源投入信号Ｐを生成してマス
ク検出回路１に出力する電源投入検出回路４とで構成す
る。マスク制御回路１は、電源投入信号Ｐの入力を契機
に書込要求信号Ｗr又は読出要求信号Ｒrをマスクし（無
効にし）、暗証コードの認証結果が正常の場合にマスク
を解除して書込要求信号Ｗr又は読出要求信号Ｒrを有効
にする。
Description
【０００１】
【発明の属する技術分野】本発明は、コンピュータ等に
使用される記憶装置に係り、特に、格納されたデータへ
のアクセス（読出／書込、以下同じ）を抑制する手段を
備えた記憶装置に関する。
使用される記憶装置に係り、特に、格納されたデータへ
のアクセス（読出／書込、以下同じ）を抑制する手段を
備えた記憶装置に関する。
【０００２】
【発明が解決しようとする課題】ＲＡＭ（random acces
s memory）や磁気ディスク等の記憶装置は、コンピュー
タで処理するデータの書換可能な記憶手段として広く用
いられている。この種の記憶装置に格納されたデータ
は、該記憶装置を管理するシステムが共通の場合には、
外部情報処理装置から任意にアクセスすることが可能に
なっているのが通常である。そのため、データ管理を適
切に行わないと記憶装置の格納データが不正に参照され
たり、あるいは不用意に改変される問題があった。この
ような問題を解決する手法として、ソフトウエア等によ
って不正アクセスを抑制を行うことが考えられるが、最
近は、記憶装置がコンピュータ等とは独立に流通してい
るため、記憶装置自体が格納データの保護手段を備える
ことが便利である。
s memory）や磁気ディスク等の記憶装置は、コンピュー
タで処理するデータの書換可能な記憶手段として広く用
いられている。この種の記憶装置に格納されたデータ
は、該記憶装置を管理するシステムが共通の場合には、
外部情報処理装置から任意にアクセスすることが可能に
なっているのが通常である。そのため、データ管理を適
切に行わないと記憶装置の格納データが不正に参照され
たり、あるいは不用意に改変される問題があった。この
ような問題を解決する手法として、ソフトウエア等によ
って不正アクセスを抑制を行うことが考えられるが、最
近は、記憶装置がコンピュータ等とは独立に流通してい
るため、記憶装置自体が格納データの保護手段を備える
ことが便利である。
【０００３】本発明の課題は、かかる背景に鑑み、内部
に格納データの不正な参照や改変からの防止を可能にす
る手段を備えた記憶装置を提供することにある。
に格納データの不正な参照や改変からの防止を可能にす
る手段を備えた記憶装置を提供することにある。
【０００４】
【課題を解決するための手段】上記課題を解決する本発
明の記憶装置は、データを書換可能に格納するメモリ回
路と、該メモリ回路へのデータの書込要求信号又は該メ
モリ回路に格納されたデータの読出要求信号のマスク制
御を行うマスク制御手段とを一体に備えた記憶装置であ
って、該マスク制御手段は、前記書込要求信号を一の入
力端子に入力する第１の論理積回路と、前記読出要求信
号を一の入力とする第２の論理積回路と、暗証コードを
入力するとともに該入力暗証コードの認証結果に応じて
異なる論理レベルのマスク信号を前記第１又は第２の論
理積回路の他の入力端子に導くマスク制御回路とを有す
ることを特徴とする。
明の記憶装置は、データを書換可能に格納するメモリ回
路と、該メモリ回路へのデータの書込要求信号又は該メ
モリ回路に格納されたデータの読出要求信号のマスク制
御を行うマスク制御手段とを一体に備えた記憶装置であ
って、該マスク制御手段は、前記書込要求信号を一の入
力端子に入力する第１の論理積回路と、前記読出要求信
号を一の入力とする第２の論理積回路と、暗証コードを
入力するとともに該入力暗証コードの認証結果に応じて
異なる論理レベルのマスク信号を前記第１又は第２の論
理積回路の他の入力端子に導くマスク制御回路とを有す
ることを特徴とする。
【０００５】本発明の他の構成の記憶装置は、上記構成
の記憶装置において、電源投入検出時に電源投入信号を
生成して前記マスク検出回路に出力する電源投入検出回
路を更に一体に備える。このような構成の場合、前記マ
スク制御回路は、前記電源投入信号の入力を契機に前記
メモリ回路への書込要求信号又は読出要求信号を無効に
する論理レベルのマスク信号を生成するとともに、前記
暗証コードの認証結果が正常の場合に該マスク信号の論
理レベルを反転させて前記書込要求信号又は読出要求信
号を有効にする。これにより電源投入時にのみマスク制
御が行われ、以後のアクセス処理が容易になる。
の記憶装置において、電源投入検出時に電源投入信号を
生成して前記マスク検出回路に出力する電源投入検出回
路を更に一体に備える。このような構成の場合、前記マ
スク制御回路は、前記電源投入信号の入力を契機に前記
メモリ回路への書込要求信号又は読出要求信号を無効に
する論理レベルのマスク信号を生成するとともに、前記
暗証コードの認証結果が正常の場合に該マスク信号の論
理レベルを反転させて前記書込要求信号又は読出要求信
号を有効にする。これにより電源投入時にのみマスク制
御が行われ、以後のアクセス処理が容易になる。
【０００６】なお、前記マスク制御手段は、入力暗証コ
ードに対応する規定の暗証コードを保持する暗証コード
メモリを有し、前記マスク制御回路は、前記入力暗証コ
ードの認証に先だって前記規定の暗証コードを前記暗証
コードメモリに保持する構成にすることが好ましい。
ードに対応する規定の暗証コードを保持する暗証コード
メモリを有し、前記マスク制御回路は、前記入力暗証コ
ードの認証に先だって前記規定の暗証コードを前記暗証
コードメモリに保持する構成にすることが好ましい。
【０００７】
【発明の実施の形態】以下、図面を参照して本発明の実
施形態を詳細に説明する。図１は、本発明の一実施形態
のブロック構成図、図２は本実施形態の動作手順を示す
フローチャートである。
施形態を詳細に説明する。図１は、本発明の一実施形態
のブロック構成図、図２は本実施形態の動作手順を示す
フローチャートである。
【０００８】この実施形態に係る記憶装置は、マスク制
御、即ちメモリ回路へのアクセスを無効にするための設
定及びその解除を行うマスク制御回路１と、規定の暗証
コードを読出自在に格納する暗証コードメモリ２と、保
護対象となる格納データを格納したメモリ回路３と、自
装置の電源投入を検出する電源投入検出回路４と、２つ
のＡＮＤ回路（論理積回路）５，６とを含んで構成され
る。
御、即ちメモリ回路へのアクセスを無効にするための設
定及びその解除を行うマスク制御回路１と、規定の暗証
コードを読出自在に格納する暗証コードメモリ２と、保
護対象となる格納データを格納したメモリ回路３と、自
装置の電源投入を検出する電源投入検出回路４と、２つ
のＡＮＤ回路（論理積回路）５，６とを含んで構成され
る。
【０００９】マスク制御回路１と暗証コードメモリ２と
の間には暗証コードデータバスＢ１が介在しており、さ
らに、メモリ回路３へアクセスしようとする外部システ
ム、上記マスク制御回路１及びメモリ回路３は、各々デ
ータバスＢ２とアドレスバスＢ３とで接続されている。
第１ＡＮＤ回路５には、外部システムからの書込要求信
号Ｗrとマスク制御回路１からの書込マスク信号Ｗmとが
入力され、第２ＡＮＤ回路６には、外部システムからの
読出要求信号Ｒrとマスク制御回路１からの読出マスク
信号Ｒmとが入力される。
の間には暗証コードデータバスＢ１が介在しており、さ
らに、メモリ回路３へアクセスしようとする外部システ
ム、上記マスク制御回路１及びメモリ回路３は、各々デ
ータバスＢ２とアドレスバスＢ３とで接続されている。
第１ＡＮＤ回路５には、外部システムからの書込要求信
号Ｗrとマスク制御回路１からの書込マスク信号Ｗmとが
入力され、第２ＡＮＤ回路６には、外部システムからの
読出要求信号Ｒrとマスク制御回路１からの読出マスク
信号Ｒmとが入力される。
【００１０】書込マスク信号Ｗm及び読出マスク信号Ｒm
は、共にマスク設定時に論理０（“０”）となり、マス
ク解除時に論理１（“１”）となる信号であり、マスク
解除時のみ、メモリ書込信号Ｗe及びメモリ読出信号Ｒe
を有効にして外部システムからのメモリ回路３のアクセ
スを許容する。電源投入検出回路４は、電源が投入され
たときにこれを検出して電源投入信号Ｐをマスク制御回
路１に通知する。
は、共にマスク設定時に論理０（“０”）となり、マス
ク解除時に論理１（“１”）となる信号であり、マスク
解除時のみ、メモリ書込信号Ｗe及びメモリ読出信号Ｒe
を有効にして外部システムからのメモリ回路３のアクセ
スを許容する。電源投入検出回路４は、電源が投入され
たときにこれを検出して電源投入信号Ｐをマスク制御回
路１に通知する。
【００１１】次に、上記実施形態の記憶装置の動作を図
２を参照して具体的に説明する。電源が投入されると、
電源投入検出回路４がこれを検出して電源投入信号Ｐを
マスク制御回路１に通知する。この通知を受けたマスク
制御回路１は、マスク設定処理を行う（ステップ（以
下、Ｓ）１０１）。即ち、書込マスク信号Ｗmと読出マ
スク信号Ｒmとを各々ＡＮＤ回路５，６の一方の入力端
子に送る。これによりメモリ書込信号Ｗe及びメモリ読
出信号Ｒeがマスクされ、結果的に書込要求信号Ｗr及び
読出要求信号Ｒrが無効となる。
２を参照して具体的に説明する。電源が投入されると、
電源投入検出回路４がこれを検出して電源投入信号Ｐを
マスク制御回路１に通知する。この通知を受けたマスク
制御回路１は、マスク設定処理を行う（ステップ（以
下、Ｓ）１０１）。即ち、書込マスク信号Ｗmと読出マ
スク信号Ｒmとを各々ＡＮＤ回路５，６の一方の入力端
子に送る。これによりメモリ書込信号Ｗe及びメモリ読
出信号Ｒeがマスクされ、結果的に書込要求信号Ｗr及び
読出要求信号Ｒrが無効となる。
【００１２】その後、暗証コードメモリ２より暗証コー
ドの読出を行う（Ｓ１０２）。このとき、暗証コードが
既に暗証コードメモリ２に書き込まれているか否か、即
ち設定済か否かを判定し（Ｓ１０３）、書き込まれてい
る場合、即ち設定済の場合（Ｓ１０３：Yes）は暗証コ
ード入力待ち状態とする。未設定の場合（Ｓ１０３：N
o）は暗証コード書込待ち状態とする。暗証コードを書
き込む場合は、外部システムより暗証コード書込制御信
号Ｗcを入力し、同時にデータバスＢ２を介して書込対
象となる暗証コードを入力する。そして、この暗証コー
ドを暗証コードデータバスＢ１を介して暗証コード書込
信号Ｗaと共に暗証コードメモリ２に書き込む（Ｓ１０
４）。書込後は、暗証コード入力待ち状態に移行する。
ドの読出を行う（Ｓ１０２）。このとき、暗証コードが
既に暗証コードメモリ２に書き込まれているか否か、即
ち設定済か否かを判定し（Ｓ１０３）、書き込まれてい
る場合、即ち設定済の場合（Ｓ１０３：Yes）は暗証コ
ード入力待ち状態とする。未設定の場合（Ｓ１０３：N
o）は暗証コード書込待ち状態とする。暗証コードを書
き込む場合は、外部システムより暗証コード書込制御信
号Ｗcを入力し、同時にデータバスＢ２を介して書込対
象となる暗証コードを入力する。そして、この暗証コー
ドを暗証コードデータバスＢ１を介して暗証コード書込
信号Ｗaと共に暗証コードメモリ２に書き込む（Ｓ１０
４）。書込後は、暗証コード入力待ち状態に移行する。
【００１３】暗証コード入力待ち状態のときに暗証コー
ドが入力されると（Ｓ１０５）、設定済の暗証コードと
入力暗証コードとの比較を行う（Ｓ１０６）。不一致の
場合（Ｓ１０６：No）は再度暗証コード入力待ち状態と
する。一方、一致する場合（Ｓ１０６：Yes）は、認証
結果が正常であるとしてマスク解除処理を行う（Ｓ１０
７）。即ち、書込マスク信号Ｗm及び読出マスク信号Ｒm
を“１”に反転させる。これにより外部システムからの
書込要求信号Ｗr及び読出要求信号Ｒrは有効となり、メ
モリ回路３へのアクセスが可能になる。
ドが入力されると（Ｓ１０５）、設定済の暗証コードと
入力暗証コードとの比較を行う（Ｓ１０６）。不一致の
場合（Ｓ１０６：No）は再度暗証コード入力待ち状態と
する。一方、一致する場合（Ｓ１０６：Yes）は、認証
結果が正常であるとしてマスク解除処理を行う（Ｓ１０
７）。即ち、書込マスク信号Ｗm及び読出マスク信号Ｒm
を“１”に反転させる。これにより外部システムからの
書込要求信号Ｗr及び読出要求信号Ｒrは有効となり、メ
モリ回路３へのアクセスが可能になる。
【００１４】このように本実施形態による記憶装置で
は、内部に書込要求信号Ｗr及び読出要求信号Ｒrの有効
／無効を制御するマスク制御手段と、暗証コードの認証
を行って認証結果が正常の場合のみマスクを解除する手
段とを備えたので、外部システムからの不正なアクセス
が防止され、従来の問題点を解消することができる。
は、内部に書込要求信号Ｗr及び読出要求信号Ｒrの有効
／無効を制御するマスク制御手段と、暗証コードの認証
を行って認証結果が正常の場合のみマスクを解除する手
段とを備えたので、外部システムからの不正なアクセス
が防止され、従来の問題点を解消することができる。
【００１５】なお、以上の説明では、電源投入を契機に
マスク設定がなされ、その後の暗証コードの認証結果が
正常の場合にマスクが解除される構成について説明した
が、リセット処理を契機にマスク設定がなされる構成で
あっても良い。この場合は、電源投入検出回路４に代え
てリセット検出信号を生成する回路を設けると良い。ま
た、電源投入やリセット以外の任意のタイミングでマス
ク設定を行わう構成も本発明によれば可能である。
マスク設定がなされ、その後の暗証コードの認証結果が
正常の場合にマスクが解除される構成について説明した
が、リセット処理を契機にマスク設定がなされる構成で
あっても良い。この場合は、電源投入検出回路４に代え
てリセット検出信号を生成する回路を設けると良い。ま
た、電源投入やリセット以外の任意のタイミングでマス
ク設定を行わう構成も本発明によれば可能である。
【００１６】
【発明の効果】以上の説明から明らかなように、本発明
によれば、接続されるコンピュータやシステム側にソフ
トウエアによるデータ管理手段を設けることなく、記憶
装置自体で格納データの不正な参照や改変を防止できる
効果がある。
によれば、接続されるコンピュータやシステム側にソフ
トウエアによるデータ管理手段を設けることなく、記憶
装置自体で格納データの不正な参照や改変を防止できる
効果がある。
【図１】本発明の一実施形態に係る記憶装置の内部構成
図。
図。
【図２】本実施形態による記憶装置の動作手順を示すフ
ローチャート。
ローチャート。
１ マスク制御回路 ２ 暗証コードメモリ ３ メモリ回路 ４ 電源投入検出回路 ５，６ 論理積回路 Ｗr外部システムからの書込要求信号 Ｒr 外部システムからの読出要求信号 Ｗm書込マスク信号 Ｒm 読出マスク信号 Ｗeメモリ回路への書込を許容するメモリ書込信号 Ｒe メモリ回路からの読出を許容するメモリ読出信号 Ｐ 電源が投入されたことを示す電源投入信号
Claims (3)
- 【請求項１】 データを書換可能に格納するメモリ回路
と、該メモリ回路へのデータの書込要求信号又は該メモ
リ回路に格納されたデータの読出要求信号のマスク制御
を行うマスク制御手段とを一体に備えた記憶装置であっ
て、 該マスク制御手段は、 前記書込要求信号を一の入力端子に入力する第１の論理
積回路と、 前記読出要求信号を一の入力とする第２の論理積回路
と、 暗証コードを入力するとともに該入力暗証コードの認証
結果に応じて異なる論理レベルのマスク信号を前記第１
又は第２の論理積回路の他の入力端子に導くマスク制御
回路とを有することを特徴とする記憶装置。 - 【請求項２】 請求項１記載の記憶装置において、電源
投入検出時に電源投入信号を生成して前記マスク検出回
路に出力する電源投入検出回路を更に一体に備え、前記
マスク制御回路は、前記電源投入信号の入力を契機に前
記メモリ回路への書込要求信号又は読出要求信号を無効
にする論理レベルのマスク信号を生成するとともに、前
記暗証コードの認証結果が正常の場合に該マスク信号の
論理レベルを反転させて前記書込要求信号又は読出要求
信号を有効にすることを特徴とする記憶装置。 - 【請求項３】 前記マスク制御手段は、前記入力暗証コ
ードに対応する規定の暗証コードを保持する暗証コード
メモリを有し、前記マスク制御回路は、前記入力暗証コ
ードの認証に先だって前記規定の暗証コードを前記暗証
コードメモリに保持することを特徴とする請求項１記載
の記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7205826A JPH0954725A (ja) | 1995-08-11 | 1995-08-11 | 記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7205826A JPH0954725A (ja) | 1995-08-11 | 1995-08-11 | 記憶装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0954725A true JPH0954725A (ja) | 1997-02-25 |
Family
ID=16513355
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7205826A Pending JPH0954725A (ja) | 1995-08-11 | 1995-08-11 | 記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0954725A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7917716B2 (en) * | 2007-08-31 | 2011-03-29 | Standard Microsystems Corporation | Memory protection for embedded controllers |
-
1995
- 1995-08-11 JP JP7205826A patent/JPH0954725A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7917716B2 (en) * | 2007-08-31 | 2011-03-29 | Standard Microsystems Corporation | Memory protection for embedded controllers |
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