JPH0951290A - Spread spectrum communication equipment - Google Patents

Spread spectrum communication equipment

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JPH0951290A
JPH0951290A JP24759895A JP24759895A JPH0951290A JP H0951290 A JPH0951290 A JP H0951290A JP 24759895 A JP24759895 A JP 24759895A JP 24759895 A JP24759895 A JP 24759895A JP H0951290 A JPH0951290 A JP H0951290A
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JP
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code
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signal
means
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JP24759895A
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Japanese (ja)
Inventor
Toshihiko Akeboshi
Rie Suzuki
俊彦 明星
理恵 鈴木
Original Assignee
Canon Inc
キヤノン株式会社
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Abstract

PROBLEM TO BE SOLVED: To reduce the cost by preparing plural clocks with different phases in the spread spectrum communication equipment, selecting one clock among them and providing the output of the selected clock or of an inverted selected clock so as to reduce the number of clocks. SOLUTION: A correlation detection circuit 10 detects the correlation between an intermediate frequency reception signal and a reference spread code used for inverse spread. The correlation signal is digitized by a peak detection circuit 11 and outputted to a clock generating circuit 14 and a code phase reset circuit 15. The clock generating circuit 14 selects one of N/2 signals obtained by delaying the reference clock by a delay circuit 13, a phase of a peak signal is detected, a new clock phase is calculated to generate an output clock. When the phase is a phase slower than the reference clock by a discrimination period, a phase inverting signal is outputted. A code phase reset circuit 15 provides the output of a code reset signal to take synchronization between a reference spread code and a demodulation inverse spread code.

Description

【発明の詳細な説明】 DETAILED DESCRIPTION OF THE INVENTION

【0001】 [0001]

【発明の属する技術分野】本発明は、スペクトラム拡散通信装置に関するものである。 BACKGROUND OF THE INVENTION The present invention relates to a spread spectrum communication system.

【0002】 [0002]

【従来の技術】スペクトラム拡散通信装置システムにおける伝送信号は、ベ−スバンド情報信号を擬似ランダム符号などの拡散符号によって広い周波数帯に拡散したものである。 BACKGROUND OF THE INVENTION transmission signals in a spread spectrum communication system, the base - a baseband information signal is obtained by diffusion in a wide frequency band by a spreading code such as a pseudorandom code. 復調時には、このスペクトラム拡散通信を上記拡散符号と同じ符号で逆拡散してベ−スバンド情報信号を得る。 During demodulation, base the spread spectrum communication by despreading with the same reference numerals as the spreading code - obtain baseband information signal. このとき符号同期が確立していないと、情報は正しく復調されない。 When code synchronization at this time has not been established, the information will not be demodulated correctly.

【0003】スペクトラム拡散通信装置における受信部は、基本的には図6に示すように、高周波部60、符号同期部61、情報復調部62によって構成されている。 [0003] spectrum receiver in spread communication device is basically as shown in FIG. 6, the high frequency unit 60, the code synchronization section 61 is configured by information demodulation section 62.
符号同期部61は、高周波部60によって処理された受信IF(中間周波)信号を受けて、受信IF信号に同期した符号発生クロックS61と逆拡散用符号リセット信号S62(以下符号リセット信号)を出力する。 Code synchronization unit 61 receives a reception IF (intermediate frequency) signal processed by the RF unit 60, outputs the received IF signal to synchronize the code as generated clock S61 despreading code reset signal S62 (hereinafter code reset signal) to. 情報復調部62は、上記符号発生クロックS61及び上記符号リセット信号S62のタイミングで生成する逆拡散符号によりスペクトラム拡散受信信号を逆拡散し、ベースバンド情報信号を得る。 Information demodulation section 62 despreads the spread spectrum received signal by despreading code generated by the timing of the code generator clock S61 and the code reset signal S62, to obtain the baseband information signal.

【0004】従来、符号同期部61には受信拡散信号と同一の拡散信号をスライディングさせて同期捕捉を行なうスライディング相関同期方式を用いたり、また、相関回路(例えばSAW(表面弾性波)コンボルバ)を用いて位相ロックループ(PLL)を構成し、符号およびクロック同期を行なう方法などが一般的である。 Conventionally, or using a sliding correlation synchronization method for performing synchronization acquisition by sliding the same spreading signal and the received spread signal to the code synchronization section 61, also, the correlation circuit (e.g. SAW (surface acoustic wave) convolver) constitute a phase locked loop (PLL) using, a method of performing coding and clock synchronization are common. しかしこれらの同期方法では同期引き込み時間の大幅な短縮には限度があるため、情報をバケットにして伝送するようなバケット通信を行なう場合、同期のためのブリアンブル期間が長くなり、スルーブットを低下させるという問題がある。 However, since the these synchronization method there is a limit to a significant reduction of the synchronization pull-in time, when performing bucket communications such as to transmit to the information in the bucket, the preamble period for synchronization becomes longer, that reduces the Surubutto There's a problem. この問題を避けるために、我々は、図2に示すようなリセット型の符号同期回路による同期方法を提案した。 To avoid this problem, we proposed a synchronization method reset type code synchronization circuit as shown in FIG. 以下、図2を用いてリセット型の符号同期回路の動作を説明する。 Hereinafter, the operation of the reset type code synchronization circuit with reference to FIG.

【0005】図2において、相関検出回路20(例えばSAW(表面弾性波)コンボルバ)は、高周波部60によって処理された受信IF(中間周波)信号と逆拡散に用いる参照用拡散符号との相関を検出する。 [0005] In FIG 2, the correlation detection circuit 20 (e.g., SAW (surface acoustic wave) convolver) is the correlation between the reference spread code used processed received IF (intermediate frequency) signal and despreading by the high frequency unit 60 To detect. 上記相関信号はピーク検出回路21によってデジタル化され、位相シフト部23および符号位相リセット回路26に出力される。 The correlation signal is digitized by the peak detection circuit 21, it is outputted to the phase shift unit 23 and the code phase reset circuit 26.

【0006】位相シフト部23は、基準クロック信号を遅延回路24によってクロック1周期にわたり遅延量T [0006] phase shift unit 23, a reference clock signal delay amount T over one clock cycle by a delay circuit 24
c/N(Tcはクロック1周期)ずつ遅らせたN個のクロックのうち、1つを選択する。 c / N (Tc is one clock cycle) by one of the N clock delay, selects one. 相関検出回路20にS S to the correlation detection circuit 20
AWコンボルバなどを用いて畳み込み相関を行う場合、 When performing the convolution correlation using, for example, AW convolver,
それまでに選択されていたクロック(以下符号クロック)に対するピーク信号の位相遅れを2倍して得られた位相を持つクロックを符号クロックとして選択することで、クロック同期をとる。 By selecting the clock with a resulting phase by twice the phase delay of the peak signal thereto until the clock has been selected (hereinafter the code clock) as a code clock, clock synchronization. この他、位相シフト部23 In addition, the phase shift unit 23
に、N倍の周波数をもつ基準クロックを用いて、所望のタイミングから基準クロックのN分周を開始し、符号クロックを出力する様にしてもよい。 In using a reference clock having a frequency of N times, to start the N frequency of the reference clock from the desired timing may be as to output a code clock.

【0007】また、符号位相リセット回路26は、相関検出回路20に、SAWコンボルバなどを用いて畳み込み相関を行う場合、参照用拡散符号の符号発生タイミングに対するピーク信号の位相遅れを2倍して得られた符号位相で符号リセット信号を出力し、参照用拡散符号および逆拡散用符号の符号同期をとる。 Further, the code phase reset circuit 26, the correlation detection circuit 20, and doubles the phase delay of the case, the peak signal for code generation timing of the reference spread code for performing convolution correlation by using a SAW convolver give It was in code phase and outputs a code reset signal, taking code synchronization of the reference spreading code and despreading code.

【0008】 [0008]

【発明が解決しようとする課題】しかし、上記図2のリセット型符号同期回路でクロック同期の精度を上げるためには、少なくとも符号クロック周期の遅延量を高精度に維持する遅延回路、または、高速で高精度なクロックが必要となるという欠点があった。 [SUMMARY OF THE INVENTION] However, in order to increase the clock synchronization accuracy in the reset type code synchronizing circuit of FIG. 2, the delay circuit is maintained for at least the delay amount of the code clock period with high accuracy, or high-speed in high-precision clock there has been a drawback that it is necessary.

【0009】また、このようなデジタル処理の符号同期方式は、ピーク検出の分解能が1チップであるため、符号位相リセット回路26による符号同期に±1チップの誤差を生じ情報復調が正確にできなくなる可能性があった。 Further, code synchronization scheme of such digital processing, since the resolution of the peak detection is 1 chip, causes an error of ± 1 chip code synchronization by the code phase reset circuit 26 information demodulation can not be accurately there is a possibility.

【0010】本発明は、このような問題を解決するスペクトラム拡散通信装置を提供することを目的とする。 [0010] The present invention aims to provide a spread spectrum communication device to solve such problems.

【0011】 [0011]

【課題を解決するための手段】そこで本発明では、符号同期回路について、以下に示すような構成とした。 In SUMMARY OF for the] The present invention, for code synchronization circuit, it was as shown in following configurations.

【0012】すなわち、位相の異なる複数のクロックを用意して、このうち1つのクロックを選択しそのまま、 Namely, by preparing a plurality of clocks having different phases, select which one of the clock as it is,
または位相反転して出力する構成とすることで、必要なクロックの数を減らすことができ、システムの低価格化が可能となる。 Or by the phase inversion and outputs configuration, it is possible to reduce the number of required clocks, it is possible to lower the cost of the system.

【0013】加えて、位相反転決定等のデジタル処理部分はゲートアレイなどへの1チップ化が可能なので、遅延手段まわりの回路の簡単化という効果もある。 [0013] In addition, the digital processing portion such as a phase inversion decisions because capable single chip to a gate array, there is also an effect that simplification of the circuit around the delay means.

【0014】さらに、相関手段にSAW(表面弾性波) Furthermore, SAW the correlation means (surface acoustic wave)
コンボルバなどを用いて畳み込み相関を行う場合、クロック同期確立後のクロック位相反転信号から符号同期外れを検出し、符号位相リセット信号の出力タイミングを1クロック早める、または遅める構成にしたことで、符号同期の±1チップの同期外れを防ぐことができ、情報復調の信頼性が上がるといった効果を得る。 When performing a convolution correlation by using a convolver, and detects the code synchronization deviated from the clock phase inversion signal after clock synchronization establishment, that was output hasten one clock timing, or late Mel configuration code phase reset signal, it is possible to prevent loss of synchronization code synchronization of ± 1 chip, and the above-reliability information demodulation is increased.

【0015】 [0015]

【発明の実施の形態】図1は、本発明を実施したスペクトラム拡散通信装置の符号同期回路の構成図であり、図3は図1におけるクロック生成回路14の構成を表す図である。 DESCRIPTION OF THE PREFERRED EMBODIMENTS Figure 1 is a block diagram of a code synchronization circuit of the spread spectrum communication apparatus embodying the present invention, FIG. 3 is a diagram showing a configuration of a clock generation circuit 14 in FIG. 1.

【0016】図1において、相関検出回路10(例えばSAW(表面弾性波)コンボルバ)は、高周波部60によって処理された受信IF(中間周波)信号と逆拡散に用いる参照用拡散符号との相関を検出する。 [0016] In FIG. 1, the correlation detection circuit 10 (e.g., SAW (surface acoustic wave) convolver) is the correlation between the reference spread code used processed received IF (intermediate frequency) signal and despreading by the high frequency unit 60 To detect. 上記相関信号はピーク検出回路11によってデジタル化され、クロック生成回路14および符号位相リセット回路15に出力される。 The correlation signal is digitized by the peak detection circuit 11, it is outputted to the clock generation circuit 14 and the code phase reset circuit 15.

【0017】まずクロック生成回路14について説明する。 [0017] will be described first clock generation circuit 14. クロック生成回路14は、基準クロック信号を遅延回路13によってクロック半周期にわたり遅延量Tc/ The clock generation circuit 14, a reference clock signal delay over the clock half-period by the delay circuit 13 Tc /
N(Tcはクロック1周期)ずつ遅らせたN/2個のクロックを用いてピーク信号の位相を検出し、新たに出力するべきクロックの位相を計算し出力クロックを生成する。 N (Tc is one clock cycle) detects the phase of the peak signal with N / 2 pieces of clocks delayed by, for generating an output clock to calculate the phase of the clock to be newly output.

【0018】図3にクロック生成回路14の具体的な構成を示す。 [0018] FIG. 3 shows a specific configuration of the clock generation circuit 14. クロック生成回路14は、クロック位相決定回路30と、セレクタ31、およびクロック位相反転回路32で構成される。 The clock generation circuit 14 includes a clock phase determination circuit 30, and a selector 31 and clock phase inverting circuit 32,. クロック位相決定回路30は、クロック遅延回路13で生成した複数のクロック信号を用いて相関ピーク信号の位相を検出して新たに出力するべきクロックの位相を計算し、さらに、計算された位相が基準クロックよりも半周期以上遅い位相であればクロック位相反転信号を出力し、計算された位相より半周期位相の早いクロックを選択するようセレクタ31に要求する。 Clock phase decision circuit 30, the clock phase to be newly output by detecting the phase of the correlation peak signal using a plurality of clock signals generated by the clock delay circuit 13 calculates, further, computed phase reference if half cycle or a slower phase to the clock and outputs a clock phase-inverted signal, to request from the calculated phase to the selector 31 to select the fast clock of half cycle phases. クロック位相を反転することにより、クロック位相半周期以上遅い位相についても、Tc/Nの分解能で出力クロックを生成することができるようにするには、各クロックのデューティ比を50%程度にすればよい。 By inverting the clock phase, for the clock phase half cycle or late phase, in order to be able to generate an output clock with a resolution of Tc / N, if the duty ratio of each clock to about 50% good. セレクタ31は、クロック位相決定回路30の出力を受けて上記複数のクロック信号から出力クロックを生成し、 The selector 31 generates an output clock from said plurality of clock signals in response to an output of the clock phase decision circuit 30,
またクロック位相反転回路32はクロック位相決定回路30からクロック位相反転信号を受けると生成された出力クロックを位相反転する。 The clock phase inversion circuit 32 is phase inverted output clock generated and receiving the clock phase-inverted signal from the clock phase decision circuit 30.

【0019】具体的にクロック位相決定回路30は、例えば図7に示すように、各遅延クロックをデータに、ピーク信号をCLKに入力した複数のフリップフロップによって相関ピーク信号の位相を検出し、その結果を用いて新たに出力するべきクロックの位相を計算する。 [0019] Specifically clock phase decision circuit 30, for example as shown in FIG. 7, each delay clock in data, and detects the phase of the correlation peak signal by a plurality of flip-flops enter a peak signal CLK, the calculating the phase of the clock to be newly output by using the result.

【0020】相関検出回路10にSAWコンボルバなどを用いて畳み込み相関を行う場合、新たに出力するべきクロックの位相は、それまでに選択されていたクロックに対するピーク信号の位相遅れを2倍すれば計算できる。 [0020] When performing a convolution correlation by using a SAW convolver in correlation detection circuit 10, clock phase to be newly output is calculated if multiplied by 2 for the phase lag of the peak signal for a clock which has been selected so far it can.

【0021】相関ピーク信号の位相検出方法の一例を、 [0021] An example of the phase detection method of the correlation peak signal,
タイミングチャート図4を用いて説明する。 It will be described with reference to the timing chart 4. 図4では、 In Figure 4,
遅延回路13が遅延量Tc/10(Tcはクロック1周期)ずつ遅らせたCLK#0〜CLK#4の5個のクロックを用いて位相検出する場合を示している。 Delay circuit 13 the delay amount Tc / 10 (Tc is one clock cycle) shows the case of phase detection using five clocks CLK # 0~CLK # 4 which is delayed by. ピーク信号が図の位置にあるとき、各フリップフロップの出力はCS0〜CS4のようになり、CS2とCS3の出力が異なり、また前のフリップフロップ(この場合CS2) When the peak signal is in the position of FIG, the output of each flip-flop would be CS0~CS4, different outputs of CS2 and CS3, also prior to the flip-flop (in this case CS2)
の出力レベルがハイレベルなので、ピーク信号はCLK Since the output level of a high level, the peak signal CLK
#3の立ち上がりエッジ近傍にいることが分かる。 # It can be seen that are in a rising edge near the 3. したがってピーク信号の位相は基準クロック(この場合CL Therefore the peak signal of the phase reference clock (in this case CL
K#0)より3Tc/10遅れた位置にいると検出される。 K # ​​0) is detected as being in than 3Tc / 10 delayed position.

【0022】このピーク信号が相関検出回路10にSA [0022] SA The peak signal is the correlation detection circuit 10
Wコンボルバなどを用いて畳み込み相関により得られているものだとすれば、新たに生成するべきクロックの位相は、ピーク信号の位相の2倍、すなわち6Tc/10 If something that is obtained by convolution correlation by using a W convolver, twice the new clock phase to be generated, the peak signal phase, i.e. 6tc / 10
遅れた位相である。 It is a delayed phase. 6Tc/10は基準クロックよりも半周期以上遅い位相なのでクロック位相決定回路30はクロック位相反転信号を出力し、計算された位相より半周期位相の早いTc/10だけ遅れたクロック、すなわちCLK#1を選択するようセレクタ31に要求する。 6tc / 10 because even a half cycle or slower phase from the reference clock clock phase decision circuit 30 outputs a clock phase-inverted signal, only calculated earlier Tc / 10 of the half cycle phases than the phase delay clock, i.e. CLK # 1 It requests the selector 31 to select the.
したがってクロック生成回路14はCLK#1を符号反転させたクロックを符号クロックとして出力し、符号同期が確立できる。 Accordingly clock generating circuit 14 outputs a clock obtained by sign inversion of CLK # 1 as a code clock, the code synchronization can be established.

【0023】次に、符号位相リセット回路15について説明する。 Next, a description will be given code phase reset circuit 15. 符号位相リセット回路15は、相関検出回路10にSAWコンボルバなどを用いて畳み込み相関を行う場合、参照用拡散符号の符号発生タイミングに対するピーク信号の位相遅れを2倍して得られた符号位相で符号リセット信号を出力し、参照用拡散符号および逆拡散用符号の符号同期をとる。 Code phase reset circuit 15, the code correlation detecting if the circuit 10 performs a convolution correlation by using a SAW convolver, the peak signal for code generation timing of the reference spread code phase delay twice-obtained code phase It outputs a reset signal, taking code synchronization of the reference spreading code and despreading code.

【0024】相関ピーク検出の分解能が1チップであるため、この操作だけでは符号同期に±1チップの誤差を生じる可能性がある。 [0024] For the resolution of the correlation peak detection is a one-chip, in this operation alone can cause error of ± 1 chip code synchronization. したがって、上記クロック生成回路14によってクロック同期が確立し、符号リセット回路15によって1回でもリセットされた後は、図5に示すように(a)符号同期がとれている場合、(b)符号同期が1チップずれている場合の2通りが考えられる。 Therefore establishes clock synchronization by the clock generation circuit 14, after being reset even once by the code reset circuit 15, if taken (a) the code synchronization as shown in FIG. 5, (b) the code synchronization There are considered two ways if shifted by one chip.

【0025】(a)符号同期がとれている場合の相関ピークは符号クロックの立ち上がりエッジ近傍に現われ、 [0025] (a) a correlation peak when the code synchronization is appeared on the rising edge near the code clock,
(b)符号同期が1チップずれている場合の相関ピークは符号クロックの立ち下がりエッジ近傍に現われる。 (B) a correlation peak when the code synchronization is shifted one chip appears at the falling edge near the code clock. そこで図7示のクロック位相計算回路は、上記符号位相リセット回路15によって1回でも符号リセットされた後は、相関ピークが、遅延されたN/2個の複数のクロックのうちどのクロックのエッジ近傍にあらわれるかを検出する。 Therefore Figure 7 shows the clock phase calculation circuit, the code in after the code reset even once by the phase reset circuit 15, the correlation peak, which clock near the edges of the delayed N / 2 pieces of multiple clocks to detect whether appear in. また、選択されたクロックに対するピーク信号の位相遅れを2倍するのをやめ、相関ピーク信号の位相を示すクロックおよび位相反転信号をそのまま出力する。 Further, it ceases to doubling the phase delay of the peak signal for the selected clock and outputs the clock and phase inversion signal indicates the phase of the correlation peak signal. 符号位相リセット回路15は、符号クロックを生成した時点での位相反転信号とその後の位相反転信号が異なる場合に符号同期が1チップずれているとみなし、ピーク信号と符号発生タイミング信号との関係によって符号位相リセット信号の出力タイミングを1クロック早める、または遅める。 Code phase reset circuit 15 considers the code synchronization when the phase inversion signal at the time of generating the code clock and subsequent phase inversion signal is different is shifted one chip, the relationship between the peak signal and the code generation timing signal the output timing of the code phase reset signal hasten 1 clock or slow Mel. ただし、位相反転信号が異なっていても、位相反転回路32は出力クロックの位相を反転をしないようにする。 However, even with different phase-inverted signal, a phase inversion circuit 32 so as not to invert the phase of the output clock. 例えば、CLK#1の反転を選択した場合、符号同期が1チップずれていると相関ピークはCLK#1の立ち上がりエッジ近傍に現われるので、位相反転信号がオンからオフになる。 For example, if you select the CLK # 1 inverted, the correlation peak and code synchronization is deviated one chip appears at a rising edge near the CLK # 1, the phase inversion signal is turned from ON to OFF. 又、符号同期がとれていると相関ピークはCLK#1の立ち下がりエッジの近傍に現われるので、位相反転信号はオンのままである。 Also, the correlation peak and code synchronization is so appears in the vicinity of the falling edge of CLK # 1, the phase inversion signal remains on. したがって符号同期が±1チップのずれていることを正確に検出し、修正することができる。 Therefore it is possible to code synchronization is correctly detected that the deviation of ± 1 chip, corrects.

【0026】 [0026]

【発明の効果】以上説明したように、位相の異なる複数のクロックを用意して、このうち1つのクロックを選択しそのまま、または位相反転して出力する構成とすることで、一周期に対応する個数のクロックを用意せずにすむので高価な回路を減らすことができ、システムの低価格化が可能となる。 As described above, according to the present invention, by preparing a plurality of clocks having different phases, of which it selects one of the clock, or by a phase inversion and outputs configuration, corresponding to one period since unnecessary to prepare a number of clock can reduce the expensive circuitry, it is possible to lower the cost of the system.

【0027】加えて、アナログ処理部を減らし、位相反転決定等をデジタル処理にしたことで、デジタル処理はゲートアレイなどへの1チップ化が可能なので、遅延手段まわりの回路の簡単・縮小化という効果もある。 [0027] In addition, reducing the analog processing unit, by making the phase inversion decision such as digital processing, digital processing is so capable single chip to a gate array, that Easy reduction in the circuit around the delay means effect also.

【0028】本発明では、少なくとも基準クロックの半周期分のクロックを用意すればよい。 [0028] In the present invention, it may be prepared clock half cycle of at least the reference clock. 又、遅延手段の数も半分ですむ。 Also, it is half the number of delay means.

【0029】さらに、クロック同期確立後の相関ピークと符号クロックのずれから符号同期外れを検出し、符号位相リセット信号の出力タイミングを1クロック早める、または遅める構成にしたことで、符号同期の±1チップの同期外れを防ぐので、情報復調の信頼性が上がり、誤り率の低減といった効果も得られる。 Furthermore, detecting the code synchronization deviated from the deviation of the correlation peak and the code clock after synchronization control, the output timing of the code phase reset signal hasten one clock, or by the retarded Mel configuration, code synchronization since prevent desynchronization of ± 1 chip, the reliability of the information demodulating rises, there is also an effect such a reduction in error rate.

【図面の簡単な説明】 BRIEF DESCRIPTION OF THE DRAWINGS

【図1】本発明の実施の形態における符号同期回路の構成図である。 1 is a configuration diagram of a code synchronization circuit in the embodiment of the present invention.

【図2】比較例の符号同期回路を表わす図である。 2 is a diagram representing a code synchronization circuit of the comparative example.

【図3】本発明の実施の形態の符号同期回路におけるクロック生成回路の構成を表す図である。 3 is a diagram showing a configuration of a clock generation circuit in the code synchronization circuit of the embodiment of the present invention.

【図4】本発明の実施の形態におけるクロック選択方法の説明図である。 4 is an explanatory diagram of the clock selection method in the embodiment of the present invention.

【図5】本発明の実施の形態における符号同期ずれ検出の説明図である。 5 is an explanatory diagram of a code synchronization deviation detection in the embodiment of the present invention.

【図6】スペクトラム拡散通信方式における受信装置の構成図である。 6 is a block diagram of a receiver in a spread spectrum communication system.

【図7】本発明の実施の形態のクロック位相決定回路の実施例を示す図である。 7 is a diagram showing an example of the clock phase determination circuit in the embodiment of the present invention.

【符号の説明】 DESCRIPTION OF SYMBOLS

10 相関検出回路 11 ピーク検出回路 12 発振器 13 遅延回路 14 クロック生成回路 15 符号位相リセット回路 16 参照用符号発生回路 10 correlation detection circuit 11 peak detection circuit 12 oscillator 13 delay circuit 14 the clock generating circuit 15 codes the phase reset circuit 16 reference code generating circuit

Claims (11)

    【特許請求の範囲】 [The claims]
  1. 【請求項1】 受信信号と参照用拡散符号との相関を検出し相関出力信号を発生する相関検出手段と、 位相の異なる複数のクロックから上記相関出力信号のピークに応じたクロックを生成するクロック生成手段と、 上記相関出力信号のピークに応じて復調用逆拡散符号を発生する符号発生手段とを有し、 上記クロック生成手段は、上記相関出力信号のピークに応じて上記複数のクロックから1つのクロックを選択し、そのまま、または位相反転して出力することを特徴とするスペクトラム拡散通信装置。 1. A clock for generating a correlation detection means for generating the detected correlation output signal correlation of the received signal and the reference spreading code, depending from a plurality of clocks having different phases to the peak of the correlation output signal clock a generation unit, and a code generating means for generating a despreading code for demodulation in accordance with the peak of the correlation output signal, the clock generating means from said plurality of clocks in accordance with the peak of the correlation output signal 1 One of the selected clock, as it is, or spread spectrum communication apparatus characterized by phase inversion and outputs.
  2. 【請求項2】 請求項1において、上記クロック生成手段は、 複数のクロック信号を用いて相関出力信号のピークを検出して新たに出力するべきクロックの位相を計算するクロック位相決定手段と、上記複数のクロック信号から出力クロックを選択するセレクタ手段と、クロック位相反転手段で構成され、 上記クロック位相決定手段は、計算された位相が基準クロックよりも半周期以上遅い位相であれば、上記クロック位相反転手段にはクロック位相反転信号を出力し、上記セレクタ手段には計算された位相より半周期位相の早いクロックを選択するよう要求することを特徴とするスペクトラム拡散通信装置。 2. The method of claim 1, said clock generating means includes a clock phase decision means for calculating the phase of the clock to be newly output by detecting the peak of the correlation output signal using a plurality of clock signals, the a selector means for selecting an output clock from a plurality of clock signals, is composed of a clock phase inverting means, the clock phase decision means, than the calculated phase reference clock if the late phase over half a period, the clock phase outputs the clock phase inversion signal for inverting means, spread-spectrum communication system, characterized by prompted to choose a faster clock than the calculated phases of the half cycle phase to the selector means.
  3. 【請求項3】 請求項1において、 上記クロック生成手段の出力のクロック信号は、クロック位相を反転することにより、クロック半周期以上遅い位相についても、生成できる様なデューティ比を有することを特徴とするスペクトラム拡散通信装置。 3. The method of claim 1, the clock signal of the output of the clock generating means, by inverting the clock phase, for the clock half-period or late phase, and characterized by having a product can such a duty ratio spread spectrum communication apparatus.
  4. 【請求項4】 請求項1において、 上記相関検出手段としてSAW(表面弾性波)コンボルバを用いることを特徴とするスペクトラム拡散通信装置。 4. The method of claim 1, the spread spectrum communication apparatus which comprises using a SAW (surface acoustic wave) convolver as the correlation detection unit.
  5. 【請求項5】 請求項2において、 上記符号発生手段は、クロック同期確立後のクロック位相反転信号を受けて符号同期外れを検出し、符号位相リセットタイミングを1クロック早める、または遅めることを特徴とするスペクトラム拡散通信装置。 5. The method of claim 2, said code generating means receives the clock phase inversion signal after synchronization control detects the code synchronization loss, shorten the code phase reset timing one clock or slow Mel that the spread spectrum communication apparatus according to claim.
  6. 【請求項6】 請求項1において、 上記クロック生成手段は、周波数発振器から発生する基準クロック信号を遅廷させて位相の異なる複数のクロックを生成することを特徴とするスペクトラム拡散通信装置。 6. The method of claim 1, said clock generating means, spread-spectrum communication system, characterized in that by Oso廷 a reference clock signal generated from the frequency oscillator to generate a plurality of clocks having different phases.
  7. 【請求項7】 請求項6において、 上記クロック生成手段の最大クロック遅廷量は、クロック同期の1/2であることを特徴とするスペクトラム拡散通信装置。 7. The method of claim 6, the maximum clock late 廷量 of the clock generating means, spread spectrum communication apparatus which is a half of the clock synchronization.
  8. 【請求項8】 請求項1において、 上記符号発生手段は、上記相関出力信号のピークに応じて参照用拡散符号および復調用逆拡散符号を発生することを特徴とするスペクトラム拡散通信装置。 8. The method of claim 1, said code generating means, spread-spectrum communication system, characterized by generating a reference spread code and demodulation despreading codes in accordance with the peak of the correlation output signal.
  9. 【請求項9】 請求項1において、 上記符号発生手段は、復調用逆拡散符号をリセットするリセット手段を含むことを特徴とするスペクトラム拡散通信装置。 9. The method of claim 1, said code generating means, spread-spectrum communication system characterized by comprising reset means for resetting the demodulation despreading code.
  10. 【請求項10】 受信信号と参照用拡散信号との相関信号を出力する相関手段と、 位相の異なる複数のクロックを発生するクロック発生手段と、 上記クロック発生手段により発生された複数のクロックに基づいて上記相関信号に応じたクロックを生成するクロック生成手段と、 上記相関出力信号のに応じて参照用拡散符号および復調用逆拡散符号をリセットするリセット手段と、 上記相関信号と上記クロック発生手段から発生される複数のクロックに基づいて、上記リセット手段による参照用拡散符号のリセットにより符号同期がとれたか、あるいは、符号同期が1チップずれているかを判断する判断手段と、 上記判断手段により符号同期が1チップずれていると判断されると上記符号発生手段の復調用逆拡散符号の発生タイミングを1ク 10. A correlation means for outputting a correlation signal between the received signal and the reference spread signal, and a clock generating means for generating a plurality of clocks with different phases, based on a plurality of clocks generated by said clock generating means a clock generating means for generating a clock corresponding to the correlation signal Te, a reset means for resetting the reference spreading code and demodulation despreading code according to the correlation output signal from the correlation signal and said clock generating means based on the plurality of clocks to be generated, or the reset code synchronization by the reference spreading code has been established by the reset means, or, determining means for determining whether code synchronization is deviated one chip, the code synchronization by the determining means 1 click the generation timing of the demodulation despreading code but 1 when it is determined that the deviation chip said code generating means ックずらす制御手段とを有するスペクトラム拡散通信装置。 Tsu spread spectrum communication device having a click shifting control means.
  11. 【請求項11】 請求項10において、上記判断手段は、上記クロック生成手段により生成されたクロックと上記相関信号が一致するか半周期ずれているかに応じて、符号同期がとれたか1チップずれているかを判断することを特徴とするスペクトラム拡散通信装置。 11. The method of claim 10, said determining means, depending on whether the offset half cycle or clock and the correlation signal generated by said clock generating means coincide, one shifted chip code synchronization is established spread spectrum communication apparatus characterized by determining a dolphin.
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