JPH09510309A - 集積化したテクスチャメモリと補間論理回路 - Google Patents

Abstract

(57)【要約】 コンピュータグラフィックスシステムでテクスチャマッピングを行う際に使用する半導体チップ（２００）。テクスチャは半導体チップに入力される。これらのテクスチャは主メモリ（２０５）に記憶される。テクセルの読出し及び書込みを高速化するために、キャッシュメモリ（２０８）を使用する。主メモリ（２０５）とキャッシュメモリ（２０８）との間のデータ転送をメモリコントローラ（２０３）を用いて制御する。上記構成要素と同じ半導体チップ上に補間回路（２０９）を設ける。この補間回路（２０９）は、主メモリ（２０５）に記憶されたテクスチャに基づいて補間を行うことにより、出力テクセルを生成する。補間後のテクセル値は、半導体チップによって出力され、これによってマルチプロセッサ環境における伝送バンド幅およひ記憶の冗長性を最小限にすることができる。

Description

【発明の詳細な説明】 集積化したテクスチャメモリと補間論理回路 発明の分野 本発明は、コンピュータのディスプレイシステムに関するものである。より詳 しくは、本発明はコンピュータシステムでテクスチャマッピングを行う際に使用 されるテクスチャメモリと補間論理回路を集積化したデバイスに関する。 発明の背景 コンピュータシステムは、表示画面上にグラフィカルオブジェクトを表示する のに普通に使用される。これらのグラフィカルオブジェクトとしては、点、線、 多角形、及び３次元の立体オブジェクトがある。テクスチャマッピング技術を用 いることによって、これらのオブジェクトの区域や表面に色やその他のディテー ルを付与することができる。テクスチャマッピングにおいては、パターンイメー ジまたはテクスチャマップをオブジェクトの区域または表面と組み合わせて、そ の付加されたテクスチャマップのディテールを有する修正オブジェクトが生成さ れる。例えば、模様のない立方体の輪郭と木目を定義するテクスチャマップが与 えられていれば、テクスチャマッピング技法を用いて立方体上に木目パターンを マップすることができる。その結果、木製に見える立方体が表示される。もう一 つの例では、テクスチャマッピングによって不毛の土地のモデルに草木を付加す ることができる。また、コンピュータモデル化包装デザインにラベルを貼って、 実際の製品の外観を伝えることができる。さらに、幾何学面にテクスチャをマッ プすると、表面シェーディングだけでは必ずしも得られない動きと空間キューが 付加される。例えば、中心の回りに回転する球体は、その表面に不規則なテクス チャまたはパターンを付けるまでは、静止しているように見える。 テクスチャマッピングは、テクスチャ空間で定義された関数を有するテクスチ ャの使用を伴う。そして、このテクスチャはオブジェクト空間にワープあるいは マップされる。通常は、２次元テクスチャまたはパターンイメージが３次元面上 にマップされる。これは２次元インデックス（Ｓ，Ｔ）を３次元面上の点に対し てテクスチャピクセル（テクセル）のアレイに対応付けることにより行うことが できる。面をレンダリングする際には、Ｓ及びＴの値が補間され、レンダリング された各ピクセル値毎にテクスチャ値を検索するために用いられる。補間された Ｓ及びＴ値は、通常は整数値ではない。その結果、これらの値はテクセルのアレ イによって表されるテクスチャサンプルの間に位置することがしばしばある。 実際のＳ及びＴ値が与えられた場合に、テクスチャ値を選択するにはいくつか の方法がある。最も簡単な方法の一つは、Ｓ及びＴを最も近い整数に丸め、それ らの丸めた整数値に相当するテクセルを選択することである。実際の（Ｓ，Ｔ） 一の回りの最も近い４つのサンプル間で補間することによってより正確な表現が 得られる。時には、双一次補間アルゴリズムが用いられることもある。また、他 の場合は、より正確な結果を得るために、高次補間アルゴリズムが使用されるこ ともある。 上記のような単純な選択プロセスで考えられる一つの問題は、テクスチャマッ ピングしている面が視点から遠いと、テクスチャの激しいエイリアシングが起こ る場合があることである。このような好ましくないエイリアシングは、補間（Ｓ ，Ｔ）値が大きなテクスチャの区画にわたってスキップすることがあるために起 こる。ＭＩＰマッピングと呼ばれる従来技術では、連続的に解像度を低くしたテ クスチャの多数のフィルタされたコピーをあらかじめ計算することによってこの 問題に対する取組みがなされている。例えば、２５６×２５６のテクセルアレイ をフィルタし、リサンプリングして、１２８×１２８、３２×３２、１６×１６ 、８×８、及び２×２の解像度のマップを得る。このようなテクセルの特定のサ イズは、レベル・オブ・ディテール（ＬＯＤ）として知られるコンピュータパラ メータに基づいて選択される。ＬＯＤは、補間（Ｓ，Ｔ）値間の相対距離を表す 。各マップサイズは整数ＬＯＤを表し、計算ＬＯＤ値は実際の数値を表す。各ピ クセルの計算ＬＯＤ値の上下の最も近い整数ＬＯＤを表すマップで双一次補間を 行うことによって、高品質のテクスチャマッピングが得られる。次に、整数ＬＯ Ｄ間で線形補間を行うことにより、非整数ＬＯＤのテクスチャ値が得られる。こ のプロセスは、三重線形ＭＩＰマッピングとして知られている。 もう一つの問題は、高性能コンピュータグラフィックスシステムにおいては、 レンダリング動作が通常多数のプロセッサ間で分散して行われるということであ る。この並列構成を用いてテクスチャマッピングを行うと、各プロセッサは、お そらくそれぞれの対応メモリにテクスチャマップ全体のコピーが書き込まれるこ とになると考えられる。このようなテクスチャマップ全体の多重記憶は、冗長で あると同時に非効率的である。 さらにもう一つの問題は、様々なプロセッサとメモリとの間のデータ転送に、 限られたバンド幅の相当の部分が費消されるということである。この機能に貴重 なバンド幅を割り当てることは、他の必要情報のやり取りの速度を低下させる結 果につながる。従って、全体としては、この方法はテクスチャマッピングプロセ スに大きな負担を課す結果となる。 このように、従来技術のコンピュータグラフィックスシステムには、高速で、 正確かつ効率的なテクスチャマッピングプロセスの必要性がある。このようなプ ロセスが、ともかくもテクスチャマッピングプロセスに必要なバンド幅量を最小 限にすることができるならば、好ましいであろう。また、そのようなプロセスが 、できるだけ少ないチップで、また冗長なテクスチャ記憶なしに実装することが できるならば、非常に好ましいと考えられる。 発明の概要 本発明は、グラフィックス用のマッピングを行うためにコンピュータシステム で使用する半導体チップにある。この半導体チップには、様々なテクスチャマッ プが入力される。これらのテクスチャマップは主メモリ（例えばＤＲＡＭアレイ ）に記憶される。最も新しいテクスチャマップ用のデータは、テクセルの読出し 及び書込みを迅速に行うためにキャッシュに記憶される。主メモリとキャッシュ の間のデータ転送はメモリコントローラによって制御される。また、同じ半導体 チップ中に１つ以上の補間回路が作り込まれる。これらの補間回路は、メモリに 記憶されたテクスチャから補間を行うことによって出力テクセルを生成する。補 間されたテクセル値は、表示のために半導体チップから出力される。テクスチャ メモリと積分器を同じ基板上に集積化することによって、マルチプロセッサ環境 における伝送バンド幅ならびに記憶冗長性を最小限にすることができる。 本発明のこの実施態様においては、ＤＲＡＭの行をアクセスするとき、その内 容を、同時にキャッシュにアクセスし、ＤＲＡＭアレイを再度サイクリングしな がら、キャッシュに転送することができる。言い換えると、メモリアクセスサイ クルをキャッシュからの読出しと並行して行うことができる。さらに、本発明の 一実施態様においては、障害予測機能を組み込むことによって、データが現実に 必要になる以前に将来のデータを検索する。この方法によって、余分の遅延を引 き起こすことなくデータ転送を続行することができる。本発明のもう一つの実施 態様においては、補間回路は、様々に異なるデータ幅に所望の通りに対応できる ようスタックすることができる何枚かのモジュールスライスで構成される。 図面の簡単な説明 以下、本発明を添付図面に示す実施形態により説明するが、これらは例示説明 のためのものであって制限的な意味を有するものではなく、また、図中同じ参照 符号は同様の構成部分乃至は要素を指示する。 図１は、本発明を実施することが可能なコンピュータグラフィックスシステム のブロック図を示す。 図２は、テクスチャランダムアクセスメモリ（ＴＲＡＭ）のブロック図を示す 。 図３は、ＴＲＡＭメモリ構成のブロック図を示す。 図４は、レベル・オブ・ディテール（ＬＯＤ）メモリの２つのバンクのブロッ ク図を示す。 図５は、クワッドＤＲＡＭ及びキャッシュメモリを示す。 図６は、ＴＲＡＭリサンプリング相互接続回路網の回路図を示す。 図７は、ミップマップジェネレータのブロック図を示す。 図８は、最近接点補間法の一例を示す。 図９は、双一次補間法の一例を示す。 図１０は、８ビット双一次補間回路の回路図を示す。 図１１は、補間回路チェーンに使用することができる３種類の異なる構成を示 す。 図１２は、基本スライスとしての４ビット入力補間回路スライスを示す。 図１３は、２つの４ビットスライスを接続することによって形成される８ビッ ト入力補間回路を示す。 図１４は、基本スライスとしての６ビット補間回路スライスを示す。 詳細な説明 以下、コンピュータディスプレイシステムでテクスチャマッピングを行うため のテクスチャメモリと補間論理回路を集積化した装置及びその集積化方法を実施 形態により説明する。以下の説明においては、説明の便宜上、本発明の完全な理 解を図るために、メモリ、キャッシュアーキテクチャ、補間方式等、特定の詳細 事項を数多く記載する。しかしながら、当業者にとっては、これら特定の詳細事 項の記載がなくとも本発明を実施することが可能なことは明らかであろう。その 他の場合においては、本発明を不必要に不明確することを避けるために、周知の 構成及び手段はブロック図形式で示す。 本発明を実施することが可能なコンピュータシステムの概要 図１を参照すると、本発明を実施することができるコンピュータグラフィック スシステムが符号１００で示されている。システム１００は、例えば米国カリフ ォルニア州マウンテンビューのシリコングラフィックス(Silicon Graphics，Inc .)社の製造になるＩＲＩＳ^TMファミリーのような複雑な画像あるいは３次元画像 を生成するためのあらゆるコンピュータ制御グラフィックスシステムを含み得る 。コンピュータシステム１００は、情報を伝送するためのバスまたはその他の通 信手段１０１、及び情報を処理するためのバス１０１に接続された処理手段１０ ２を具備する。システム１００は、さらに、情報及びプロセッサ１０２によって 実行される命令を記憶するためのランダムアクセスメモリ（ＲＡＭ）またはその 他の動的記憶装置１０４（主メモリと称する）を具備する。主メモリ１０４は、 プロセッサ１０２による命令実行時に一時変数またはその他の中間情報を記憶す るためにも使用することができる。また、コンピュータシステム１００は、プロ セッサ１０２用の静的情報及び命令を記憶するためのバス１０１に接続されたリ ードオンリーメモリ（ＲＯＭ）及び／またはその他の静的記憶装置１０６を具備 す る。バス１０１には、情報及び命令を記憶するための出た記憶装置１０７が接続 されている。 バス１０１には、グラフィックスサブシステム１１１も接続されている。プロ セッサ１０２は、描画コマンド、座標頂点データ及びオブジェクトの幾何学的位 置、色、及び面パラメータに関するその他のデータのような図形データをグラフ ィックスサブシステム１１１に供給する。オブジェクトデータは、グラフィック スサブシステム１１１により次の４つのパイプライン段で処理される：ジオメト リサブシステム、走査変換サブシステム、ラスタサブシステム、及びディスプレ イサブシステム。ジオメトリサブシステムは、プロセッサ１０２からの図形デー タを両面座標系に変換する。走査変換サブシステムは、その後、ジオメトリサブ システムからの基本要素（例えば、点、線、及びメッシュ）に基づいてピクセル データを生成する。これらのピクセルデータはラスタサブシステムに送られ、そ こでＺバッファリング、ブレンディング、テクスチャリング、及びエイリアシン グ機能が実行される。その結果得られるピクセル値はフレームバッファ１０９に 記憶される。ディスプレイサブシステムは、フレームバッファ１０９のデータを 読み出して、ディスプレイモニタ１２１上に画像を表示する。 さらに、コンピュータシステム１００には、磁気ディスクまたは光ディスクの ようなデータ記憶装置１０７及びこれに対応するディスクドライバを接続するこ とができる。また、コンピュータシステム１００は、バス１０１を介して情報を コンピュータユーザに表示するためのブラウン管（ＣＲＴ）のような表示装置１ ２１に接続することができる。通常、アルファニューメリックキー及びその他の キーを含むアルファニューメリック入力装置１２２が、プロセッサ１０２に対し て情報及びコマンド選択を伝達するために、バス１０１に接続される。もう一種 のユーザ入力装置として、方向情報及びコマンド選択をプロセッサ１０２に伝達 すると共に、ディスプレイ１２１上のカーソルの動きを制御するためのマウス、 トラックボール、あるいはカーソル方向キーのようなカーソルコントロール１２ ３が設けられている。この入力装置は、通常、２軸、すなわち第１の軸（例えば Ｘ軸）及び第２軸（例えばＹ軸）で２自由度を有し、この自由度によって入力装 置は平面内の位置を指定することができる。 その外、バス１０１には、紙、フィルムのような媒体、あるいはこれらと同様 の形の媒体に命令、データ、またはその他の情報をプリントするために用いられ るハードコピー装置１２４のような装置を接続することができる。これらに加え て、コンピュータシステム１００は、情報記録用のマイクロホンに接続されたオ ーディオディジタイザのような音声記録／再生装置１２５に接続することができ る。さらに、この装置には、ディジタル化された音声を再生するためのディジタ ル−アナログ（Ｄ／Ａ）変換器に接続されたスピーカを具備することも可能であ る。 カスタム・テクスチャランダムアクセスメモリ 本発明においては、テクスチャマッピングに関連するテクスチャメモリ及び補 間／リサンプリング論理回路がカスタム・テクスチャランダムアクセスメモリ（ ＴＲＡＭ）と呼ばれる１枚のチップ上に集積化して作り込まれる。言い換えると 、ＴＲＡＭの回路（例えばＤＲＡＭ及びキャッシュのようなテクスチャメモリ、 補間論理回路、リサンプリング論理回路等）は、全てチップの同じ基板上に作り 込まれる。このＴＲＡＭ設計にはいくつかの利点がある。まず第一に、チップ上 で補間動作を行うことにより、データ出力ピンやサポートチップの数を最小限に することができる。例えば、各ＴＲＡＭは、８ビットの場合、８ビットデータ出 力しか要らない。処理結果は直接グラフィックスラスタライザに送られる。さら に、最密ダイナミックランダムアクセスメモリ（ＤＲＡＭ）技術を用いることに よって、多数のＤＲＡＭをオンチップで作り込むことができる。これによって、 ミップマップ・リサンプリングを行うためのテクセルアドレス独立性、及び冗長 なテクスチャ記憶のない大きなテクスチャ容量が得られる。そして、ＤＲＡＭの 行をキャッシングすることにより、ＤＲＡＭアクセスはリサンプリングと並行し て実行される。さらに、アドレス及びデータをパイプライン処理することによっ て、より大きいスループットが得られる。 図２は、ＴＲＡＭ２００のブロック図を示す。ライン２０１上の入力アドレス 及びデータは、ミップマップジェネレータ２０２及びメモリ制御／アドレスイン タフェース２０３に入力される。ミップマップが生成されると、それらのミップ マップは、入力バッファ２０４によりバッファリングしてから、ＤＲＡＭアレイ ２０５に記憶される。さらに、メモリ制御／アドレスインタフェース２０３には 、読出しアドレス及びキャッシュアドレスがライン２０６及び２０７を介して入 力される。メモリ制御／アドレスインタフェース２０３は、ＤＲＡＭアレイ２０ ５及び読出しキャッシュ２０８を制御する。読出しキャッシュ２０８に書き込ま れたミップマップと共にサブテクセル及びＬＯＤデータが補間回路２０９によっ て使用される。補間回路２０９は、テクスチャ画像をリサンプリングして出力サ ンプルを生成する。それらの出力サンプルはグラフィックスラスタライザに送ら れる。次に、これらの各ブロックについてさらに詳細に説明する。 図３は、ＴＲＡＭメモリ構成のブロック図を示す。基本的に、このＴＲＡＭは 、ＤＲＡＭアレイとスタティックランダムアクセスメモリ（ＳＲＡＭ）キャッシ ュで構成され、これらは２グループの並列ＬＯＤメモリ３０１と３０２に分割さ れる。これらの各グループは、三重線形リサンプリングを行うために、各ＬＯＤ から２×２のテクセル区画が割り当てられる。これらの２グループは、各々メモ リの４つの独立「クワッド」３０３〜３０６及び３０７〜３１０を有する。ＬＯ Ｄメモリをクワッドに分割するすると、画像境界におけるキャッシュスラッシン グを最小限になるようなテクスチャ走査が可能になる。ＤＲＡＭの書込みサイク ルと並行してバッファのローディングができるように、二重バッファ付きロード ポートが実装される。 本発明のこの実施形態においては、ＤＲＡＭ及びＩ／Ｏキャッシュは４つのク ワッドに分けられる。これには、リサンプリング操作時にスパンまたは線を横切 る際、各ＬＯＤのサンプルを生成するのに、Ｉ／Ｏキャッシュは、１つのクワッ ドから最大４つの８ビットテクセルをアクセスすることができる。これらのサン プルは、次いで、補間／多重化ブロック３１１によって混合／多重化され、グラ フィックスラスタライザへ出力される。 ここで、各グループの４つのクワッドは、４本のバス３１２〜３１５によって 示されるように、独立アドレス指定方式になっていることに留意すべきである。 このために、各クワッドは、走査方向にウォーク（散歩）して、走査経路沿いに 必要となるデータをプリフェッチする。グラフィックスラスタライザは、パイプ ライン中のページアドレスを監視し、ページフォールトが起こるかどうかを事前 に判断する。その後、グラフィックスラスタライザは、フォールトを回避する（ すなわちフォールト予測の場合）ために必要なデータへのアクセスを開始する。 ＴＲＡＭキャッシュからのリサンプリングにパイプが使用されている場合、アド レスがパイプの終りに達するまでには、データは既にＤＲＡＭアレイから得るこ とができるようになっている。 図４は、ＬＯＤメモリの２つの「バンク」４０１〜４０２のブロック図を示す 。これらの２つのバンクは、メモリの１Ｍｅｇ×８クワッドを表す。バンク４０ １は、４つの６４×１バイトの書込みマスク４０３〜４０６；４つの６４×８ ｏｕｔ／ｉｎ ５１２×１ ｉｎ／ｏｕｔ Ｉ／Ｏキャッシュ４０７〜４１０； １Ｋ×２５６偶数行ＤＲＡＭ４１１；及び１Ｋ×２５６奇数行ＤＲＡＭ４１２か らなる。同様に、第２のバンク４０２も第１のバンク４０１と同じブロックで構 成されている。 これらの２つのバンクは、ロードとリサンプリングの実行が非干渉化される（ すなわち両ポートでフルに実行される）「ピンポン」モードを可能にする。この 機能は、４ビット及び８ビットテクスチャにおいて可能である。本発明のこの実 施形態においては、各ＬＯＤのコンフィギュレーションに柔軟性がある。これに よって、ピンポン型４ビットまたは８ビットバンク、空間的により大きい４ビッ トまたは８ビットバンク、あるいはテクセルデプスを大きくする（例えば１２ビ ット）ための２つのバンクの組合せのいずれかのコンフィギュレーションが可能 である。非ミップマップ型アプリケーションの場合、最大１Ｋ×１Ｋ×８ビット のテクスチャマップを記憶することができる。 図５は、所与のクワッドを得るためにＤＲＡＭ及びキャッシュを編成すること ができる様々な方法を示す。１６×１６アレイ５０１は、各１Ｋ ＤＲＡＭにお ける１２８×８バイトの１つを表している。アレイ５０１は、上記２つのバンク のどちらかに属するクワッド中のページであってもよい。行５０２は偶数の１Ｋ ＤＲＡＭを表し、行５０３は奇数の１Ｋ ＤＲＡＭを表す。 コンフィギュレーション５０４には、上述のピンポンモードで使用される２つ のバンク５０５及び５０６が示されている。本発明の一実施形態においては、バ ンク５０５及び５０６のサイズは１６×１６×８ビットである。もう一つの実施 形態においては、これら２つのバンクは、１６×３２×４ビットのサイズにコン フィギュレーションすることができる。ここで、４ビット及び８ビットモードに おいては、ピンポンモードでローディングとリサンプリングを同じＴＲＡＭに対 し並行して行うことができるということに留意すべきである。これによって、独 立した動作が可能であり、リサンプリングリソース（例えば列デコード、Ｉ／Ｏ キャッシュ等）が活用される。 あるいは、上記２つのバンク５０５及び５０６は、コンフィギュレーション５ ０７に示すように、直列に隣り合わせにして配置することもできる。このコンフ ィギュレーション５０７によれば、空間的により大きい連続域メモリが得られる 。さらにもう一つの実施形態においては、これら２つのバンクは並列コンフィギ ュレーション５０８として配列される。コンフィギュレーション５０８によれば 、よりデプスの大きいメモリが得られ、最大１６ビットのテクセルデプスの記憶 が可能である。 画像の中間部でサンプリングが行われるときは、両方のバンクからのデータが 必要である。しかしながら、検索されるデータは、データが全部同時に得られる ように、互いに相補状をなすクワッドに書き込まれている。ミップマッピングさ れるか、または境界線がイネーブルになると、各バンクはこの境界線データを境 界線記憶装置に保持する。ミップマッピングがイネーブルになるか、境界線がイ ネーブルになったときは、動作は一貫動作になる（すなわち、境界のデータは同 じグループから読み出される）。 図２のメモリ制御／アドレスインタフェース２０３は、ＤＲＡＭアレイを制御 すると共に、ピンポンモードの場合、ロード及びリサンプリングポートは同じＤ ＲＡＭリソースを要求するので、ＤＲＡＭアレイの共用も制御する。このインタ フェースは、ピンポンモードにおける２つのバンクのスワッピングに用いられる 。インタフェース２０３は、グラフィックスラスタライザからのアドレスを各ク ワッドのＤＲＡＭの行アドレスに対してインタフェースする。このインタフェー スは、ＤＲＡＭアクセスとページアドレスレジスタのローディングを並行して行 うための各ＤＲＡＭ毎の二重バッファ付きページアドレスレジスタを含む、さら に、 メモリ制御／アドレスインタフェースは、単一画像またはミップマップ生成にお けるロードポートＤＲＡＭページアドレスを記憶し、インクリメントする。 相互接続回路網は、クワッドを補間回路及びデーダ入力論理回路に接続する。 補間プロセスにおいては、所与のグループの４つのクワッドは多重化される。そ の結果は、その後各補間回路で利用可能になる（すなわち、各補間回路の入力で 多重化される）。境界線データは同じグループから取り出されるが、画像エッジ データとは反対のクワッドに記憶される（例えば、水平エッジはＡＢ＜−＞ＣＤ に記憶され；垂直エッジはＡＣ＜−＞ＢＤに記憶される）。いずれの場合も、各 ＬＯＤは２つのグループ間で分けられる。１６×１６より小さいＬＯＤは、次の 理由によってラップすることができる。１）他方の水平の半分が他方のグループ にあるので、同じ１６×１６区画からのクワッド「ａ」及びクワッド「ｂ」のデ ータが必要ではなく、そのために、これらのデータは常に連続状になっており、 ２）垂直のクワッド「ａｂ」とクワッド「ｃｄ」のアドレスが独立しているので 、同じ１６×１６キャッシュから任意の２本の線を読み出すことができる。 図６は、ＴＲＡＭリサンプリング相互接続回路網の回路図である。メモリの２ つのグループ６０１及び６０２は、各々４つのクワッド「ａ〜ｄ」６０３〜６０ ６及び６０７〜６１０を有し、センス増幅器６１１に接続されている。センス増 幅器６１１は、上記２つのグループのＤＲＡＭのデータ線からの微弱な信号を増 幅するために使用される。第１レベルの多重化後のデータをパイプライン処理す るために、ジャイアントラッチ６１２が用いられる。４つの２：１マルチプレク サ６２１〜６２４は、各ＬＯＤまたはその一部が各グループに記憶されるように するために使用される。このようにして、補間回路６２５と６２６に係数を与え ることにより、２つの入力の多重化が行われる。次に、補間回路６２５及び６２ ６の出力は、補間回路６２７によって補間される。他方のＬＯＤも同様の構成に なっている。最終補間回路６２９は、補間回路６２７と６２８から出力される両 ＬＯＤの結果を補間するために使用される。 ＴＲＡＭにロードするには、ミップマップジェネレータを使用する場合、２つ のＬＯＤがグループ６０１または６０２のどちらかとそのグループの任意のテク セル位置に同時に送られる。４：１マルチプレクサ６３０〜６３７は、双方向伝 送ゲートからなるので、テクセルのリサンプリングにも、書込みにも用いること ができる。例えばリサンプリングで境界線を記憶するときは、そのデータは適切 なメモリに記憶される。境界線またはミップマッピングがイネーブルになると、 中心の境界線は各グループに１回ずつ２回記憶される。データをＤＲＡＭにロー ドするには、多数のドライバ６１３〜６２０が用いられる。各入力線には、２バ イトのデータを別々にイネーブルすることができるよう、2つのドライバが割り 当てられている。 図２に示すようなミップマップジェネレータ２０２は、完全な画像のミップマ ップ全体を生成することができる。ＴＲＡＭのロード入力は、テクスチャの直線 的なローディングを可能にする。タイル化入力の場合、ミップマップジェネレー タは、入力タイルを最小限１テクセルまでフィルタすることができる。ミップマ ップジェネレータは、ミップマップを生成するのにユーザ定義フィルタを適用し なければならない場合（例えばＣＰＵ生成）のように、ミップマップレベルを明 示的にロードすることが必要な場合は、バイパスすることができる。 本発明のこの実施形態においては、ミップマップジェネレータは２×２ボック スフィルタ（すなわち平均化フィルタ）を使用して、一段粗いミップマップレベ ルの各テクセルを生成する。ボックスフィルタは、エイリアシングを起こすよう な高周波をほとんど除去するが、たいして鋭利なフィルタではない。このミップ マップジェネレータは、単一ＴＲＡＭコンフィギュレーションの場合、４、８及 び１２ビット画像と、４つの４ビット画像及び２つの８ビット画像を扱う。複数 ＴＲＡＭを用いる場合、ミップマップは並列に生成、記憶される。 図７は、ミップマップジェネレータのブロック図を示す。入力段７０１は、フ ァインＬＯＤレベルにおける水平フィルタリングを行う。第２段７０２は、入力 段７０１から結果を受け取り、出力及びミップマップのさらに下側のＬＯＤ用に 一時結果を発生する。加算器７０３及び７０４は、テクセルモードの選択によっ て、４つの並列４ビット加算器、２つの８ビット加算器、あるいは１つの１２ビ ット加算器として使用することができる。これらの２つの加算器７０３及び７０ ４は、基本的には、２つの値を互いに加えて２で割ることにより、それら２つの 値の平均値を切捨て方式で出す。一つの例では、２つの４ビットの数を入力して 、 ４ビットの結果が得られる。他の例では、８ビットと１２ビットの数を加算器に 入力して、８ビットと１２ビットの結果が得られる。これらの加算器の幅は、デ ータと同じ大きさだけあればよい。４ビット（１乃至４成分）、８ビット（１ま たは２成分）、または１２ビットのデータをサポートするので、４つの４ビット 加算器スライスが実装される。これらの４つの４ビット加算器スライスを組み合 わせて、８ビットまたは１２ビット加算器を形成することができる。中間処理結 果を一時記憶するために、沢山のライン記憶装置７０５〜７１０が用いられる。 アドレスジェネレータ７１３及び５１２×１６ラインＲＡＭ７１４は、ミップマ ップジェネレータに対してアドレス及びデータの読出し／書込みを行うために使 用される。 全てのデータ成分は、並列に入力、処理され、ＤＲＡＭに記憶される。従って 、唯一の違いは、加算器のキャリー回路の有無だけである。このＲＡＭによって より長い線長が可能となるので、２ＴＲＡＭまたは４ＴＲＡＭコンフィギュレー ションでは、より長い画像線が可能であり、合わせてテクスチャＲＡＭ容量が大 きくなる。 本発明のこの実施形態においては、ミップマップ及び境界線はＴＲＡＭに隣接 状に配列されたＴＲＡＭブロックの形で記憶される。これらのブロックのサイズ は、各ＬＯＤメモリのバンク１と２が同時に使用されるかどうかによって８Ｋビ ットまたは１６Ｋビットである。メモリ割当ての基本単位は８Ｋビットである。 このため、組合せによって次のページ／キャッシュサイズが可能である：１）３ ２×３２×８ビット、バンク１と２を常に同時に使う場合−−１６Ｋビット；２ ）３２×３２×８ビットまたは３２かけ６４かけ４ビット、ピンポンモード用の ２バンク−−各８Ｋビット；３）６４×３２×８ビットまたは６４×６４×４ビ ット、大きな単一画像用の１バンク−−１６Ｋビット。 画像データの開始アドレスを指定するために用いられるBASEオフセットレジス タが設けられている。このために、ミップマップ及び境界線オフセットは全てベ ースが基準になる。これらのオフセットは、画像が後でＴＲＡＭの異なる部分に いれられても変わらない。境界線が使用されているとき、または多くの小さなテ クスチャが束縛されているときにおけるＴＲＡＭの利用をより効率的にするため に、境界線及び小さなミップマップは、可能な限り同じページにパックされる。 各ミップマップ及び各ミップマップの各境界線は、ＢＡＳＥアドレスからそのデ ータの開始までの相対オフセットに関するテーブルエントリを有する。これらの オフセットは、ミップマップ及び境界線をページ境界に合わせなくともよいよう に、サブブロックアドレスビットを有する。例えば、１６×１６、８×８、４× ４、２×２、及び１×１のマップレベルをまとめて１メモリページに記憶するこ とができる。さらに、境界線も同様にしてパックすることができる。 図２のミップマップ補間回路２０９は、テクスチャ画像をリサンプリングして 、出力サンプルを生成する。その目的は、連続テクスチャ画像が与えられた場合 に、要求された位置におけるテクスチャ画像のピクセル値のできるだけ正確な近 似値を得ることにある。エイリアシングを最小限にするためにローパスフィルタ リングを行う。補間回路がこの近似値を生成する一方で、ミップマップジェネレ ータがローパスフィルタリング処理を行う。 ハードウェアは、各ミップマップレベルで「最近接点／ポイントサンプル」（ ＮＮ）または双一次補間を行う。ＮＮリサンプリング（「ポイント点」または「 最近接点」モードと呼ばれることもある）では、（Ｓ，Ｔ）座標が切捨て後にテ クセルの境界内に入る場合、そのレベルのサンプルに対応テクセルの輝度が割当 てられる。図８は、最近接点リサンプリングの例を示す。この図には、それぞれ ４０、５０、６０、３０、４５、及び５５の輝度を有する６つのテクセル８０１ 〜８０６が示されている。テクセル座標（Ｓ，Ｔ）＝（１．７５，１．２５）が 与えられた場合、そのＮＮ出力はテクセル８０２に対応し、５０の輝度が用いら れる。この最近接点サンプリング方式は、画像を拡大したとき、ごつごつした外 観が生じる。また、この方式は、画像中のエッジを画面のピクセルに関して回転 させると、より多くのエイリアシングが生じる（すなわち、ぎざぎざになる）。 その結果、双一次フィルタリングを用いてこれらの好ましくない効果を「滑らか に取り除く」。 双一次リサンプリングにおいては、２次元補間が行われる。これには４つの最 近接中心を持つテクセルの輝度が用いられる。図９は、双一次リサンプリングの 例を示す。それぞれ４つの輝度１０〜１３の１つを有する４つのテクセルが示さ れている。点９０５の輝度は次式で与えられる：Ｉ−Ｃｔ（（Ｃｓ（Ｉ１−Ｉ０ ）±Ｉ０）−（Ｃｓ（Ｉ３−Ｉ２）±Ｉ２））±（Ｃｓ（Ｉ３−Ｉ２）±Ｉ２） 、式中Ｃｓ及びＣｔはテクセル９０１の（Ｓ，Ｔ）座標間のオフセットである。 従って、双一次リサンプリングから得られる出力輝度は４つの輝度Ｉ０〜Ｉ３の 関数である。 図１０は、双一次リサンプリング回路の回路図である。ＡＢＳブロック１００ １及び１００２は、サンプリング位置がテクセルの左側にあるか右側にあるかに 関わらず、テクセルは補間回路の同じ入力に入るということについて補償するた めに、Ｓ、Ｔ、またはＬＯＤ値の絶対値を出力する。これらの絶対値は、係数を テクセルデータに追随させる。ＡＢＳブロック１００１からの出力はｃｔの値を 与え、ＡＢＳブロック１００２の出力はＣｓの値を与える。減算器１００３は、 輝度Ｉ０及びＩ１に対する減算動作を実行する。乗算器１００４は、この結果に Ｃｓを乗じる。次に、加算器１００５が１０を加算し、これによって出力Ｃｓ（ Ｉ１−Ｉ０）±Ｉ０が得られる。同様にして、加算器１００６からの出力Ｃｓ（ Ｉ３−Ｉ２）±Ｉ２が得られる。減算器１００７は、加算器１００５の出力から 加算器１００６の出力を減じる。この結果に乗算器によりＣｔが乗じられる。最 後に、乗算器１００８の出力が加算器１００６の出力に加えられ、その結果、双 一次サンプリングされた輝度が得られる。 これらのリサンプリングが終了すると、ハードウェアは、上記のいずれかの方 式を選択するか、それらの間で線形補間を行って出力サンプルを生成する。次に 、これらの結果はミップマップジェネレータブロックで補間される。ミップマッ プを使用する場合は、やはり最近接点及び双一次フィルタリングがどちらも適用 される。これらのフィルタリングは、選択されたフィルタによって１つまたは２ つのマップレベルで行われる。各ＴＲＡＭは、１成分（４ＴＲＡＭコンフィギュ レーション）、２成分（２ＴＲＡＭコンフィギュレーション）、あるいは４成分 （単一ＴＲＡＭコンフィギュレーション）の補間を行う。他種類のフォーマット の場合は、テクセルの色値を切り捨てて、利用可能なテクセルデプスに適合させ る。 誤差をＬＯＤ補間回路出力で±１.０ＬＳＢより小さく保つためには、２つの 小 数部ビットを保ち、乗算器の出力で３番目のビットを用いて丸めを行うことが必 要であることがわかっている。２つの小数部ビットを維持すると、本発明のこの 実施形態では、誤差が±３／４になり、各線形補間回路は、４、８または１２ビ ットデータを扱えるにるように「スライス」される。補間回路の第１段は、４ビ ットデータを扱うだけでよい。第２及び第３段は６ビットデータを扱うスライス からなる。 図１１は、補間回路チェーンに使用することができる種々のコンフィギュレー ションの中の３つの例を示す。最初のコンフィギュレーションでは、４つの４ビ ットユニット１１０１をスタックして、１６ビット三重線形補間を行うことがで きる。２番目のコンフィギュレーションにおいては、１対の８ビットユニット１ １０２をスタックして、１６ビット三重線形補間を行うことができる。３番目の コンフィギュレーションでは、１つの１２ビットユニット１１０３を用いて補間 を行うことができる。これらの様々なユニットは、所望のコンフィギュレーショ ンが得られるように、多数のマルチプレクサをプログラミングすることにより組 み合わせ、接続される。このようにして、同じハードウェアを用いて、最小限の エキストラゲートカウントでデータ幅のフレキシビリティを確保することができ る。ある種の用途においては、より高い精度と解像度が望ましい。これに対して 、他の用途では、速度とコストの方がより重要な場合がある。 本発明のこの実施形態においては、ユニット１１０１〜１１０３はＳ−段、Ｔ −段、及びＬＯＤ−段からなる。Ｓ−段は４ビットスライス１１０４からなる。 Ｔ−段及びＬＯＤ−段は６ビットスライス１１０５からなる。これらのスライス は、補間回路がモジュール式となるように設計される。図１２は、基本スライス としての４ビット入力補間回路スライスを示す。 マルチプレクサには、減算器（図示省略）からデータが供給される。最上位ビ ット（ＭＳ）は、サインエクステンション（スライスがＭＳスライスとして用い られている場合）であるか、または次の上位のスライス（最上位のスライスでな い場合）からの低位ビットである。各スライスは符号ビット及びそのエクステン ションと小数ビットを扱うから、これらの機能は、より大きなワードにおけるス ライスの位置に関して適切である限り、ディスエーブルにするか、バイパスされ る。例えば、８ビットテクセルの場合、ＭＳスライスは符号ビットを扱い（小数 ビットは扱わない）、最下位（ＬＳ）スライスは、小数ビットを扱う（符号ビッ トは扱わない）というようなことになる。スライスコンフィギュレーション・マ ルチプレクサは、スライスのＭＳ部（サインエクステンション）またはＬＳ部（ 小数）を別々にイネーブル化、あるいはディスエーブル化する。図１３は、２つ の４ビットスライスを互いに接続することによって形成される８ビット入力補間 回路を示す。図１４は、基本スライスとしての６ビット入力補間回路スライスを 示す。 図示の加算器及び減算器は、所望の組合せが可能なように分けて、スライス全 体にわたってけた上げを見越すいくつかのキャリー先見加算器（ＣＡＬ）に編成 される。乗算器は、修正ブース（例えばビットペア・リコーディング）とその後 にウォリスのトリーを続けて用いることにより、加算器からの入力はウォリスト リーの最終段で結合される。乗算器は、補間回路スライス全体を組み合わせてよ り高精度のバージョンを形成することができるように構成されている。この乗算 関数は次式で与えられる：Ｉ＊（Ｓａ［０：５］±Ｓｂ［０：５］±Ｓｃ［０： ５］±Ｓｄ［０：５］）。これによって、個々のニブルを別々に解釈し、または 適切にけた送りして、４ビット、８ビットまたは１２ビットの結果を生成するこ とが可能になる（例えば６ビットスライスの場合）。「Ｉ」は６ビットの補間値 （この場合は乗数）である。この基本乗数は、例えば７×６である。 乗数「Ｉ」は、４スライスの各グループを通して同じであるから、これら４スラ イスのグループを通して同じリコーディング論理を用いることができる。 本発明のこの実施形態においては、結果をそれらが個々に計算された後結合す るのではなく、よりビット数の大きい精度が得られるよう並列に接続することが できる乗算器スライスを使用する技法を採用する。これによれば、各スライスに フル精度（６±４＝１０ビット）を取る必要がなく、他の場合に必要には必要に なる加算器の最終段を省くことができる。 以上、コンピュータディスプレイシステムでテクスチャマッピングを行う際に 使用するためのテクスチャメモリと補間論理回路の集積デバイスについて開示し た。

Claims (1)

1. 【特許請求の範囲】 １． コンピュータシステムでテクスチャマッピングを行うための半導体チップ において、 前記半導体チップにテクスチャを入力するための入力と、 その入力に接続され、前記テクスチャを記憶する主メモリと、 その主メモリに接続され、最も新しく使用されたテクスチャを記憶するキャッ シュメモリと、 前記主メモリ及びキャッシュメモリに接続されて、その主メモリとキャッシュ メモリとの間のデータ転送を制御するメモリコントローラと、 前記メモリに接続され、前記キャッシュメモリに記憶された最も新しく使用さ れたテクスチャに基づく補間によって出力テクセルを生成する補間回路と、 その補間回路に接続され、その出力テクセルを出力するための出力と、 を具備し、前記入力、主メモリ、キャッシュメモリ、メモリコントローラ、及び 補間回路が同じ基板上に作り込まれている半導体チップ。 ２． 上記メモリコントローラが、上記主メモリに対する記憶アクセスサイクル を上記キャッシュメモリに対する読出しサイクルと並行して行う請求項１記載の 半導体チップ。 ３． 上記主メモリ及び上記キャッシュメモリが、ローディング動作とリサンプ リング動作とを非干渉化するために、少なくとも２つの独立アドレス指定可能な バンクに分けられた請求項２記載の半導体チップ。 ４． 上記基板上に作り込まれた、障害を予測するための手段をさらに具備した 請求項３記載の半導体チップ。 ５． 上記補間回路が、異なるデータ幅についての補間値を生成するようスタッ クすることができる複数のモジュール状スライスからなる請求項１記載の半導体 チップ。 ６． 上記補間回路が、上記テクスチャの最近接点選択を行って上記出力テクセ ルを生成する請求項５記載の半導体チップ。 ７． 上記補間回路が、上記テクスチャの双一次補間を行って上記出力テクセル を生成する請求項５記載の半導体チップ。 ８． 上記入力に接続されていて、上記テクスチャを上記主メモリへの記憶に先 立ってフィルタリングするためのフィルタをさらに具備した請求項１記載の半導 体チップ。 ９． 上記フィルタが、２×２ボックスフィルタからなる請求項８記載の半導体 チップ。 １０． コンピュータシステムでテクスチャマッピングを行う方法において、 テクスチャを半導体チップに入力するステップと、 前記テクスチャを前記半導体チップの主メモリに記憶するステップと、 最も新しく使用されたテクスチャを前記半導体チップのキャッシュメモリに記 憶するステップと、 前記主メモリとキャッシュメモリとの間のデータ転送を制御するステップと、 半導体チップ上にある補間回路で、前記キャッシュメモリに記憶された最も新 しく使用されたテクスチャに基づいて補間を行うことにより出力テクセルを生成 するステップと、 前記半導体チップから前記出力テクセルを出力するステップと、 を有する方法。 １１． 上記主メモリに対する記憶アクセスサイクルを上記キャッシュメモリに 対する読出しサイクルと並行して行うステップをさらに具備した請求項１０記載 の方法。 １２． 上記主メモリ及び上記キャッシュメモリを、ローディング動作とリサン プリング動作とを非干渉化するために、少なくとも２つの独立にアドレス指定可 能なバンクに分けるステップをさらに具備した請求項１１記載の方法。 １３． 要求されるであろうデータを決定し、そのデータをそれが要求される前 にフェッチすることによって障害を予測するステップをさらに具備した請求項１ ２記載の方法。 １４． 異なるデータ幅についての補間値を生成するよう複数のモジュール状ス ライスをスタックするステップをさらに具備した請求項１０記載の方法。 １５． 上記テクスチャの最近接点選択を行って上記出力テクセルを生成するス テップをさらに具備した請求項１４記載の方法。 １６． 上記テクスチャの双一次補間を行って上記出力テクセルを生成するステ ップをさらに具備した請求項１４記載の方法。 １７． 上記テクスチャを上記主メモリに記憶する前にフィルタリングするステ ップをさらに具備した請求項１０記載の方法。 １８． 上記フィルタリングするステップを２×２ボックスフィルタを用いて行 う請求項１７記載の方法。 １９． テクスチャ情報を記憶するためのキャッシュメモリと、そのキャッシュ メモリに記憶されたテクスチャ情報に基づく補間によってテクセルを生成する補 間回路とを具備し、前記キャッシュメモリと前記補間回路が共に同じシングル半 導体チップ上に作り込まれたシングル半導体チップ。