JPH09502579A - Ｔｄｍスイッチング・マトリックスのための直列ビット伝送速度変換器 - Google Patents

Abstract

(57)【要約】 それぞれ、時分割多重化ＰＣＭチャネルを設けることが可能な、それぞれの直列入力リンクに接続される複数の直列入力と、それぞれ、時分割多重化ＰＣＭチャネルを設けることが可能な、それぞれの直列出力リンクに接続される複数の直列出力と、各入力に連係して、直列入力ストリームを並列フォーマットに変換するための直列・並列変換器から構成され、前記各直列・並列変換器が、連係する入力リンクのビット転送速度に関係なく、同じ正味並列スループツトが得られるように別個の構成が可能になっている、速度変換の実施が可能な時分割スイッチング・マトリックス。スイッチング・マトリックスの出力側も同様に構成することが可能である。

Description

【発明の詳細な説明】 ＴＤＭスイッチング・マトリックスのための直列ビット伝送速度変換器 本発明は、速度変換の実施が可能な時分割スイッチング・マトリックスに関す るものである。 多くのデジタル電話システムは、時間多重化され、直列化された、ＰＣＭ（パ ルス符号変調）符号化音声バイトの伝送をベースにしたものである。ＰＣＭは８ ｋｈｚでサンプリングされるアナログ音声信号をデジタル化するための８ビット 符号化案である。電話回線網が異なれば、８ビット／１２５マイクロ秒の速度( ８ｋｈの周期)で直列に流れるバイト間における多重化度も異なることになる。 一般的な案には、３２音声チャネル（正味データ伝送速度が２．０４８メガビッ ト／秒の場合）、６４音声チャネル（４．０９６メガビット／秒の場合）、また は、１２８音声チャネル（８．１９２メガビット／秒の場合）の単一ＰＣＭハイ ウェイへの時分割多重化がある。 全てのデジタル・ネットワークが必要とするわけではないが、ほとんどが、相 互接続されたＰＣＭハイウェイにおける論理チャネル間のスイツチングを必要と する。これまで、これは速度変換回路によって実施されてきた。 本発明によれば、それぞれ、時分割多重化ＰＣＭチャネルを設けることが可能 な、それぞれの直列入力リンクに接続される複数の直列入力と、それぞれ、時分 割多重化ＰＣＭチャネルを設けることが可能な、それぞれの直列出力リンクに接 続される複数の直列出力と、各入力に連係して、直列入力ストリームを並列フォ ーマットに変換するための直列・並列変換器から構成され、前記各直列・並列変 換器が、連係する入力リンクのビット転送速度に関係なく、同じ正味並列スルー プットが得られるように別個の構成が可能になっている、速度変換の実施が可能 な時分割スイッチング・マトリックスが得られる。 本発明によれば、スイッチング・マトリックスによって、例えば、２．０４８ メガビット／秒のＰＣＭハイウェイと４．０９６メガビット／秒のＰＣＭハイウ ェイとの間、または、２．０４８メガビット／秒のＰＣＭハイウェイと８．１９ ２メガビット／秒のＰＣＭハイウェイとの間で速度変換することが可能になる。 また、８．１９２メガビット／秒から２．０４８メガビット／秒への変換、また は、４．０９６メガビット／秒から２．０４８メガビット／秒への変換も可能に なる。速度変換によって、異なる直列バックプレーンを備えたネットワークの相 互接続が可能になる。 望ましい実施例の場合、該装置のスイッチング・コアは、２５６×２５６のチ ャネル位置のスイッチングを行うｒａｍベースの時間スイッチから構成される。 １２５マイクロ秒の各フレーム毎に、２５６バイトの入力ＰＣＭデータがデータ ｒａｍに順次書き込まれる。そのフレームの間に、同じメモリの２５６の読み取 りによって、ＰＣＭデータ・バイトが取り出され、直列出力リンクにシフト・ア ウトされる。取り出しが行われる時問によって、ＰＣＭデータを経路指定すべき 出力リンク及びチャネル番号が決まる。 次に、添付の図面を参照し、単なる例示として、本発明の詳細な説明を行うこ とにする。 図１は、本発明によるスイッチング・マトリックスのためのメモリ・アドレス・ タイミングを示す図である。 図２は、２Ｍｂ／ｓモードに関する入力シフト・レジスタを示す図である。 図３は、４Ｍｂ／ｓモードに関する入力データ・ストリームの着信転送を示す 図である。 図４は、８Ｍｂ／ｓモードに関する入力データ・ストリームの着信転送を示す 図である。 図５は、２Ｍｂ／ｓ構成を示す図である。 図６は、４Ｍｂ／ｓモードに関する出力データ・ストリームの着信転送を示す 図である。 図７は、８Ｍｂ／ｓのタイミングを示す図である。 図８は、８Ｍｂ／ｓモードに関する出力データ・ストリームの着信転送を示す 図である。 図９は、本発明によるスイッチング・マトリックスのブロック図である。 図９に示すスイツチング・マトリックスは、入力M ux1,2を有している。この 入力Mux1,2は、再構成可能なシフト・レジスタを含むとともに、メモリ７、８、 １１、１２に直接接続され、Ｍｕｘ１６を介してメモリ９、１０に接続された入 力バス３、４、５、６における８ビット並列出力を生じるようになっている。メ モリは、さらに、並列出力バス１３に接続されている。出力バス１３は、データ 選択スイッチ１４を介して出力Ｍｕｘ１５に接続され、該Ｍｕｘは８つの直列出 力リンクに接続されている。 スイッチには、カウンタ１７、フレーム・カウンタ１８、アドレス制御装置１ ９、及び、低及び高メモリ２０、２１も含まれている。 ２．０４８メガビット／秒の入力及び出力において、スイツチング・マトリッ クスは、３２の時間多重化ＰＣＭチャネルを備えた８つの物理的入力リンクと３ ２チャネルを備えた８つの出力リンクの間でスイッチングを行うことが可能であ る。入力（出力）データ転送速度が増すと、入力（出力）数は、半分に減少し、 アクティブ・リンクにおけるチャネル数は倍増する。スイッチング・メモリは、 常に、公称で２４４ナノ秒のサイクル時間で動作する。 図１には、データ・メモリ・アクセスの多重化が示されているが、ここで、Ｆ ｏｉは８ｋｈｚのフレーミング・パルスであり、Ｃ４ｉは、メモリの動作を刻時 する４．０９６Ｍｈｚのクロックである。 データ・メモリの書き込みは倍増する。すなわち、時間多重化メモリ・アクセ スのためのクロック・サイクルを解放するため、直列入力からの２ＰＣＭバイト が並列に書き込まれる。 スイッチング・マトリックス・コアに対するアクセスのこの枠内において、入 力直列データは、順次並列フォーマットに変換され、それぞれ、２バイトずつ、 １２８の書き込みを実施することが可能になる。これは、入力リンクの直列ビッ ト転送速度とは関係なく、同じ正味並列スループットが得られるように再構成可 能な入力シフト・レジスタを設けることによって実現される。２．０４８メガバ ビット／秒の動作では、入力に利用可能な直列入力リンクは８つ存在する。４． ０９６メガビット／秒では、最初の４つだけが利用され、８．１９２メガビット ／秒では、最初の２つだけが利用される。より多くの入力を利用できるようにす るブロッキング・モードも利用可能である。 図２には、２．０４８メガビット／秒の入力データ転送速度で用いられるベー ス入力構成が示されており、着信転送回路４０を介して、長さをずらした１組の 入力シフト・レジスタ３１〜３８に入力される直列入力ストリームＳＴＩ０−Ｓ ＴＩ７が例示されている。該レジスタには、並列データ・タップ３１ａ〜３８ａ を備えた、１組の８つのトリステート可能（ｔｒｉｓｔａｔｅａｂｌｅ）なラッ チが後続する。入力シフト・レジスタの長さをずらすことによって、各組をなす ラッチ毎に入力データの並列ロードの準備が整う（出力ラッチが使用可能になる ）時間を順次有効に遅延させることが可能になる。この案のタイミングによれば 、まず、入力ストリーム０＆４がデータ・メモリに書き込まれ、順次、１＆５、 ２＆６、及び、３＆７が後続する（全て、２つの８ビット・バイト並列フォーマ ットをなす）。このシーケンスは昇順入力ストリーム対に連関した長さ、従って 、時間遅延の増大によって明らかである。並列データは、データ・メモリの低（ ＭＳＢ＝Ｏ）の側と高（ＭＳＢ＝Ｉ）の側に書き込まれ、図１に示す内部タイミ ングに基づいて、１内部チャネル・サイクルにおいて４書き込みサイクルだけ利 用することが可能になる。 ４メガビット／秒で入力されるデータの場合、回路は、図２に示す基本的な組 をなす入力レジスタを変更することなく、図１に示す内部データ・メモリ書き込 み及び読み取りサイクル・タイミングの制約条件内において動作する。これは、 入力ストリームと内部使用許可／書き込みタイミング・パルスとのアライメント をとるのに適した数の遅延レジスタを備えた新しい組をなす入力ラッチに、入力 ストリームを着信転送することによって実施される。図３には、４メガビット／ 秒モードに関するこの着信転送が示されている。入力ｓｆｔｍＳＴＩＯが、第１ 組のラッチに連続して送り込まれ、一方、入力ストリームＳＴＩ１は、１組分後 に着信転送され、入力ＳＴＩ２は、２組分後に着信転送され、入力ストリームＳ Ｉエ３は、３組分後に着信転送される。この結果、入力ロード・パルス自体の符 号化にわずかな修正を加えるだけで、タイミング方式全体にわたって、データ・ メモリ書き込みサイクルをずっと同じスポットで実施することが可能になる。昇 順ペア（ｐａｉｒ）シーケンスのローディングの代わりに、データは、まず入力 ラッチ組０＆４からロードされ、その次に２＆６から、反復シーケンスによって ロードされる。３．９１マイクロ秒の単一内部チャネル（１２５マイクロ秒の内 部フレーム内にこれらが３２存在する）内において、４内部書き込みサイクルが 生じるが、この場合、書き込みデータは、ラッチ組０＆４及び２＆６から、０＆ ４、２＆６、０＆４、２＆６のシーケンスで、それぞれ、２回ロードされる。こ のため、入力レジスタの出力許可ストローブの再タイミングが必要になる。 次に図４を参照すると、８メガビット／秒の入力モードの場号、２つの入力リ ンクだけが利用され、これらについて着信転送が行われる。内部メモリ・タイミ ングは一貫した状態に保たなければならないので、入力データをラッチし、ロー ドする方法に調整を加えることによって、直列入力データ転送速度の変化が補償 される。入力ストリームをラッチ組４に着信転送することによって、ロード・ラ ッチ組０＆４の並列ロードを繰り返し（４回／内部チャネル）実施することが可 能になり、この結果、一貫した内部タイミング構造で、８メガビット／秒の入力 データを収容することが可能になる。ローディング・シーケンスは、３．９１マ イクロ秒の１内部チャネルについて０＆４、０＆４、０＆４、０＆４を反復する だけである。もちろん、これらの異なるモードの全てについて、固有の入力シフ ト・レジスタ・クロックを発生して、所望のデータ転送速度で入力データを適正 にシフトしなければならない。 出力ラッチ組には、標準モードと速度変換モードの両方において可変出力速度 に適応するように、同様のマッピング戦略が適用される。出力ロードのタイミン グは、やはり、図１に示す内部データ・メモリ・タイミング・サイクルに基づい ており、１内部チャネルにおいて８つの出力レジスタ・ロードが生じる。これら は、図１における「データ・メモリ内部読み取りアクセス」と表示された期間に 生じる。１フレームに３２内部チャネルで、８出力ロード／チャネルの場合、１ ２５マイクロ秒の１フレームで、所望の２５６バイトの出力データが達成される 。図５には、２メガビット／秒の基本構成が示されている。出力レジスタ組は、 ８ビットのロードが可能なシフト・レジスタ５１〜５８と、これに続く可変長の 組をなすバッファ・レジスタから構成される。可変長のバッファ・レジスタは、 ２メガビット／秒の基本モードにおいては何の役割も果たさない。このモードの 場合、データは、直接、「ロード＆遅延」セクション５１〜５８に有効にロード され、遅延を加えずに、ストリーム出力される。各出力ストリームのデータとデ ータ・ストリーム・チャネル境界との適正なアライメントを保証するには、スタ ガ組（ｓｔａｇｇｅｒｅｄ ｓｅｔ）をなす出力レジスタが必要になる。レジス タ６１〜６８の出力は、出力着信転送回路７０に受け渡され、そこから８つの直 列出力ストリームＳＴＯ０−ＳＴＯ７として送り出される。 どのラッチ組が最初にロードされるかは、それぞれのストリームに追加される レジスタ・バッファの数が減少することから明らかである。基本ローディング・ シーケンスは、０、１、２、３、４、５、６、７であり、追加バッファで先にロ ードされたチャネルを遅延させることによって、出力チャネル境界とのアライメ ントが強制的にとられることになる。 図６に示す４メガビット／秒の出力動作において、「ロード＆遅延」ブロック には、外部直列８ビット・チャネルの時間を１．９５マイクロ秒（８×２４４ナ ノ秒）とする、特別な外部遅延素子が導入される。バッファ・レジスタは、内部 データ・メモリ読み取りタイミングと合わせて、出力チャネル・データと外部出 力チャネル境界とのアライメントをとる必要がある。４メガビット／秒のモード の場合、出力データ・ストリームを４．０９６Ｍｈｚの追加出力シフト・クロッ ク・サイクル８つ分だけ遅延させることによって、データと外部出力チャネル・ タイミングのアライメントがとられる。さらに、必要に応じてデータ・ストリー ムの着信転送を行うことによって、ロードされる各ＰＣＭバイトとそのそれぞれ のリンク及びチャネル境界とのアライメントがとられる。同じ内部ロード・パル スが用いられるが、３．９１マイクロ秒の１内部チャネルにおいて２回ずつ各ラ ッチ組のロードを行うように、ロード許可に修正が加えられている。ロード・シ ーケンスは、０、２、４、６、０、２、４、６である。この結果、４メガビット ／秒の出力データ転送速度に適応し、同時に、内部メモリ・アクセス及びシフト ・レジスタ・ロード・パルスのタイミングを不変のままにすることが可能になる 。 ８メガビット／秒の出力モードの場合（図８）、同様の再構成が行われる。出 力データ・ストリームと内部サイクル・タイミングのアライメントをとるため、 ４メガビット／秒モードの場合の８出力クロック・サイクルの代わりに、省略時 解釈(ｄｅｆａｕｌｔ)により、８．１９２Ｍｈｚの追加出力シフト・クロック・ サイクル２４個分だけ遅延させなければならない。この理由は、図７を検分する ことにより明らかになる。チャネル境界とのアライメントをとるには、適合する 追加サイクル数だけ出力ストリームを遅延させなければならない。これは、出力 ラッチ組１及び５のローディングを行い、結果生じるデータ・ストリームの着信 転送を行うことによって実現される。１つの内部チャネルにおける出力ロード・ シーケンスは、１、５、１、５、１、５、１、５である。この結果、内部タイミ ング・サイクルの制約条件内において、２つの出力ストリームにおける８メガビ ット／秒のデータ転送速度を実現することが可能になる。 図７に示すように、チャネル４ＮのＳＴＯ０が、ポイントＡにおいてロードさ れるが、ポイントＢまで送り出すことができない。この時間が、出力シフト・ｖ クロック・ストリームにおける括弧Ｃによって示されている。従って、アライメ ントをとるためには、７＋２４＝３１のバッファ・フリップ・フロップを追加し なければならず、このため、ＳＴＩ０は、ラッチ組０ではなくラッチ組１に着信 転送されることになる。 設計のアーキテクチャが、入力モードと出力モードとの間の独立性を見越して いる点に留意することが重要である。入力書き込みアドレス指定は、内部タイミ ングだけに基づくものであり、可変アドレス指定構造によって、接続メモリ内容 が出力データ読み取りに適したアドレスに変換される。同様に、接続メモリアド レス指定は、出力モードだけに依存したものであり、選択された出力モードを補 償するように自動的に調整される。こうして、入力モードと出力モードは本質的 に独立しているので、バック・プレーン並びに速度変換モードを可能にするため 、内部タイミングに関する再構成を簡単に実施することが可能である。単純に新 規の入力及び出力モード復号化を追加し、ロード・タイミング回路要素にわずか な修正を施すことによって、アーキテクチャも簡単に拡張することが可能である 。

【手続補正書】特許法第１８４条の８ 【提出日】１９９５年７月１９日 【補正内容】 明細書 ＴＤＭスイッチング・マトリックスのための直列ビット伝送速度変換器 本発明は、速度変換の実施が可能な時分割スイッチング・マトリックスに関す るものである。 多くのデジタル電話システムは、時間多重化され、直列化された、ＰＣＭ（パ ルス符号変調）符号化音声バイトの伝送をベースにしたものである。ＰＣＭは８ ｋｈｚでサンプリングされるアナログ音声信号をデジタル化するための８ビット 符号化案である。電話回線網が異なれば、８ビット／１２５マイクロ秒の速度( ８ｋｈの周期)で直列に流れるバイト間における多重化度も異なることになる。 一般的な案には、３２音声チャネル（正味データ伝送速度が２．０４８メガビッ ト／秒の場合）、６４音声チャネル（４．０９６メガビット／秒の場合）、また は、１２８音声チャネル（８．１９２メガビット／秒の場合）の単一ＰＣＭハイ ウェイへの時分割多重化がある。 全てのデジタル・ネットワークが必要とするわけではないが、ほとんどが、相 互接続されたＰＣＭハイウェイにおける論理チャネル間のスイッチングを必要と する。これまで、これは速度変換回路によって実施されてきた。 ＦＲ−Ａ−２，３７６，５７２には入力直列多重ストリームを超多重並列スト リームに多重化することが可能な回路を含む典型的なスイッチング・マトリック スが開示されている。これには、それぞれ、各入力または出力に連係した直列・ 並列変換器及び並列・直列変換器が用いられている。しかし、この特許では、ス イッチ内で速度変換を実施するための手段は提案されていない。 本発明によれば、それそれ、時分割多重化ＰＣＭチャネルを設けることが可能 な、それぞれの直列入力リンクに接続される複数の直列入力と、それぞれ、時分 割多重化ＰＣＭチャネルを設けることが可能な、それぞれの直列出力リンクに接 続される複数の直列出力と、各入力に連係して、直列入力ストリームを並列フォ ーマットに変換するための直列・並列変換器から構成され、速度変換の実施が可 能な時分割スイッチング・マトリックスが得られる。直列・並列変換器は、連係 する入力リンクのビット転送速度に関係なく、同じ正味並列スループットが得ら れるように再構成可能なシフト・レジスタであり、前記シフト・レジスタは、入 力データの並列ロードの準備が整う時間を犀延させるため、長さがずらされてお り、ダータ転送速度の相違に関しては、適正に所望のダータ転送速度で入力ダー タをシフトするため、独自の入力シフト・レジスタ・クロックが供給される。 本発明によれば、スイッチング・マトリックスによって、例えば、２．０４８ メガビット／秒のＰＣＭハイウェイと４．０９６メガビット／秒のＰＣＭハイウ ェイとの間、または、２．０４８メガビット／秒のＰＣＭハイウェイと８．１９ ２メガビット／秒のＰＣＭハイウェイとの間で速度変換することが可能になる。 また、８．１９２メガビット／秒から２．０４８メガビット／秒への変換、また は、４．０９６メガビット／秒から２．０４８メガビット／秒への変換も可能に なる。速度変換によって、異なる直列バックプレーンを備えたネットワークの相 互接続が可能になる。 望ましい実施例の場合、該装置のスイッチング・コアは、２５６×２５６のチ ャネル位置のスイッチングを行うｒａｍベースの時間スイッチから構成される。 １２５マイクロ秒の各フレーム毎に、２５６バイトの入力ＰＣＭデータがデータ ｒａｍに順次書き込まれる。そのフレームの間に、同じメモリの２５６の読み取 りによって、ＰＣＭデータ・バイトが取り出され、直列出力リンクにシフト・ア ウトされる。取り出しが行われる時間によって、ＰＣＭデータを経路指定すべき 出力リンク及びチャネル番号が決まる。 次に、添付の図面を参照し、単なる例示として、本発明の詳細な説明を行うこ とにする。 図１は、本発明によるスイッチング・マトリックスのためのメモリ・アドレス・ タイミングを示す図である。 図２は、２Ｍｂ／ｓモードに関する入力シフト・レジスタを示す図である。 図３は、４Ｍｂ／ｓモードに関する入力データ・ストリームの着信転送を示す 図である。 図４は、８Ｍｂ／ｓモードに関する入力データ・ストリームの着信転送を示す 図である。 図５は、２Ｍｂ／ｓ構成を示す図である。 図６は、４Ｍｂ／ｓモードに関する出力データ・ストリームの着信転送を示す 図である。 図７は、８Ｍｂ／ｓのタイミングを示す図である。 図８は、８Ｍｂ／ｓモードに関する出力データ・ストリームの着信転送を示す 図である。 図９は、本発明によるスイッチング・マトリックスのブロック図である。 図９に示すスイッチング・マトリックスは、入力M ux1,2を有している。この 入力Mux1,2は、再構成可能なシフト・レジスタを含むとともに、メモリ７、８、 １１、１２に直接接続され、Ｍｕｘ１６を介してメモリ９、１０に接続された入 力バス３、４、５、６における８ビット並列出力を生じるようになっている。メ モリは、さらに、並列出力バス１３に接続されている。出力バス１３は、データ 選択スイッチ１４を介して出力Ｍｕｘ１５に接続され、該Ｍｕｘは８つの直列出 力リンクに接続されている。 スイッチには、カウンタ１７、フレーム・カウンタ１８、アドレス制御装置１ ９、及び、低及び高メモリ２０、２１も含まれている。 ２．０４８メガビット／秒の入力及び出力において、スイッチング・マトリッ タスは、３２の時問多重化ＰＣＭチャネルを備えた８つの物理的入力リンクと３ ２チャネルを備えた８つの出力リンクの間でスイツチングを行うことが可能であ る。入力（出力）データ転送速度が増すと、入力（出力）リンク数は、半分に減 少し、アクティブ・リンクにおけるチャネル数は倍増する。スイッチング・メモ リは、常に、公称で２４４ナノ秒のサイクル時間で動作する。 図１には、データ・メモリ・アクセスの多重化が示されているが、ここで、Ｆ ｏｉは８ｋｈｚのフレーミング・パルスであり、Ｃ４ｉは、メモリの動作を刻時 する４．０９６Ｍｈｚのクロックである。 データ・メモリの書き込みは倍増する。すなわち、時間多重化メモリ・アクセ スのためのクロック・サイクルを解放するため、直列入力からの２ＰＣＭバイト が並列に書き込まれる。 スイッチング・マトリックス・コアに対するアクセスのこの枠内において、入 力直列データは、順次並列フォーマットに変換され、それそれ、２バイトずつ、 １２８の書き込みを実施することが可能になる。これは、入力リンクの直列ビッ ト転送速度とは関係なく、同じ正味並列スループットが得られるように再構成可 能な入力シフト・レジスタを設けることによって実現される。２．０４８メガバ ビット／秒の動作では、入力に利用可能な直列入力リンクは８つ存在する。４． ０９６メガビット／秒では、最初の４つだけが利用され、８．１９２メガビット ／秒では、最初の２つだけが利用される。より多くの入力を利用できるようにす るブロッキング・モードも利用可能である。 図２には、２．０４８メガビット／秒の入力データ転送速度で用いられるベー ス入力構成が示されており、着信転送回路４０を介して、長さをずらした１組の 入力シフト・レジスタ３１〜３８に入力される直列入力ストリームＳＴｉ０〜Ｓ Ｔｉ７ が例示されている。該レジスタには、並列データ・タップ３１ａ〜３８ａ を備えた、１組の８つのトリステート可能（ｔｒｉｓｔａｔｅａｂｌｅ）なラッ チが後続する。入力シフト・レジスタの長さをずらすことによって、各組をなす ラッチ毎に入力データの並列ロードの準備が整う（出力ラッチが使用可能にな る）時間を順次有効に遅延させることが可能になる。この案のタイミングによれ ば、まず、入力ストリーム０＆４がデータ・メモリに書き込まれ、順次、１＆５ 、２＆６、及び、３＆７が後続する（全て、２つの８ビット・バイト並列フォー マツトをなす）。このシーケンスは昇順入力ストリーム対に連関した長さ、従っ て、時間遅延の増大によって明らかである。並列データは、データ・メモリの低 （ＭＳＢ＝Ｏ）の側と高（ＭＳＢ＝Ｉ）の側に書き込まれ、図１に示す内部タイ ミングに基づいて、１内部チャネル・サイクルにおいて４書き込みサイクルだけ 利用することが可能になる。 ４メガビット／秒で入力されるデータの場合、回路は、図２に示す基本的な組 をなす入力レジスタを変更することなく、図１に示す内部データ・メモリ書き込 み及び読み取りサイクル・タイミングの制約条件内において動作する。これは、 入力ストリームと内部使用許可／書き込みタイミング・パルスとのアライメント をとるのに適した数の遅延レジスタを備えた新しい組をなす入力ラッチに、入力 ストリームを着信転送することによって実施される。図３には、４メガビット／ 秒モードに関するこの着信転送が示されている。入力ストリームＳＴｉＯが、第 １組のラッチに連続して送り込まれ、一方、入力ストリームＳＴｉ１は、１組分 後に着信転送され、入力ＳＴｉ２は、２組分後に着信転送され、入力ストリームＳＴｉ３ は、３組分後に着信転送される。この結果、入力ロード・パルス自体の 符号化にわずかな修正を加えるだけで、タイミング方式全体にわたって、データ ・メモリ書き込みサイクルをずっと同じスポットで実施することが可能になる。 昇順ペア（ｐａｉｒ）シーケンスのローディングの代わりに、データは、まず入 力ラッチ組０＆４からロードされ、その次に２＆６から、反復シーケンスによっ てロードされる。３．９１マイクロ秒の単一内部チャネル（１２５マイクロ秒の 内部フレーム内にこれらが３２存在する）内において、４内部書き込みサイクル が生じるが、この場合、書き込みデータは、ラッチ組０＆４及び２＆６から、０ ＆４、２＆６、０＆４、２＆６のシーケンスで、それぞれ、２回ロードされる。 このため、入力レジスタの出力許可ストローブの再タイミングが必要になる。 次に図４を参照すると、８メガビット／秒の入力モードの場合、２つの入力リ ンクだけが利用され、これらについて着信転送が行われる。内部メモリ・タイミ ングは一貫した状態に保たなければならないので、入力データをラッチし、ロー ドする方法に調整を加えることによって、直列入力データ転送速度の変化が補償 される。入力ストリームをラッチ組４に着信転送することによって、ロード・ラ ッチ組０＆４の並列ロードを繰り返し（４回／内部チャネル）実施することが可 能になり、この結果、一貫した内部タイミング構造で、８メガビット／秒の入力 データを収容することが可能になる。 請求の範囲 １．それぞれ、時分割多重化ＰＣＭチャネルを設けることが可能な、それぞれ の直列入力リンクに接続される複数の直列入力と、それぞれ、時分割多重化ＰＣ Ｍチャネルを設けることが可能な、それぞれの直列出力リンクに接続される複数 の直列出力と、各入力に連係して、直列入力ストリームを並列フォーマットに変 換するための直列・並列変換器から構成され、前記各直列・並列変換器が、連係 する入力リンクのビット転送速度に関係なく、同じ正味並列スループットが得ら れるように再構成可能なシフト・レジスタであることと、前記シフト・レジスタ は、入力データの並列ロードの準備が整う時間を遅延させるため、長さがずら されており、データ転送速度の相違に関しては、適正に所望のデータ転送速度で 入力データをシフトするため、独自の入力シフト・レジスタ・クロックが供給さ れることを特微とする、時分割スイッチング・マトリックス。 ２．入力ストリームと内部許可／書き込みタイミイング・パルスのアライメン トがとれるように、必要な数の遅延レジスタを備えた異なるシフト・レジスタに 入力直列ダータ・ストリームの着信転送を行うための着信転送手段が設けられて いることを特徴とする、請求項１に記載の時分割スイッイング・マトリックス。 ３．さらに、各出力に連係して、並列入力ストリームを連係する出力リンクに 適用される直列フォーマットに変換する並列・直列変換器から構成され、前記並 列・直列変換器が、該出力リンクのビット転送速度に関係なく、同じ正味並列ス ループットを可能にするように、独立して構成可能であることを特徴とする、請 求項１に記載の時分割スイッチング・マトリックス。 ４．並列・直列変換器が、長さをずらしたシフト・レジスタから構成されるこ とを特徴とする、請求項３に記載の時分割スイッチング・マトリックス。 【図１】 【図２】 【図３】 【図４】 【図５】 【図６】 【図７】 【図８】 【図９】

───────────────────────────────────────────────────── 【要約の続き】

Claims (1)

1. 【特許請求の範囲】 １．それぞれ、時分割多重化ＰＣＭチャネルを設けることが可能な、それぞれ の直列入力リンクに接続される複数の直列入力と、それぞれ、時分割多重化ＰＣ Ｍチャネルを設けることが可能な、それぞれの直列出力リンクに接続される複数 の直列出力と、各入力に連係して、直列入力ストリームを並列フォーマットに変 換するための直列・並列変換器から構成され、前記各直列・並列変換器が、連係 する入力リンクのビット転送速度に関係なく、同じ正味並列スループットが得ら れるように別個の構成が可能になっていることを特徴とする、速度変換の実施が 可能な時分割スイッチング・マトリックス。 ２．前記直列・並列変換器がシフト・レジスタであることを特徴とする、請求 項１に記載の時分割スイッチング・マトリックス。 ３．入力データの並列ロードの準備が整う時間を遅延させるため、前記シフト ・レジスタの長さがずれていることを特徴とする、請求項２に記載の時分割スイ ッチング・マトリックス。 ４．入力ストリームと内部許可／書き込みタイミング・パルスのアライメント がとれるように、必要な数の遅延レジスタを備えた異なるシフト・レジスタに入 力直列データ・ストリームの着信転送を行うための手段から構成されることを特 徴とする、請求項３に記載の時分割スイッチング・マトリックス。 ５．さらに、各出力に連係して、並列入力ストリームを連係する出力リンクに 適用される直列フォーマットに変換する並列・直列変換器から構成され、前記並 列・直列変換器が、連係する出力リンクのビット転送速度に関係なく、同じ正味 並列スループットを可能にするように、独立して構成可能であることを特徴とす る、請求項１に記載の時分割スイッチング・マトリックス。