JPH0945072A - メモリインターリーブ回路 - Google Patents
メモリインターリーブ回路Info
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- JPH0945072A JPH0945072A JP19140795A JP19140795A JPH0945072A JP H0945072 A JPH0945072 A JP H0945072A JP 19140795 A JP19140795 A JP 19140795A JP 19140795 A JP19140795 A JP 19140795A JP H0945072 A JPH0945072 A JP H0945072A
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- data
- ram
- bit
- latch
- input
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Abstract
(57)【要約】
【目的】 極めて少ない回路で構成し、しかも語長がな
くなっても、規模の小さい簡単で安価な回路の実現を図
る。 【構成】 シリアルデータをビット順位に従ってメモリ
１に順次書き込みするメモリインターリーブ回路におい
て、書き込む１ビットデータとメモリ１内に既に書き込
まれているパラレルデータを読み出す時に同時に一時保
持するレジスタ１１と、複数の出力端子と入力端子を、
先端の１ビットがオーバーフローする如く１ビットシフ
トして接続し、一時保持された前記レジスタ１１の複数
の出力端子を再書き込みする前記メモリ１の複数の入出
力端子に接続することを特徴とする。
くなっても、規模の小さい簡単で安価な回路の実現を図
る。 【構成】 シリアルデータをビット順位に従ってメモリ
１に順次書き込みするメモリインターリーブ回路におい
て、書き込む１ビットデータとメモリ１内に既に書き込
まれているパラレルデータを読み出す時に同時に一時保
持するレジスタ１１と、複数の出力端子と入力端子を、
先端の１ビットがオーバーフローする如く１ビットシフ
トして接続し、一時保持された前記レジスタ１１の複数
の出力端子を再書き込みする前記メモリ１の複数の入出
力端子に接続することを特徴とする。
Description
【０００１】
【発明の属する技術分野】本発明は、時間順に来たシリ
アルデータを時間順を入れ替えてシリアルに送出するメ
モリインターリーブ回路に関する。
アルデータを時間順を入れ替えてシリアルに送出するメ
モリインターリーブ回路に関する。
【０００２】
【従来の技術】図５は従来回路の１例の構成を示すブロ
ック図である。この従来のメモリインターリーブ回路
は、左側ポートＰ１と右側ポートＰ２との２つのポート
を持つデュアルポートＲＡＭ（以降ＤＰ−ＲＡＭと記
す）１と、左側ポートＰ１のリードＲ，ライトＷ，アド
レスの制御を行うアドレス・リード信号・ライト信号の
発生器２と、入力データを一時格納するラッチ３と、Ｄ
Ｐ−ＲＡＭ１から読み出したデータを一時格納するラッ
チ４、そのラッチ４からのデータと先のラッチ３のデー
タを切り替えるセレクタ５と、このセレクタ５内のどの
ビットと入れ替えるかを指示するデコーダ６と、ＤＰ−
ＲＡＭ１に対してリード動作させる時にセレクタ５のデ
ータをスリーステート状態（ハイインピーダンス状態）
にしてデータをぶつからないようにするバッファ７と、
右側ポートＰ２のリードＲ，アドレス及びパラレル／シ
リアル変換器８の制御を行うアドレス・リード信号・Ｐ
／Ｓ制御の信号発生器９と、ＤＰ−ＲＡＭ１からのパラ
レルデータをシリアルに変換するパラレル／シリアル変
換器８と、Ｐ２側に対してライト動作を無効にするHigh
レベル信号を作るプルアップ抵抗１０とよりなる。
ック図である。この従来のメモリインターリーブ回路
は、左側ポートＰ１と右側ポートＰ２との２つのポート
を持つデュアルポートＲＡＭ（以降ＤＰ−ＲＡＭと記
す）１と、左側ポートＰ１のリードＲ，ライトＷ，アド
レスの制御を行うアドレス・リード信号・ライト信号の
発生器２と、入力データを一時格納するラッチ３と、Ｄ
Ｐ−ＲＡＭ１から読み出したデータを一時格納するラッ
チ４、そのラッチ４からのデータと先のラッチ３のデー
タを切り替えるセレクタ５と、このセレクタ５内のどの
ビットと入れ替えるかを指示するデコーダ６と、ＤＰ−
ＲＡＭ１に対してリード動作させる時にセレクタ５のデ
ータをスリーステート状態（ハイインピーダンス状態）
にしてデータをぶつからないようにするバッファ７と、
右側ポートＰ２のリードＲ，アドレス及びパラレル／シ
リアル変換器８の制御を行うアドレス・リード信号・Ｐ
／Ｓ制御の信号発生器９と、ＤＰ−ＲＡＭ１からのパラ
レルデータをシリアルに変換するパラレル／シリアル変
換器８と、Ｐ２側に対してライト動作を無効にするHigh
レベル信号を作るプルアップ抵抗１０とよりなる。
【０００３】ＤＰ−ＲＡＭ１はデュアルポート（２つの
ポート）の入出力を持っており、メモリ内の各ワード毎
にＰ１側とＰ２側の入出力を持っている。左側ポートＰ
１からのアクセスと右側ポートＰ２からのアクセスが同
一ワードになった時はアービター（調停器）が後からア
クセスした側に対して「待て」を意味するＢＵＳＹ信号
を通常出力する。しかし本装置などはＰ１，Ｐ２共に入
出力されるデータに対してＢＵＳＹ信号を受け取る回路
は持っていない。そこで従来からも本インターリーブで
はＤＰ−ＲＡＭ１をアドレス空間の上下半分に分けた状
態で、それぞれＰ１側，Ｐ２側へと最上位アドレスを切
り替えて与え、決して同一ワードにアクセスすることの
ないようにマッピングして使用していた（図７参照）。
１Ａはデータ書込みに使用されているメモリバンク、１
Ｂはデータ読み出しに使用されているメモリバンクであ
る。インターリーブさせてメモリに書き込むのに重要な
従来装置の当該部分はセレクタ５である。これの詳細図
を図６に示す。ラッチ４から来る信号８ビットは切換え
スイッチ５０〜５７のＡ側入力端子Ｑ０〜Ｑ７に入力さ
れる。一方、ラッチ３から来るデータは切換えスイッチ
５０〜５７のＢ側入力の全てに入る。これら切換えスイ
ッチ５０〜５７をＡ，Ｂどちらに切り替えるかを制御す
るのがＤＥＣ０〜ＤＥＣ７のデコーダ６からのデコード
出力である。
ポート）の入出力を持っており、メモリ内の各ワード毎
にＰ１側とＰ２側の入出力を持っている。左側ポートＰ
１からのアクセスと右側ポートＰ２からのアクセスが同
一ワードになった時はアービター（調停器）が後からア
クセスした側に対して「待て」を意味するＢＵＳＹ信号
を通常出力する。しかし本装置などはＰ１，Ｐ２共に入
出力されるデータに対してＢＵＳＹ信号を受け取る回路
は持っていない。そこで従来からも本インターリーブで
はＤＰ−ＲＡＭ１をアドレス空間の上下半分に分けた状
態で、それぞれＰ１側，Ｐ２側へと最上位アドレスを切
り替えて与え、決して同一ワードにアクセスすることの
ないようにマッピングして使用していた（図７参照）。
１Ａはデータ書込みに使用されているメモリバンク、１
Ｂはデータ読み出しに使用されているメモリバンクであ
る。インターリーブさせてメモリに書き込むのに重要な
従来装置の当該部分はセレクタ５である。これの詳細図
を図６に示す。ラッチ４から来る信号８ビットは切換え
スイッチ５０〜５７のＡ側入力端子Ｑ０〜Ｑ７に入力さ
れる。一方、ラッチ３から来るデータは切換えスイッチ
５０〜５７のＢ側入力の全てに入る。これら切換えスイ
ッチ５０〜５７をＡ，Ｂどちらに切り替えるかを制御す
るのがＤＥＣ０〜ＤＥＣ７のデコーダ６からのデコード
出力である。
【０００４】ここで説明を簡単にするために使用するＲ
ＡＭ１のアドレスの深さを０００Ｈ〜００７Ｈの８ワー
ドとして単純化する。図６はＤＰ−ＲＡＭのメモリバン
クを８ワードに単純化した例である。インターリーブと
は単純に、あるビット列を図９（Ａ）に示すように横に
書いたら、読み出す時は図９（Ｂ）に示すように縦に読
み出す動作のことを言う。またはあるビット列を図９
（Ｂ）に示すように縦に書いたら、読み出す時は図９
（Ａ）に示すように横に読み出す動作のことを言う。こ
の時、データのストリームが図１０に示すように来てい
る場合、図１２に示すようにデータを書き込むとする
と、図１１のようなタイムチャートで書き込む。詳細な
動作は以下の通りである。入力データ「Ａ」が来た時、
アドレスは「０００Ｈ」、デコーダ出力は「ＤＥＣ０」
をセレクトしてその状態でリードクロックによりラッチ
４はＲＡＭ１の内容を、ラッチ３はデータ「Ａ」を一時
貯える。次にライトクロックによりバッファ７をイネー
ブルにしてライトクロックの最後の立ち上がりでＲＡＭ
１にラッチ３，４で一時蓄えたデータを書き込む。次に
入力データ「Ｂ」が来た時、アドレスは「００１Ｈ」、
デコーダ出力は「ＤＥＣ０」をセレクトしてその状態で
リードクロックによりラッチ４はＲＡＭ１の内容を、ラ
ッチ３はデータ「Ｂ」を一時貯える。次にライトクロッ
クによりバッファ７をイネーブルにしてライトクロック
の最後の立ち上がりでＲＡＭ１にラッチ３，４で一時貯
えたデータを書き込む。
ＡＭ１のアドレスの深さを０００Ｈ〜００７Ｈの８ワー
ドとして単純化する。図６はＤＰ−ＲＡＭのメモリバン
クを８ワードに単純化した例である。インターリーブと
は単純に、あるビット列を図９（Ａ）に示すように横に
書いたら、読み出す時は図９（Ｂ）に示すように縦に読
み出す動作のことを言う。またはあるビット列を図９
（Ｂ）に示すように縦に書いたら、読み出す時は図９
（Ａ）に示すように横に読み出す動作のことを言う。こ
の時、データのストリームが図１０に示すように来てい
る場合、図１２に示すようにデータを書き込むとする
と、図１１のようなタイムチャートで書き込む。詳細な
動作は以下の通りである。入力データ「Ａ」が来た時、
アドレスは「０００Ｈ」、デコーダ出力は「ＤＥＣ０」
をセレクトしてその状態でリードクロックによりラッチ
４はＲＡＭ１の内容を、ラッチ３はデータ「Ａ」を一時
貯える。次にライトクロックによりバッファ７をイネー
ブルにしてライトクロックの最後の立ち上がりでＲＡＭ
１にラッチ３，４で一時蓄えたデータを書き込む。次に
入力データ「Ｂ」が来た時、アドレスは「００１Ｈ」、
デコーダ出力は「ＤＥＣ０」をセレクトしてその状態で
リードクロックによりラッチ４はＲＡＭ１の内容を、ラ
ッチ３はデータ「Ｂ」を一時貯える。次にライトクロッ
クによりバッファ７をイネーブルにしてライトクロック
の最後の立ち上がりでＲＡＭ１にラッチ３，４で一時貯
えたデータを書き込む。
【０００５】このようにして８回データを書き込んだ直
後のＤＰ−ＲＡＭ１の内容は図４（Ａ）に示すようにな
る。同様に入力データ「Ｉ」が来た時、アドレスは「０
００Ｈ」、デコーダ出力は「ＤＥＣ１」をセレクトして
その状態でリードクロックによりラッチ４はＲＡＭ１の
内容を、ラッチ３はデータ「Ａ」を一時貯える。次にラ
イトクロックによりバッファ７をイネーブルにしてライ
トクロックの最後の立ち上がりでＲＡＭ１にラッチ３，
４で一時貯えたデータを書き込む。次に入力データ
「Ｊ」が来た時、アドレスは「００１Ｈ」、デコーダ出
力は「ＤＥＣ１」をセレクトしてその状態でリードクロ
ックによりラッチ４はＲＡＭ１の内容を、ラッチ３はデ
ータ「Ｂ」を一時貯える。次にライトクロックによりバ
ッファ７をイネーブルにしてライトクロックの最後の立
ち上がりでＲＡＭ１にラッチ３，４で一時蓄えたデータ
を書き込む。またこのようにして８回データを書き込ん
だ直後のＤＰ−ＲＡＭ１の内容は図４（Ｂ）に示すよう
になる。計６４回データを書き込んだ状態が図４（Ｄ）
である。
後のＤＰ−ＲＡＭ１の内容は図４（Ａ）に示すようにな
る。同様に入力データ「Ｉ」が来た時、アドレスは「０
００Ｈ」、デコーダ出力は「ＤＥＣ１」をセレクトして
その状態でリードクロックによりラッチ４はＲＡＭ１の
内容を、ラッチ３はデータ「Ａ」を一時貯える。次にラ
イトクロックによりバッファ７をイネーブルにしてライ
トクロックの最後の立ち上がりでＲＡＭ１にラッチ３，
４で一時貯えたデータを書き込む。次に入力データ
「Ｊ」が来た時、アドレスは「００１Ｈ」、デコーダ出
力は「ＤＥＣ１」をセレクトしてその状態でリードクロ
ックによりラッチ４はＲＡＭ１の内容を、ラッチ３はデ
ータ「Ｂ」を一時貯える。次にライトクロックによりバ
ッファ７をイネーブルにしてライトクロックの最後の立
ち上がりでＲＡＭ１にラッチ３，４で一時蓄えたデータ
を書き込む。またこのようにして８回データを書き込ん
だ直後のＤＰ−ＲＡＭ１の内容は図４（Ｂ）に示すよう
になる。計６４回データを書き込んだ状態が図４（Ｄ）
である。
【０００６】一方、書き込まれたデータを読み出すタイ
ムチャートを図１３に示す。アドレスを「０００Ｈ」に
した状態でＲＡＭ１にリードクロックを入力すると「０
００Ｈ」番地に記憶されているデータ「ＡＩＱＹきそぬ
ま」が読み出され、これがパラレル／シリアル変換器８
に入力され、ＭＳＢ側の「Ａ」が先ず出力され、続いて
１個のシフトクロックを入れる事により「１」が出力さ
れる。同様に残り６個のシフトクロックを入れることで
１ワード目が終了する。次にアドレスを「００１Ｈ」に
して上記と同様な動作をすることにより、「ＢＪＲＺく
たねみ」とデータが続く。これにより従来はインターリ
ーブ動作を実現していた。また、ＤＰ−ＲＡＭ１のアド
レスを深くしてインターリーブをする方法も同様に理解
できる。
ムチャートを図１３に示す。アドレスを「０００Ｈ」に
した状態でＲＡＭ１にリードクロックを入力すると「０
００Ｈ」番地に記憶されているデータ「ＡＩＱＹきそぬ
ま」が読み出され、これがパラレル／シリアル変換器８
に入力され、ＭＳＢ側の「Ａ」が先ず出力され、続いて
１個のシフトクロックを入れる事により「１」が出力さ
れる。同様に残り６個のシフトクロックを入れることで
１ワード目が終了する。次にアドレスを「００１Ｈ」に
して上記と同様な動作をすることにより、「ＢＪＲＺく
たねみ」とデータが続く。これにより従来はインターリ
ーブ動作を実現していた。また、ＤＰ−ＲＡＭ１のアド
レスを深くしてインターリーブをする方法も同様に理解
できる。
【０００７】
【発明が解決しようとする課題】しかしながら、上記従
来例にあっては、８ビット単位でのインターリーブだけ
考えるのであれば良いが、一般にインターリーブは語長
も１６ビット、３２ビット・・・と長くする必要があ
る。この時は従来の方法ではセレクタ５が級数的に回路
規模が大きくなり、実現が困難になってくるという課題
があった。
来例にあっては、８ビット単位でのインターリーブだけ
考えるのであれば良いが、一般にインターリーブは語長
も１６ビット、３２ビット・・・と長くする必要があ
る。この時は従来の方法ではセレクタ５が級数的に回路
規模が大きくなり、実現が困難になってくるという課題
があった。
【０００８】
【課題を解決するための手段】本発明回路は、上記の課
題を解決するため、図１に示すように、シリアルデータ
をビット順位に従ってメモリ１に順次書き込みするメモ
リインターリーブ回路において、書き込む１ビットデー
タとメモリ１内に既に書き込まれているパラレルデータ
を読み出す時に同時に一時保持するレジスタ１１と、複
数の出力端子と入力端子を、先端の１ビットがオーバー
フローする如く１ビットシフトして接続し、一時保持さ
れた前記レジスタ１１の複数の出力端子を再書き込みす
る前記メモリ１の複数の入出力端子に接続することを特
徴とする。
題を解決するため、図１に示すように、シリアルデータ
をビット順位に従ってメモリ１に順次書き込みするメモ
リインターリーブ回路において、書き込む１ビットデー
タとメモリ１内に既に書き込まれているパラレルデータ
を読み出す時に同時に一時保持するレジスタ１１と、複
数の出力端子と入力端子を、先端の１ビットがオーバー
フローする如く１ビットシフトして接続し、一時保持さ
れた前記レジスタ１１の複数の出力端子を再書き込みす
る前記メモリ１の複数の入出力端子に接続することを特
徴とする。
【０００９】シリアルデータをインターリーブしてメモ
リ１に書き込む場合、順に入力するシリアルデータをメ
モリ１に書き込む前にメモリ１内にもともとあったパラ
レルデータを１ビットシフトした形で、そのシリアルデ
ータと一緒にレジスタ１１に蓄え、これをメモリ１に再
書き込みし、つぎのアドレスに切り替え、同様の動作を
続けることにより、シリアルデータをインターリーブさ
せる。
リ１に書き込む場合、順に入力するシリアルデータをメ
モリ１に書き込む前にメモリ１内にもともとあったパラ
レルデータを１ビットシフトした形で、そのシリアルデ
ータと一緒にレジスタ１１に蓄え、これをメモリ１に再
書き込みし、つぎのアドレスに切り替え、同様の動作を
続けることにより、シリアルデータをインターリーブさ
せる。
【００１０】ところで、１ビット書き込む動作が発生し
た時にメモリ１内に元々あったデータの最上位ビットの
データを捨て、残りのデータを１ビット最上位側にシフ
トして最近来た１ビットデータと共に一旦データを貯え
るレジスタ１１のみあれば良く、またそのレジスタ１１
はメモリ１から読み出されるデータとバスの競合を避け
るため、データ読み出し中はハイ・インピーダンス状態
になりデータの衝突を避け、データの書き込み中の時の
みデータをメモリ１に出力できるようなスリーステート
機能を持っていれば良く、メモリ１に対してアドレスが
確定してから、先ずリードして次に書き込むデータを構
築し、準備ができたら書き込むことになる。
た時にメモリ１内に元々あったデータの最上位ビットの
データを捨て、残りのデータを１ビット最上位側にシフ
トして最近来た１ビットデータと共に一旦データを貯え
るレジスタ１１のみあれば良く、またそのレジスタ１１
はメモリ１から読み出されるデータとバスの競合を避け
るため、データ読み出し中はハイ・インピーダンス状態
になりデータの衝突を避け、データの書き込み中の時の
みデータをメモリ１に出力できるようなスリーステート
機能を持っていれば良く、メモリ１に対してアドレスが
確定してから、先ずリードして次に書き込むデータを構
築し、準備ができたら書き込むことになる。
【００１１】メモリ１から出て来るデータは最下位ビッ
トがレジスタ１１の１ビット上位の入力に、メモリ１の
次の上位のビットはレジスタ１１の更に１ビット上位の
ビット入力というようにシフトして接続されており、メ
モリ１の最上位ビットの接続はレジスタ１１の出力との
みで、レジスタ１１の入力側とは接続されていない。こ
の構成で１ビット書き込む毎にアドレスを切換え、アド
レスはメモリ１及びレジスタ１１の語長のｎ倍の周期で
元のアドレスに戻って来るような周期的な構成にすれ
ば、かなり複雑なインターリーブが簡単な回路で実現で
きることになる。
トがレジスタ１１の１ビット上位の入力に、メモリ１の
次の上位のビットはレジスタ１１の更に１ビット上位の
ビット入力というようにシフトして接続されており、メ
モリ１の最上位ビットの接続はレジスタ１１の出力との
みで、レジスタ１１の入力側とは接続されていない。こ
の構成で１ビット書き込む毎にアドレスを切換え、アド
レスはメモリ１及びレジスタ１１の語長のｎ倍の周期で
元のアドレスに戻って来るような周期的な構成にすれ
ば、かなり複雑なインターリーブが簡単な回路で実現で
きることになる。
【００１２】
【発明の実施の形態】図１は本発明回路の１実施の形態
の構成を示すブロック図、図２は本発明におけるメモリ
とシフトレジスタの接続図である。本実施の形態は、ビ
ット選択を行うセレクタの代わりにその機能を１ビット
シフトレジスタ（パラレルラッチ）１１に持たせている
ところにある。読み出し側の構成は、図５に示す従来の
ものと全く変わりのない同一のものである。シリアルデ
ータはラッチ１１である７４ＨＣ５７４のデータ入力端
子Ｄ０に接続し、リードクロックはラッチ１１のラッチ
クロックとＤＰ−ＲＡＭ１のリードＲ端子に、ライトク
ロックはラッチ１１のアウトプットのスリーステート状
態を制御するゲートＧとＤＰ−ＲＡＭ１のライトＷ端子
に接続されている。ラッチ１１の出力端子Ｑ０はＤＰ−
ＲＡＭ１の入出力端子ＩＯ−０とラッチ１１の入力端子
Ｄ１に、ラッチ１１の出力端子Ｑ１はＤＰ−ＲＡＭ１の
入出力端子ＩＯ−１とラッチ１１の入力端子Ｄ２に接続
され、以下同様にラッチ１１の出力端子Ｑ６はＤＰ−Ｒ
ＡＭ１の入出力端子ＩＯ−６とラッチ１１の入力端子Ｄ
７に１ビットずつシフトしながら接続されている。ただ
し、ラッチ１１の入力端子Ｑ７はＤＰ−ＲＡＭ１の入出
力端子ＩＯ−７とのみ接続されている。
の構成を示すブロック図、図２は本発明におけるメモリ
とシフトレジスタの接続図である。本実施の形態は、ビ
ット選択を行うセレクタの代わりにその機能を１ビット
シフトレジスタ（パラレルラッチ）１１に持たせている
ところにある。読み出し側の構成は、図５に示す従来の
ものと全く変わりのない同一のものである。シリアルデ
ータはラッチ１１である７４ＨＣ５７４のデータ入力端
子Ｄ０に接続し、リードクロックはラッチ１１のラッチ
クロックとＤＰ−ＲＡＭ１のリードＲ端子に、ライトク
ロックはラッチ１１のアウトプットのスリーステート状
態を制御するゲートＧとＤＰ−ＲＡＭ１のライトＷ端子
に接続されている。ラッチ１１の出力端子Ｑ０はＤＰ−
ＲＡＭ１の入出力端子ＩＯ−０とラッチ１１の入力端子
Ｄ１に、ラッチ１１の出力端子Ｑ１はＤＰ−ＲＡＭ１の
入出力端子ＩＯ−１とラッチ１１の入力端子Ｄ２に接続
され、以下同様にラッチ１１の出力端子Ｑ６はＤＰ−Ｒ
ＡＭ１の入出力端子ＩＯ−６とラッチ１１の入力端子Ｄ
７に１ビットずつシフトしながら接続されている。ただ
し、ラッチ１１の入力端子Ｑ７はＤＰ−ＲＡＭ１の入出
力端子ＩＯ−７とのみ接続されている。
【００１３】この構成での動作を示すタイミングチャー
トを図３に示す。アドレスは０００Ｈ〜００７Ｈの間で
クローズするアドレスで巡回している。図３に示すタイ
ミングチャート通り動かすことにより、最初の１巡目の
アドレスで図４（Ａ）のようにデータが入る。２巡目で
は図４（Ｂ）のようにデータが入り、以下同様にデータ
が入り、８巡目では図４（Ｄ）のようにマトリックスは
埋まる。即ち、入力データのストリームが図１０に示す
ように来ている場合、図４（Ｄ）に示すようにＤＰ−Ｒ
ＡＭ１にデータを書き込むとすると、図３に示すような
タイムチャートで書き込む。入力データ「Ａ」が来た
時、アドレス「０００Ｈ」でリードクロックによりラッ
チ１１にデータ「Ａ」を一時貯え、ＤＰ−ＲＡＭ１の内
容をその入出力端子ＩＯ−０よりラッチ１１の入力端子
Ｄ１を経て該ラッチ１１に一時貯える。次にライトクロ
ックにより立上りでＲＡＭ１にラッチ１１で一時貯えた
データを書き込む（図４（Ａ）参照）。次に入力データ
Ｂが来た時、アドレス「００１Ｈ」でリードクロックに
よりラッチ１１にデータ「Ｂ」を一時貯え、ＲＡＭ１の
内容をその入出力端子ＩＯ−１よりラッチ１１の入力端
子Ｄ２を経て該ラッチ１１に一時貯える。次に、ライト
クロックにより立上りでＲＡＭ１にラッチ１１で一時貯
えたデータを書き込む（図４（Ａ）参照）。
トを図３に示す。アドレスは０００Ｈ〜００７Ｈの間で
クローズするアドレスで巡回している。図３に示すタイ
ミングチャート通り動かすことにより、最初の１巡目の
アドレスで図４（Ａ）のようにデータが入る。２巡目で
は図４（Ｂ）のようにデータが入り、以下同様にデータ
が入り、８巡目では図４（Ｄ）のようにマトリックスは
埋まる。即ち、入力データのストリームが図１０に示す
ように来ている場合、図４（Ｄ）に示すようにＤＰ−Ｒ
ＡＭ１にデータを書き込むとすると、図３に示すような
タイムチャートで書き込む。入力データ「Ａ」が来た
時、アドレス「０００Ｈ」でリードクロックによりラッ
チ１１にデータ「Ａ」を一時貯え、ＤＰ−ＲＡＭ１の内
容をその入出力端子ＩＯ−０よりラッチ１１の入力端子
Ｄ１を経て該ラッチ１１に一時貯える。次にライトクロ
ックにより立上りでＲＡＭ１にラッチ１１で一時貯えた
データを書き込む（図４（Ａ）参照）。次に入力データ
Ｂが来た時、アドレス「００１Ｈ」でリードクロックに
よりラッチ１１にデータ「Ｂ」を一時貯え、ＲＡＭ１の
内容をその入出力端子ＩＯ−１よりラッチ１１の入力端
子Ｄ２を経て該ラッチ１１に一時貯える。次に、ライト
クロックにより立上りでＲＡＭ１にラッチ１１で一時貯
えたデータを書き込む（図４（Ａ）参照）。
【００１４】このようにして８回データ「Ａ〜Ｈ」を書
き込んだ直後のＤＰ−ＲＡＭ１の内容は図４（Ａ）に示
すようになる。以下８回データを書き込む毎にＤＰ−Ｒ
ＡＭ１の内容は図４（Ｂ），（Ｃ）のようになり、８巡
目で、ＤＰ−ＲＡＭ１の内容は図４（Ｄ）のようにマト
リックスがデータで埋まる。又、書き込まれたデータを
読み出す場合は、図１３に示すようにアドレスを「００
０Ｈ」にした状態でリードクロックを該ＲＡＭ１に入力
すると、「０００Ｈ」番地に記憶されているデータ「Ａ
ＩＱＹきそぬま」が読み出され、これがパラレル／シリ
アル変換器８に入力され、ＭＳＢ側の「Ａ」が先ず出力
され、続いて１個のシフトクロックを入力することによ
り「Ｉ」が出力される。同様に６個のシフトクロックを
入力すると、１ワード目が終了し、以下全く同様に書き
込まれたデータを読み出すことができる。
き込んだ直後のＤＰ−ＲＡＭ１の内容は図４（Ａ）に示
すようになる。以下８回データを書き込む毎にＤＰ−Ｒ
ＡＭ１の内容は図４（Ｂ），（Ｃ）のようになり、８巡
目で、ＤＰ−ＲＡＭ１の内容は図４（Ｄ）のようにマト
リックスがデータで埋まる。又、書き込まれたデータを
読み出す場合は、図１３に示すようにアドレスを「００
０Ｈ」にした状態でリードクロックを該ＲＡＭ１に入力
すると、「０００Ｈ」番地に記憶されているデータ「Ａ
ＩＱＹきそぬま」が読み出され、これがパラレル／シリ
アル変換器８に入力され、ＭＳＢ側の「Ａ」が先ず出力
され、続いて１個のシフトクロックを入力することによ
り「Ｉ」が出力される。同様に６個のシフトクロックを
入力すると、１ワード目が終了し、以下全く同様に書き
込まれたデータを読み出すことができる。
【００１５】
【発明の効果】上述のように本発明によれば、極めて少
ない回路で構成でき、しかも語長がなくなっても、規模
の小さい簡単で安価な回路の実現が可能となる。
ない回路で構成でき、しかも語長がなくなっても、規模
の小さい簡単で安価な回路の実現が可能となる。
【図１】本発明回路の１実施の形態の構成を示すブロッ
ク図である。
ク図である。
【図２】本発明におけるメモリとシフトレジスタの接続
図である。
図である。
【図３】本実施例のデータ書き込み動作のタイミングチ
ャートである。
ャートである。
【図４】（Ａ）〜（Ｄ）は本実施の形態でインターリー
ブさせながらメモリにデータを書き込んで行く場合の動
作説明図である。
ブさせながらメモリにデータを書き込んで行く場合の動
作説明図である。
【図５】従来回路の１例の構成を示すブロック図であ
る。
る。
【図６】ＤＰ−ＲＡＭのメモリバンクを８ワードに単純
化した例である。
化した例である。
【図７】ＤＰ−ＲＡＭのメモリバンクのデュアルポート
へのデータ割付けを示す説明図である。
へのデータ割付けを示す説明図である。
【図８】単純化した８ワードのメモリバンクの説明図で
ある。
ある。
【図９】（Ａ）（Ｂ）はインターリーブの説明図であ
る。
る。
【図１０】データストリームの１例を示す図である。
【図１１】従来例のデータ書き込み動作のタイミングチ
ャートである。
ャートである。
【図１２】シリアルデータをインターリーブしてメモリ
に格納した例を示す図である。
に格納した例を示す図である。
【図１３】インターリーブしたデータの読み出し動作の
タイミングチャートである。
タイミングチャートである。
１ デュアルポートＲＡＭ ２ アドレス・リード信号・ライト信号発生器 ３ ラッチ ４ ラッチ ５ セレクタ ６ デコーダ ７ バッファ ８ パラレル／シリアル変換器 ９ アドレス・リード信号・Ｐ／Ｓ制御信号発生器 １０ プルアップ抵抗 １１ １ビットシフトレジスタ（パラレルラッチ）
Claims (1)
- 【請求項１】 シリアルデータをビット順位に従ってメ
モリに順次書き込みするメモリインターリーブ回路にお
いて、書き込む１ビットデータとメモリ内に既に書き込
まれているパラレルデータを読み出す時に同時に一時保
持するレジスタと、複数の出力端子と入力端子を、先端
の１ビットがオーバーフローする如く１ビットシフトし
て接続し、一時保持された前記レジスタの複数の出力端
子を再書き込みする前記メモリの複数の入出力端子に接
続することを特徴とするメモリインターリーブ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19140795A JPH0945072A (ja) | 1995-07-27 | 1995-07-27 | メモリインターリーブ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19140795A JPH0945072A (ja) | 1995-07-27 | 1995-07-27 | メモリインターリーブ回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0945072A true JPH0945072A (ja) | 1997-02-14 |
Family
ID=16274098
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP19140795A Pending JPH0945072A (ja) | 1995-07-27 | 1995-07-27 | メモリインターリーブ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0945072A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP1059588A1 (en) * | 1999-06-09 | 2000-12-13 | Texas Instruments Incorporated | Multi-channel dma with request scheduling |
-
1995
- 1995-07-27 JP JP19140795A patent/JPH0945072A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP1059588A1 (en) * | 1999-06-09 | 2000-12-13 | Texas Instruments Incorporated | Multi-channel dma with request scheduling |
| US6687796B1 (en) | 1999-06-09 | 2004-02-03 | Texas Instruments Incorporated | Multi-channel DMA with request scheduling |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| RD03 | Notification of appointment of power of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7423 Effective date: 20040227 |
|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20051115 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20051122 |
|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20060314 |