JPH0936504A - プリント基板の信号伝送線路の配線構造 - Google Patents
プリント基板の信号伝送線路の配線構造Info
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- JPH0936504A JPH0936504A JP18388195A JP18388195A JPH0936504A JP H0936504 A JPH0936504 A JP H0936504A JP 18388195 A JP18388195 A JP 18388195A JP 18388195 A JP18388195 A JP 18388195A JP H0936504 A JPH0936504 A JP H0936504A
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- transmission line
- signal transmission
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- H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
- H05K1/00—Printed circuits
- H05K1/02—Details
- H05K1/0213—Electrical arrangements not otherwise provided for
- H05K1/0237—High frequency adaptations
Landscapes
- Structure Of Printed Boards (AREA)
Abstract
(57)【要約】
【課題】 共通のプリント基板を用いて、仕様に応じて
信号伝送線路の特性インピーダンスを任意な値に、例え
ば５０〜７０Ωとしたり、または１００Ωとしたり可変
制御できるプリント基板の信号伝送線路の配線構造。 【解決手段】 プリント基板の基板平面全面に電源ベタ
層１又はグランドベタ層４を有するプリント基板の信号
伝送線路３の配線構造において、前記信号伝送線路３の
配線パターンの真下に位置する前記電源ベタ層１又はグ
ランドベタ層４の部分に、所定の形状及び大きさの切抜
き部２を所定の間隔Ｌ3 で複数個配列することにより、
前記信号伝送線路３の特性インピーダンスの値を可変制
御するプリント基板の信号伝送線路の配線構造。
信号伝送線路の特性インピーダンスを任意な値に、例え
ば５０〜７０Ωとしたり、または１００Ωとしたり可変
制御できるプリント基板の信号伝送線路の配線構造。 【解決手段】 プリント基板の基板平面全面に電源ベタ
層１又はグランドベタ層４を有するプリント基板の信号
伝送線路３の配線構造において、前記信号伝送線路３の
配線パターンの真下に位置する前記電源ベタ層１又はグ
ランドベタ層４の部分に、所定の形状及び大きさの切抜
き部２を所定の間隔Ｌ3 で複数個配列することにより、
前記信号伝送線路３の特性インピーダンスの値を可変制
御するプリント基板の信号伝送線路の配線構造。
Description
【０００１】
【発明の属する技術分野】本発明は、例えば両面プリン
ト基板や多層プリント基板のように、プリント基板の基
板平面全面に電源ベタ層又はグランドベタ層を有するプ
リント基板の信号伝送線路の配線構造に関するものであ
る。
ト基板や多層プリント基板のように、プリント基板の基
板平面全面に電源ベタ層又はグランドベタ層を有するプ
リント基板の信号伝送線路の配線構造に関するものであ
る。
【０００２】
【従来の技術】図４は多層プリント基板の断面構造を示
す図であり、図の１は基板内の基板平面全面に設けられ
た電源層で、一般に電源ベタ層という。３はパターン化
された信号線、４は基板内の基板平面全面に設けられた
グランド（一般にＧＮＤと書す）層で、一般にＧＮＤベ
タ層という。５は信号線３、電源層１、ＧＮＤ層４の間
をそれぞれ電気的に絶縁する誘電体である。近年、パー
ソナルコンピュータ等では、図４に示すような多層プリ
ント基板がよく使用されている。
す図であり、図の１は基板内の基板平面全面に設けられ
た電源層で、一般に電源ベタ層という。３はパターン化
された信号線、４は基板内の基板平面全面に設けられた
グランド（一般にＧＮＤと書す）層で、一般にＧＮＤベ
タ層という。５は信号線３、電源層１、ＧＮＤ層４の間
をそれぞれ電気的に絶縁する誘電体である。近年、パー
ソナルコンピュータ等では、図４に示すような多層プリ
ント基板がよく使用されている。
【０００３】図４において、信号線３のパターン幅を
ｗ、その厚さをｔ、信号線３と電源層１との間の誘電体
５の厚さをｈ、誘電体５の真空中の誘電率をε0 （この
例では８．８５×１０-12 Ｆ／ｍ）、その真空中の透磁
率をμ0 （この例では４π×１０-7Ｈ／ｍ）とすると、
信号線３と電源層１との間の誘電体５の実効比誘電率ε
reは次の式（１）で、信号線３と電源層１との間の分布
容量Ｃは次の式（２）で、信号線３の分布インダクタン
スＬは次の式（３）でそれぞれ表すことができる。
ｗ、その厚さをｔ、信号線３と電源層１との間の誘電体
５の厚さをｈ、誘電体５の真空中の誘電率をε0 （この
例では８．８５×１０-12 Ｆ／ｍ）、その真空中の透磁
率をμ0 （この例では４π×１０-7Ｈ／ｍ）とすると、
信号線３と電源層１との間の誘電体５の実効比誘電率ε
reは次の式（１）で、信号線３と電源層１との間の分布
容量Ｃは次の式（２）で、信号線３の分布インダクタン
スＬは次の式（３）でそれぞれ表すことができる。
【０００４】
【数１】
【０００５】
【数２】
【０００６】
【数３】
【０００７】また前記式（２），（３）で求めた分布容
量Ｃと分布インダクタンスＬの値を用いて、プリントパ
ターン化された信号線３の特性インピーダンスＺ0 は次
の式（４）で、また信号線３の単位距離当りの信号遅延
時間Ｔd は次の式（５）で求めることができる。
量Ｃと分布インダクタンスＬの値を用いて、プリントパ
ターン化された信号線３の特性インピーダンスＺ0 は次
の式（４）で、また信号線３の単位距離当りの信号遅延
時間Ｔd は次の式（５）で求めることができる。
【０００８】
【数４】
【０００９】
【数５】
【００１０】そして市販のパーソナルコンピュータ等の
外部機器とのインターフェイス回路における信号線の特
性インピーダンスは、通常５０〜７０Ωとする場合が多
いが、仕様等で他の値の特性インピーダンスを求められ
ることもあった。例えば、ＡＮＳＩ Ｘ３，１３１−１
９８６により規格化されているＳＣＳＩ（ＳｍａｌｌＣ
ｏｍｐｕｔｅｒ Ｓｙｓｔｅｍ Ｉｎｔｅｒｆａｃｅ）
規格の適用される１８本の信号線については、特性イン
ピーダンスを１００Ω±１０％以内に設計する必要があ
った。
外部機器とのインターフェイス回路における信号線の特
性インピーダンスは、通常５０〜７０Ωとする場合が多
いが、仕様等で他の値の特性インピーダンスを求められ
ることもあった。例えば、ＡＮＳＩ Ｘ３，１３１−１
９８６により規格化されているＳＣＳＩ（ＳｍａｌｌＣ
ｏｍｐｕｔｅｒ Ｓｙｓｔｅｍ Ｉｎｔｅｒｆａｃｅ）
規格の適用される１８本の信号線については、特性イン
ピーダンスを１００Ω±１０％以内に設計する必要があ
った。
【００１１】
【発明が解決しようとする課題】当初、５０〜７０Ωの
特性インピーダンスとしてプリントパターン化された信
号線のインピーダンスを１００Ω程度まで変更させる従
来の手法は、まず信号線のパターン幅ｗを小さくするこ
とであるが、現在の高密度実装されるプリント基板のパ
ターン幅は十分に細くなっており、１００Ωの特性イン
ピーダンスを実現するには、製造可能な限界を越えて細
くしなければならないという問題があった。また特性イ
ンピーダンスの値を増加させる別の手法としては、多層
プリント基板における該電体５の厚さｈを大きくするこ
とであるが、５０〜７０Ω用と１００Ω用とに厚さの異
なる２種類の多層プリント基板を使用するのはきわめて
不経済である。また１００Ω用の多層プリント基板を用
いて５０〜７０Ωの信号線に変更するためには、信号線
のパターン幅を太くする必要があり、配線密度が低下す
るという問題があった。
特性インピーダンスとしてプリントパターン化された信
号線のインピーダンスを１００Ω程度まで変更させる従
来の手法は、まず信号線のパターン幅ｗを小さくするこ
とであるが、現在の高密度実装されるプリント基板のパ
ターン幅は十分に細くなっており、１００Ωの特性イン
ピーダンスを実現するには、製造可能な限界を越えて細
くしなければならないという問題があった。また特性イ
ンピーダンスの値を増加させる別の手法としては、多層
プリント基板における該電体５の厚さｈを大きくするこ
とであるが、５０〜７０Ω用と１００Ω用とに厚さの異
なる２種類の多層プリント基板を使用するのはきわめて
不経済である。また１００Ω用の多層プリント基板を用
いて５０〜７０Ωの信号線に変更するためには、信号線
のパターン幅を太くする必要があり、配線密度が低下す
るという問題があった。
【００１２】従って共通のプリント基板を用いて、仕様
に応じて、プリントパターン化された信号伝送線路の特
性インピーダンスを５０〜７０Ωとしたり、または１０
０Ωとしたり可変制御できるプリント基板の信号伝送線
路の配線構造が求められていた。
に応じて、プリントパターン化された信号伝送線路の特
性インピーダンスを５０〜７０Ωとしたり、または１０
０Ωとしたり可変制御できるプリント基板の信号伝送線
路の配線構造が求められていた。
【００１３】
【課題を解決するための手段】本発明に係るプリント基
板の信号伝送線路の配線構造は、プリント基板の基板平
面全面に電源ベタ層又はグランドベタ層を有するプリン
ト基板の信号伝送線路の配線構造において、前記信号伝
送線路の配線パターンの真下に位置する前記電源ベタ層
又はグランドベタ層の部分に、所定の形状及び大きさの
切抜き部を所定の間隔で複数個配列することにより、前
記信号伝送線路の特性インピーダンスの値を可変制御す
ることができるものである。従って共通のプリント基板
を用いて、仕様に応じて、プリントパターン化された信
号伝送線路の特性インピーダンスを任意の値に、例えば
５０〜７０Ωとすることも、また１００Ωとすることも
可能となった。
板の信号伝送線路の配線構造は、プリント基板の基板平
面全面に電源ベタ層又はグランドベタ層を有するプリン
ト基板の信号伝送線路の配線構造において、前記信号伝
送線路の配線パターンの真下に位置する前記電源ベタ層
又はグランドベタ層の部分に、所定の形状及び大きさの
切抜き部を所定の間隔で複数個配列することにより、前
記信号伝送線路の特性インピーダンスの値を可変制御す
ることができるものである。従って共通のプリント基板
を用いて、仕様に応じて、プリントパターン化された信
号伝送線路の特性インピーダンスを任意の値に、例えば
５０〜７０Ωとすることも、また１００Ωとすることも
可能となった。
【００１４】
【発明の実施の形態】図１は本発明に係る多層プリント
基板の信号伝送線路の配線構成を示す斜視図である。図
１において、１は図４に示した多層プリント基板内の電
源層、２は所定の形状、大きさ及び間隔により信号線３
の真下に位置する電源層１内の一部を切抜いた複数個の
切抜き部、３はパターン化された信号線、４は基板内の
ＧＮＤ層であり、図４の誘電体５の図示は省略してあ
る。図１における前記複数個の切抜き部２は、それぞれ
信号線３の真下に位置し、信号線３の配線パターン走行
方向と直角方向にその長手方向の長さ２・Ｌ1 （この例
では２ｃｍ）、幅Ｌ2 （この例では１ｃｍ）の短冊形の
切抜き部を、配列間隔Ｌ3 （この例では１ｃｍ）で信号
線３の特性インピーダンスの制御を要する配線パターン
長さ分だけその走行方向に設けられる。従って信号線３
は、その配線パターンの走行方向に、真下に電源層１の
存在する区間（これを区間Ａと称する）と、真下に電源
層１の存在しない区間（これを区間Ｂと称し、図１のハ
ッチングされた区間である）とが交互に存在することに
なる。
基板の信号伝送線路の配線構成を示す斜視図である。図
１において、１は図４に示した多層プリント基板内の電
源層、２は所定の形状、大きさ及び間隔により信号線３
の真下に位置する電源層１内の一部を切抜いた複数個の
切抜き部、３はパターン化された信号線、４は基板内の
ＧＮＤ層であり、図４の誘電体５の図示は省略してあ
る。図１における前記複数個の切抜き部２は、それぞれ
信号線３の真下に位置し、信号線３の配線パターン走行
方向と直角方向にその長手方向の長さ２・Ｌ1 （この例
では２ｃｍ）、幅Ｌ2 （この例では１ｃｍ）の短冊形の
切抜き部を、配列間隔Ｌ3 （この例では１ｃｍ）で信号
線３の特性インピーダンスの制御を要する配線パターン
長さ分だけその走行方向に設けられる。従って信号線３
は、その配線パターンの走行方向に、真下に電源層１の
存在する区間（これを区間Ａと称する）と、真下に電源
層１の存在しない区間（これを区間Ｂと称し、図１のハ
ッチングされた区間である）とが交互に存在することに
なる。
【００１５】図２は図１の信号線３の区間Ａ，Ｂにおけ
る分布容量を説明する図であり、両区間における多層プ
リント基板の断面構造を示している。図２の（ａ）及び
（ｂ）において、信号線３のパターン幅ｗは０．１２ｍ
ｍ、そのパターン厚さｔは３５μｍ、信号線３と電源層
１との間隔は０．２ｍｍ、信号線３とＧＮＤ層４との間
隔は１．２５ｍｍ、比導電率εr は４．８として、前記
式（１）〜（５）を用いて、両区間におけるそれぞれの
値を算出してみた。
る分布容量を説明する図であり、両区間における多層プ
リント基板の断面構造を示している。図２の（ａ）及び
（ｂ）において、信号線３のパターン幅ｗは０．１２ｍ
ｍ、そのパターン厚さｔは３５μｍ、信号線３と電源層
１との間隔は０．２ｍｍ、信号線３とＧＮＤ層４との間
隔は１．２５ｍｍ、比導電率εr は４．８として、前記
式（１）〜（５）を用いて、両区間におけるそれぞれの
値を算出してみた。
【００１６】図２の（ａ）に示される区間Ａにおいて
は、信号線３の真下には電源層１が存在するので、信号
線３と電源層１と間の分布容量ＣA と分布インダクタン
スＬAは、それぞれＣA ＝０．８６６ｐＦ／ｃｍ、ＬA
＝４．３ｎＨ／ｃｍとなり、また特性インピーダンスＺ
0Aと信号遅延時間ＴdAは、それぞれＺ0A＝７０Ω、ＴdA
＝０．０６１ｎＳ／ｃｍとなる。なおここで、電源層１
とＧＮＤ層４とは、対向する２つの電極で、その間に誘
電体５を有するコンデンサと考えられるから、大きな分
布容量Ｃ0 （通常ＣA の１００倍以上の容量）を有す
る。そして２つの分布容量ＣA とＣ0 とは直列結合され
てＧＮＤ層４に接続されているので、信号線３とＧＮＤ
層４との間の分布容量もほぼＣA と等しい。また伝送す
る交流信号に対しては電源層１とＧＮＤ層４とは、ほぼ
同電位とみなせるので、ＧＮＤ層４に対する分布インダ
クタンスもほぼＬA と等しい。
は、信号線３の真下には電源層１が存在するので、信号
線３と電源層１と間の分布容量ＣA と分布インダクタン
スＬAは、それぞれＣA ＝０．８６６ｐＦ／ｃｍ、ＬA
＝４．３ｎＨ／ｃｍとなり、また特性インピーダンスＺ
0Aと信号遅延時間ＴdAは、それぞれＺ0A＝７０Ω、ＴdA
＝０．０６１ｎＳ／ｃｍとなる。なおここで、電源層１
とＧＮＤ層４とは、対向する２つの電極で、その間に誘
電体５を有するコンデンサと考えられるから、大きな分
布容量Ｃ0 （通常ＣA の１００倍以上の容量）を有す
る。そして２つの分布容量ＣA とＣ0 とは直列結合され
てＧＮＤ層４に接続されているので、信号線３とＧＮＤ
層４との間の分布容量もほぼＣA と等しい。また伝送す
る交流信号に対しては電源層１とＧＮＤ層４とは、ほぼ
同電位とみなせるので、ＧＮＤ層４に対する分布インダ
クタンスもほぼＬA と等しい。
【００１７】図２の（ｂ）に示される区間Ｂにおいて
は、信号線３の真下には電源層１は存在せず、また切抜
き部２の長手方向の長さ２・Ｌ1 は、この長さ方向にお
いて信号線３と電源層１との間で容量結合が生じにくい
ようにこの例では２ｃｍとしている。従って信号線３の
分布容量ＣB と分布インダクタンスＬB は、ＧＮＤ層４
との間で求めればよく、上記式（１）〜（５）の計算結
果は、ＣB ＝０．４３ｐＦ／ｃｍ、ＬB ＝７．９５ｎＨ
／ｃｍ、特性インピーダンスＺ0Bと信号遅延時間Ｔ
dBは、それぞれＺ0B＝１３５．９７Ω、ＴdB＝０．０５
８ｎＳ／ｃｍとなる。従ってこの例においては、信号線
３は、その区間Ａ，Ｂ毎に、特性インピーダンスが７０
Ω、１３６Ωと交互に変化し、また信号遅延時間が０．
０６１ｎＳ、０．０５８ｎＳと交互に変化する。
は、信号線３の真下には電源層１は存在せず、また切抜
き部２の長手方向の長さ２・Ｌ1 は、この長さ方向にお
いて信号線３と電源層１との間で容量結合が生じにくい
ようにこの例では２ｃｍとしている。従って信号線３の
分布容量ＣB と分布インダクタンスＬB は、ＧＮＤ層４
との間で求めればよく、上記式（１）〜（５）の計算結
果は、ＣB ＝０．４３ｐＦ／ｃｍ、ＬB ＝７．９５ｎＨ
／ｃｍ、特性インピーダンスＺ0Bと信号遅延時間Ｔ
dBは、それぞれＺ0B＝１３５．９７Ω、ＴdB＝０．０５
８ｎＳ／ｃｍとなる。従ってこの例においては、信号線
３は、その区間Ａ，Ｂ毎に、特性インピーダンスが７０
Ω、１３６Ωと交互に変化し、また信号遅延時間が０．
０６１ｎＳ、０．０５８ｎＳと交互に変化する。
【００１８】ここで前記ＳＣＳＩ規格では、伝送信号の
立上り時間ｔr の最小でも２ｎＳ程度であり、この立上
り時間ｔr に比較して、前記区間Ａ，Ｂの信号遅延時間
０．０６１ｎＳ、０．０５８ｎＳはきわめて小さく、こ
の大小関係が成立されている場合には、信号線３の区間
Ａ，Ｂの間の特性インピーダンスの不整合は生じない。
従って信号線３は、区間ＡとＢを合成した特性インピー
ダンスが一様に連続しているものとみなすことが可能で
あり、この合成した特性インピーダンスＺ0A,Bは次の式
（６）によって算出することができる。
立上り時間ｔr の最小でも２ｎＳ程度であり、この立上
り時間ｔr に比較して、前記区間Ａ，Ｂの信号遅延時間
０．０６１ｎＳ、０．０５８ｎＳはきわめて小さく、こ
の大小関係が成立されている場合には、信号線３の区間
Ａ，Ｂの間の特性インピーダンスの不整合は生じない。
従って信号線３は、区間ＡとＢを合成した特性インピー
ダンスが一様に連続しているものとみなすことが可能で
あり、この合成した特性インピーダンスＺ0A,Bは次の式
（６）によって算出することができる。
【００１９】
【数６】
【００２０】この例においては、Ｚ0A,Bは９７．２Ωと
なり、ＳＣＳＩの規格である１００Ω±１０％以内に特
性インピーダンスを制御することができたことになる。
また図１の多層プリント基板を用いて、信号伝送線路の
特性インピーダンスを５０〜７０Ωにしたい場合には、
電源層１における切抜き部２を廃止し、基板平面全面を
電源層１のベタ領域に変更すればよいので、特性インピ
ーダンスの変更はきわめて容易である。
なり、ＳＣＳＩの規格である１００Ω±１０％以内に特
性インピーダンスを制御することができたことになる。
また図１の多層プリント基板を用いて、信号伝送線路の
特性インピーダンスを５０〜７０Ωにしたい場合には、
電源層１における切抜き部２を廃止し、基板平面全面を
電源層１のベタ領域に変更すればよいので、特性インピ
ーダンスの変更はきわめて容易である。
【００２１】図３は本発明に係るプリント基板の信号伝
送線路の配線構造の実施形態を示す図であり、信号線と
電源層１の切抜き部２とを真上からみた図である。図３
において、３１〜４８は＃１〜＃１８信号線、５０はＳ
ＣＳＩ用ＬＳＩであり、内部に信号の送信の可能な双方
向性ＩＣ５１〜６８を含んでいる。７０は外部接続用コ
ネクタで、内部に接続端子７１〜８８を含んでいる。
送線路の配線構造の実施形態を示す図であり、信号線と
電源層１の切抜き部２とを真上からみた図である。図３
において、３１〜４８は＃１〜＃１８信号線、５０はＳ
ＣＳＩ用ＬＳＩであり、内部に信号の送信の可能な双方
向性ＩＣ５１〜６８を含んでいる。７０は外部接続用コ
ネクタで、内部に接続端子７１〜８８を含んでいる。
【００２２】前記ＳＣＳＩ規格によれば、信号線の本数
は１８本であり、通常外部接続用コネクタ７０からＳＣ
ＳＩ用ＬＳＩ５０までの配線長は２０ｃｍ以内となって
いる（但し例外的に２０ｃｍ以上の場合もある）。そし
てこの信号線の特性インピーダンスが１００Ω±１０％
以内と規定されている。そこで図３の実施形態において
は、この１８本の信号線のパターン配線を所定間隔（例
えば各パターン配線の中心間隔が０．３１ｍｍ）で、外
部接続用コネクタ７０とＳＣＳＩ用ＬＳＩ５０との間を
並列に配線し、この１８本の信号線に対して共通の切抜
き部２を複数個設けるようにした。
は１８本であり、通常外部接続用コネクタ７０からＳＣ
ＳＩ用ＬＳＩ５０までの配線長は２０ｃｍ以内となって
いる（但し例外的に２０ｃｍ以上の場合もある）。そし
てこの信号線の特性インピーダンスが１００Ω±１０％
以内と規定されている。そこで図３の実施形態において
は、この１８本の信号線のパターン配線を所定間隔（例
えば各パターン配線の中心間隔が０．３１ｍｍ）で、外
部接続用コネクタ７０とＳＣＳＩ用ＬＳＩ５０との間を
並列に配線し、この１８本の信号線に対して共通の切抜
き部２を複数個設けるようにした。
【００２３】いま、１８本の信号線のパターン配線幅Ｄ
に、前記間隔例により０．３１ｍｍ×１７＝５．２７ｍ
ｍを要するとすると、図３における切抜き部２は、前記
パターン配線幅Ｄの上下にそれぞれ長さＬ1 （この例で
は１ｃｍ）を加えた長さ（この例では２．５２７ｃｍ）
をその長手方向（図の上下方向）の長さとし、前記Ｌ2
（この例では１ｃｍ）をその幅方向（図の左右方向）の
長さとし、前記Ｌ3 （この例では１ｃｍ）をその配列間
隔とした。上記の例のように、いま短冊形状の切抜き部
２の幅Ｌ2 ＝１ｃｍ、その配置間隔Ｌ3 ＝１ｃｍとし、
また外部接続コネクタ７０からＳＣＳＩ用ＬＳＩ５０ま
での信号線のパターン配線長を約２０ｃｍとすれば、切
抜き部２は１０個設ければよいことになる。
に、前記間隔例により０．３１ｍｍ×１７＝５．２７ｍ
ｍを要するとすると、図３における切抜き部２は、前記
パターン配線幅Ｄの上下にそれぞれ長さＬ1 （この例で
は１ｃｍ）を加えた長さ（この例では２．５２７ｃｍ）
をその長手方向（図の上下方向）の長さとし、前記Ｌ2
（この例では１ｃｍ）をその幅方向（図の左右方向）の
長さとし、前記Ｌ3 （この例では１ｃｍ）をその配列間
隔とした。上記の例のように、いま短冊形状の切抜き部
２の幅Ｌ2 ＝１ｃｍ、その配置間隔Ｌ3 ＝１ｃｍとし、
また外部接続コネクタ７０からＳＣＳＩ用ＬＳＩ５０ま
での信号線のパターン配線長を約２０ｃｍとすれば、切
抜き部２は１０個設ければよいことになる。
【００２４】ここで前記短冊形の切抜き部２の幅Ｌ2 と
その配置間隔Ｌ3 の設定法について説明する。まず幅の
Ｌ2 については、図１の斜視図を参照し、このＬ2 を余
り小さくすると、信号線３の区間Ｂと電源層１との間に
容量結合が生じ、切抜き部２を設けた効果が少くなる。
換言すると信号線３の区間ＡとＢの特性インピーダンス
Ｚ0AとＺ0Bの差が小さくなる。反対にこのＬ2 を余り大
きくすると、区間ＡとＢにおける信号遅延時間ＴｄA と
ＴｄB との差が大きくなり、その境界面で特性インピー
ダンスの不整合が生じ信号伝送上好ましくない。従って
切抜き部２の幅Ｌ2 は、信号線３の区間Ｂと電源層１と
の間の容量結合量を小さくして、区間Ｂにおける信号線
の特性インピーダンスを所望値にすると共に、区間Ａと
Ｂとの信号遅延時間の差が余り大きくならないようにし
て、この例ではＬ2 ＝Ｌ3 ＝１ｃｍとした。
その配置間隔Ｌ3 の設定法について説明する。まず幅の
Ｌ2 については、図１の斜視図を参照し、このＬ2 を余
り小さくすると、信号線３の区間Ｂと電源層１との間に
容量結合が生じ、切抜き部２を設けた効果が少くなる。
換言すると信号線３の区間ＡとＢの特性インピーダンス
Ｚ0AとＺ0Bの差が小さくなる。反対にこのＬ2 を余り大
きくすると、区間ＡとＢにおける信号遅延時間ＴｄA と
ＴｄB との差が大きくなり、その境界面で特性インピー
ダンスの不整合が生じ信号伝送上好ましくない。従って
切抜き部２の幅Ｌ2 は、信号線３の区間Ｂと電源層１と
の間の容量結合量を小さくして、区間Ｂにおける信号線
の特性インピーダンスを所望値にすると共に、区間Ａと
Ｂとの信号遅延時間の差が余り大きくならないようにし
て、この例ではＬ2 ＝Ｌ3 ＝１ｃｍとした。
【００２５】次に切抜き部２の長手方向の長さ２・Ｌ1
（図１の例）、または２・Ｌ1 ＋Ｄ（図３の例）におけ
るＬ1 について説明する。まず図２の（ｂ）の例におい
ては、信号線３は１本のみで、そのパターン幅ｗは０．
１２ｍｍであり、２・Ｌ1 ＋ｗ（この例では２．１２ｃ
ｍ）は近似的に２・Ｌ1 （この例では２ｃｍ）と等しい
とみなして、上記長手方向の長さを２・Ｌ1 とした。し
かし図３のように信号線３の本数が増加し、そのパター
ン配線幅Ｄも無視できない値の場合には、このパターン
配線幅Ｄの上下にそれぞれＬ1 （この例では１ｃｍ）の
長さを加え、長手方向の長さを２・Ｌ1 ＋Ｄとした。上
記Ｌ1 の設定法は、図２の（ｂ）を参照し、信号線３の
区間Ｂと電源層１との間の容量結合を可及的に小さくし
て、区間ＡとＢとの間の特性インピーダンスの変化が所
望値となるようにすものとし、この例ではＬ1 ＝１ｃｍ
とした。
（図１の例）、または２・Ｌ1 ＋Ｄ（図３の例）におけ
るＬ1 について説明する。まず図２の（ｂ）の例におい
ては、信号線３は１本のみで、そのパターン幅ｗは０．
１２ｍｍであり、２・Ｌ1 ＋ｗ（この例では２．１２ｃ
ｍ）は近似的に２・Ｌ1 （この例では２ｃｍ）と等しい
とみなして、上記長手方向の長さを２・Ｌ1 とした。し
かし図３のように信号線３の本数が増加し、そのパター
ン配線幅Ｄも無視できない値の場合には、このパターン
配線幅Ｄの上下にそれぞれＬ1 （この例では１ｃｍ）の
長さを加え、長手方向の長さを２・Ｌ1 ＋Ｄとした。上
記Ｌ1 の設定法は、図２の（ｂ）を参照し、信号線３の
区間Ｂと電源層１との間の容量結合を可及的に小さくし
て、区間ＡとＢとの間の特性インピーダンスの変化が所
望値となるようにすものとし、この例ではＬ1 ＝１ｃｍ
とした。
【００２６】図１においては、プリント基板が多層プリ
ント基板の場合における信号線の特性インピーダンスの
制御例を示したが、本発明はこの多層プリント板のみに
限定されるものではない。例えば通常の両面プリント基
板の一方の面をＧＮＤベタ層又は電源ベタ層として、他
方の面に信号線の配線パターンを設ける場合にも、この
基板の一方の面の信号線配線パターンの真下に位置する
他方の面のＧＮＤベタ層又は電源ベタ層の一部に複数の
切抜き部を設けて、同様に信号線の特性インピーダンス
を制御することができる。
ント基板の場合における信号線の特性インピーダンスの
制御例を示したが、本発明はこの多層プリント板のみに
限定されるものではない。例えば通常の両面プリント基
板の一方の面をＧＮＤベタ層又は電源ベタ層として、他
方の面に信号線の配線パターンを設ける場合にも、この
基板の一方の面の信号線配線パターンの真下に位置する
他方の面のＧＮＤベタ層又は電源ベタ層の一部に複数の
切抜き部を設けて、同様に信号線の特性インピーダンス
を制御することができる。
【００２７】
【発明の効果】以上のように本発明によればプリント基
板の基板平面全面に電源ベタ層又はグランドベタ層を有
するプリント基板の信号伝送線路の配線構造において、
前記信号伝送線路の配線パターンの真下に位置する前記
電源ベタ層又はグランドベタ層の部分に、所定の形状及
び大きさの切抜き部を所定の間隔で複数個配列すること
により、前記信号伝送線路の特性インピーダンスの値を
可変制御するようにしたので、共通のプリント基板を用
いて、仕様に応じて、プリントパターン化された信号伝
送線路の特性インピーダンスの値を任意の値に、例えば
５０〜７０Ωとすることも、また１００Ωとすることも
できるという効果が得られる。
板の基板平面全面に電源ベタ層又はグランドベタ層を有
するプリント基板の信号伝送線路の配線構造において、
前記信号伝送線路の配線パターンの真下に位置する前記
電源ベタ層又はグランドベタ層の部分に、所定の形状及
び大きさの切抜き部を所定の間隔で複数個配列すること
により、前記信号伝送線路の特性インピーダンスの値を
可変制御するようにしたので、共通のプリント基板を用
いて、仕様に応じて、プリントパターン化された信号伝
送線路の特性インピーダンスの値を任意の値に、例えば
５０〜７０Ωとすることも、また１００Ωとすることも
できるという効果が得られる。
【図１】本発明に係る多層プリント基板の信号伝送線路
の配線構造を示す斜視図である。
の配線構造を示す斜視図である。
【図２】図１の信号線３の区間Ａ，Ｂにおける分布容量
を説明する図である。
を説明する図である。
【図３】本発明に係るプリント基板の信号伝送線路の配
線構造の実施形態を示す図である。
線構造の実施形態を示す図である。
【図４】多層プリント基板の断面構造を示す図である。
１ 電源層 ２ 切抜き部 ３ 信号線 ４ ＧＮＤ層
Claims (4)
- 【請求項１】 プリント基板の基板平面全面に電源ベタ
層又はグランドベタ層を有するプリント基板の信号伝送
線路の配線構造において、 前記信号伝送線路の配線パターンの真下に位置する前記
電源ベタ層又はグランドベタ層の部分に、所定の形状及
び大きさの切抜き部を所定の間隔で複数個配列すること
により、前記信号伝送線路の特性インピーダンスの値を
可変制御することを特徴とするプリント基板の信号伝送
線路の配線構造。 - 【請求項２】 多層プリント基板内の基板平面全面に電
源ベタ層及びグランドベタ層を有するプリント基板の信
号伝送線路の配線構造において、 前記信号伝送線路の配線パターンの真下に位置する前記
電源ベタ層又はグランドベタ層の部分に、所定の形状及
び大きさの切抜き部を所定の間隔で複数個配列すること
により、前記信号伝送線路の特性インピーダンスの値を
可変制御することを特徴とするプリント基板の信号伝送
線路の配線構造。 - 【請求項３】 前記電源ベタ層又はグランドベタ層に設
ける切抜き部は、前記信号伝送線路の配線パターンの走
行方向と直角にその長手方向を有する短冊形状とし、該
短冊形状の長手方向は前記信号伝送線路の配線パターン
幅の上下に所定の長さＬをそれぞれ加算した長さとし、
前記短冊形状の幅及びその配列間隔を前記所定の長さＬ
とすることを特徴とする請求項１又は請求項２記載の信
号伝送路の配線構造。 - 【請求項４】 前記切抜き部を形成する短冊形状の幅及
びその配列間隔並びに信号伝送線路の配線パターン幅の
上下にそれぞれ加算する所定の長さＬを１センチメート
ルとすることを特徴とする請求項３記載の信号伝送線路
の配線構造。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18388195A JPH0936504A (ja) | 1995-07-20 | 1995-07-20 | プリント基板の信号伝送線路の配線構造 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18388195A JPH0936504A (ja) | 1995-07-20 | 1995-07-20 | プリント基板の信号伝送線路の配線構造 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0936504A true JPH0936504A (ja) | 1997-02-07 |
Family
ID=16143468
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP18388195A Pending JPH0936504A (ja) | 1995-07-20 | 1995-07-20 | プリント基板の信号伝送線路の配線構造 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0936504A (ja) |
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6691296B1 (en) * | 1998-02-02 | 2004-02-10 | Matsushita Electric Industrial Co., Ltd. | Circuit board design aiding |
| JP2006173400A (ja) * | 2004-12-16 | 2006-06-29 | Canon Inc | プリント配線板 |
| US7619489B2 (en) | 1999-09-20 | 2009-11-17 | Nec Corporation | Semiconductor integrated circuit |
| EP2263429A2 (en) * | 2008-03-11 | 2010-12-22 | Alcatel Lucent | 10g xfp compliant pcb |
| JP2011216161A (ja) * | 2010-03-31 | 2011-10-27 | Nhk Spring Co Ltd | ディスク装置用フレキシャ |
| US8296715B2 (en) | 2009-07-22 | 2012-10-23 | Fujitsu Limited | Wiring design assisting apparatus, wiring design assisting method, and computer-readable information recording medium |
| JP2016012853A (ja) * | 2014-06-30 | 2016-01-21 | キヤノン株式会社 | プリント回路板 |
-
1995
- 1995-07-20 JP JP18388195A patent/JPH0936504A/ja active Pending
Cited By (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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| US8178974B2 (en) | 1999-09-20 | 2012-05-15 | Nec Corporation | Microstrip structure including a signal line with a plurality of slit holes |
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| JP2011514007A (ja) * | 2008-03-11 | 2011-04-28 | アルカテル−ルーセント | １０ｇｘｆｐ準拠のｐｃｂ |
| US8296715B2 (en) | 2009-07-22 | 2012-10-23 | Fujitsu Limited | Wiring design assisting apparatus, wiring design assisting method, and computer-readable information recording medium |
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| JP2016012853A (ja) * | 2014-06-30 | 2016-01-21 | キヤノン株式会社 | プリント回路板 |
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