JPH0936364A - 半導体装置及びその製造方法 - Google Patents

Abstract

(57)【要約】 【目的】 チャネル層の上下にゲート電極を有する高性
能の半導体装置を、２つのゲート電極間の位置ずれがな
く、製造工程が大幅に増加せず、低コストで製造できる
半導体装置及びその製造方法を提供する。 【構成】 半導体基板１０と、半導体基板１０の主表面
に独立して形成されたソース拡散層３４及びドレイン拡
散層３６と、ソース拡散層３４とドレイン拡散層３６と
の間の半導体基板１０上に、第１の絶縁膜２４を介して
形成され、且つ、ソース拡散層３４及びドレイン拡散層
３６に接続された半導体層３０と、半導体層３０上に、
第２の絶縁膜２６を介して形成されたゲート電極２２と
を有する。半導体層３０をチャネル領域とし、ゲート電
極２２を上部ゲート、半導体基板１０を下部ゲートとす
るＭＩＳトランジスタを形成することができる。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、素子の微細化に適した
構造のＭＯＳトランジスタを有する半導体装置及びその
製造方法に関する。

【０００２】

【従来の技術】近年のＬＳＩの大規模集積化と高性能化
の要求に伴い、半導体素子自体の微細化が図られてい
る。従来は、素子寸法を単純に縮小することにより高集
積化が可能であったが、近年の更なる微細化とともに種
々の問題が発生しており、正常なトランジスタ動作を確
保することが困難となってきている。

【０００３】具体的には、素子の微細化に伴ってトラン
ジスタのゲート長を短くすると、トランジスタの閾値電
圧のずれが大きくなり、正常な回路動作を危うくする現
象、いわゆる短チャネル効果等が発生する。また、チャ
ネル領域における電界の集中によりホットキャリアの生
成確率が高まるため、ゲート酸化膜に注入されるホット
キャリアが増加してゲート酸化膜膜質を劣化し、トラン
ジスタの寿命までも劣化させるといった問題がある。

【０００４】このような問題を解決する一つの方法とし
て、図９（ｄ）に示すＭＯＳトランジスタが提案されて
いる。即ち、半導体層３０にはチャネル領域３８を挟ん
でソース領域３４とドレイン領域３６とが形成されてい
る。チャネル領域３８の上下には、それぞれゲート絶縁
膜２４、２６を挟んでゲート電極２２、４４が形成され
ている。

【０００５】このようにしてチャネル領域３８を挟むよ
うに二つのゲート電極２２、４４を設けることにより、
ソース−ドレイン間の電界集中を緩和することができる
ので、ホットキャリア効果によるトランジスタの劣化を
抑制することが可能となる。チャネル領域３８の上下に
ゲート電極２２、４４を有するこのようなトランジスタ
は、例えば以下に示す方法により形成されていた。

【０００６】まず、素子分離膜１８により素子領域が画
定された半導体基板１０上に、ゲート絶縁膜２４を介し
てゲート電極２２を形成する（図９（ａ））。次いで、
ゲート電極２２が形成された半導体基板１０上に絶縁膜
４６を堆積して平坦化し、その表面に支持基板４８を張
り合わせる（図９（ｂ））。続いて、半導体基板１０の
裏面から半導体基板１０を研磨等により除去し、ソース
拡散層３４、ドレイン拡散層３６、チャネル層３８を形
成するための半導体層３０を形成する。

【０００７】その後、研磨した表面にゲート絶縁膜３４
及びゲート電極３６を形成する。次いで、通常のＬＤＤ
（Lightly Doped Drain）構造を有するＭＯＳトランジ
スタの製造方法と同様にして、ゲート電極４４に自己整
合で低濃度拡散層５０と高濃度拡散層５２とを形成し、
ソース拡散層３４及びドレイン拡散層３６を形成する。
これにより、チャネル層３８がゲート電極２２、４４に
挟まれた構造のＭＯＳトランジスタが形成される。

【０００８】このようにして、いわゆる張り合わせＳＯ
Ｉ（Silicon On Insulator）技術を用い、上下にゲート
電極を有するＭＯＳトランジスタが形成されていた。

【０００９】

【発明が解決しようとする課題】しかしながら、上記従
来の半導体装置では、チャネル領域３８の上下にゲート
電極２２、４４を形成する必要があるが、ゲート電極２
２とゲート電極４４は別の工程で形成するため、ゲート
電極２２とゲート電極４４とを位置ずれなく正確に形成
することが困難であるといった問題があった。

【００１０】また、ゲート電極形成工程が２回必要であ
るため、製造工程が増加するといった問題があった。ま
た、上述の製造方法のように、張り合わせＳＯＩ技術を
用いて上記従来の半導体装置を形成すれば、研磨工程な
ど張り合わせＳＯＩ独自の製造工程が増加するため、製
造コストが大幅に増加するといった問題があった。

【００１１】本発明の目的は、チャネル層の上下にゲー
ト電極を有する高性能の半導体装置を、２つのゲート電
極間の位置ずれがなく、製造工程が大幅に増加せず、低
コストで製造できる半導体装置及びその製造方法を提供
することにある。

【００１２】

【課題を解決するための手段】上記目的は、半導体基板
と、前記半導体基板の主表面に独立して形成されたソー
ス拡散層及びドレイン拡散層と、前記ソース拡散層と前
記ドレイン拡散層との間の前記半導体基板上に、第１の
絶縁膜を介して形成され、且つ、前記ソース拡散層及び
ドレイン拡散層に接続された半導体層と、前記半導体層
上に、第２の絶縁膜を介して形成されたゲート電極とを
有することを特徴とする半導体装置によって達成され
る。

【００１３】また、上記の半導体装置において、前記ソ
ース拡散層と前記ドレイン拡散層との間の前記半導体基
板に形成され、前記ソース拡散層又は前記ドレイン拡散
層と異なる導電型を有する不純物拡散層とを更に有する
ことが望ましい。また、半導体基板上に、所定の隙間を
おいて配置されたゲート電極を形成するゲート電極形成
工程と、前記ゲート電極の側面及び底面、前記ゲート電
極直下の前記半導体基板表面にゲート絶縁膜を形成する
ゲート絶縁膜形成工程と、前記ゲート絶縁膜が形成され
た前記半導体基板上に、前記半導体基板と前記ゲート電
極との間の隙間を埋め込み、且つ前記半導体基板全体を
覆う半導体層を堆積する半導体層堆積工程と、堆積した
前記半導体層を異方性エッチングし、前記ゲート電極側
面及び前記ゲート電極直下に前記半導体層を残すエッチ
ング工程と、前記半導体基板を種結晶として、前記半導
体層を結晶化する結晶化工程と、を有することを特徴と
する半導体装置の製造方法によっても達成される。

【００１４】また、上記の半導体装置の製造方法におい
て、前記ゲート電極形成工程は、前記半導体基板上の所
定の領域に形成されたシリコン窒化膜をマスクとして熱
酸化し、素子分離膜を形成する素子分離膜形成工程と、
前記シリコン窒化膜を除去せずに、前記半導体基板上に
導電性膜を堆積する導電性膜堆積工程と、前記導電性膜
と前記シリコン窒化膜とを同時にパターニングし、前記
導電性膜からなる前記ゲート電極を形成するパターニン
グ工程と、前記シリコン窒化膜を除去し、前記ゲート電
極と前記半導体基板との間に隙間を形成するシリコン窒
化膜除去工程とを有することが望ましい。

【００１５】また、上記の半導体装置の製造方法におい
て、前記ゲート電極形成工程は、絶縁膜を堆積する絶縁
膜堆積工程と、前記絶縁膜上に導電性膜を堆積する導電
性膜堆積工程と、前記導電性膜と前記絶縁膜とを同時に
パターニングし、前記導電性膜からなる前記ゲート電極
を形成するパターニング工程と、前記絶縁膜を除去し、
前記ゲート電極と前記半導体基板との間に隙間を形成す
る絶縁膜除去工程とを有することが望ましい。

【００１６】また、上記の半導体装置の製造方法におい
て、前記絶縁膜堆積工程では、ドーパントを含有する絶
縁膜を堆積し、前記パターニング工程の後に、前記半導
体基板を熱処理し、パターニングされた前記絶縁膜直下
の前記半導体基板中に前記ドーパントを拡散する拡散工
程を更に有することが望ましい。また、上記の半導体装
置の製造方法において、前記エッチング工程の後に、前
記半導体層及び前記ゲート電極をマスクとして前記半導
体基板に不純物を導入し、ソース拡散層とドレイン拡散
層を形成する拡散層形成工程を更に有することが望まし
い。

【００１７】また、上記の半導体装置の製造方法におい
て、前記結晶化工程は、前記エッチング工程の前に行う
ことが望ましい。

【００１８】

【作用】本発明によれば、半導体基板と、半導体基板の
主表面に独立して形成されたソース拡散層及びドレイン
拡散層と、ソース拡散層とドレイン拡散層との間の半導
体基板上に、第１の絶縁膜を介して形成され、且つ、ソ
ース拡散層及びドレイン拡散層に接続された半導体層
と、半導体層上に、第２の絶縁膜を介して形成されたゲ
ート電極とにより半導体装置を構成することにより、半
導体層をチャネル領域とし、ゲート電極を上部ゲート、
半導体基板を下部ゲートとする高性能のＭＩＳトランジ
スタを形成することができる。

【００１９】また、ソース拡散層とドレイン拡散層との
間の半導体基板に形成され、ソース拡散層又はドレイン
拡散層と異なる導電型を有する不純物拡散層を形成すれ
ば、基板抵抗を低くすることができるので、半導体基板
を下部ゲートとして使用する場合にも基板抵抗に起因す
る伝達遅延を低減することができる。また、半導体基板
上に、所定の隙間をおいて配置されたゲート電極を形成
するゲート電極形成工程と、ゲート電極の側面及び底
面、ゲート電極直下の半導体基板表面にゲート絶縁膜を
形成するゲート絶縁膜形成工程と、ゲート絶縁膜が形成
された半導体基板上に、半導体基板とゲート電極との間
の隙間を埋め込み、且つ半導体基板全体を覆う半導体層
を堆積する半導体層堆積工程と、堆積した半導体層を異
方性エッチングし、ゲート電極側面及びゲート電極直下
に半導体層を残すエッチング工程と、半導体基板を種結
晶として、半導体層を結晶化する結晶化工程とにより半
導体装置を製造すれば、通常のＭＩＳトランジスタの形
成プロセスを大幅に変更し、又は増加することなく、チ
ャネル領域の上下に一対のゲート電極を有する高性能の
ＭＩＳトランジスタを製造することができる。

【００２０】また、半導体基板上の所定の領域に形成さ
れたシリコン窒化膜をマスクとして熱酸化し、素子分離
膜を形成する素子分離膜形成工程と、シリコン窒化膜を
除去せずに、半導体基板上に導電性膜を堆積する導電性
膜堆積工程と、導電性膜とシリコン窒化膜とを同時にパ
ターニングし、導電性膜からなるゲート電極を形成する
パターニング工程と、シリコン窒化膜を除去し、ゲート
電極と半導体基板との間に隙間を形成するシリコン窒化
膜除去工程とによりゲート電極を形成すれば、半導体基
板上に所定の隙間をおいて配置されたゲート電極を形成
するプロセスとＬＯＣＯＳプロセスとが合理化でき、製
造工程を簡略にすることができる。

【００２１】また、絶縁膜を堆積する絶縁膜堆積工程
と、絶縁膜上に導電性膜を堆積する導電性膜堆積工程
と、導電性膜と絶縁膜とを同時にパターニングし、導電
性膜からなるゲート電極を形成するパターニング工程
と、絶縁膜を除去し、ゲート電極と半導体基板との間に
隙間を形成する絶縁膜除去工程とによっても、半導体基
板上に所定の隙間をおいて配置されたゲート電極を形成
することができる。

【００２２】また、上記の半導体装置の製造方法におい
て、堆積する絶縁膜にドーパントを含有させ、パターニ
ング工程の後に半導体基板を熱処理すれば、絶縁膜直下
の半導体基板中にドーパントが拡散され、半導体基板の
抵抗を低減することができる。また、エッチング工程の
後に、半導体層及びゲート電極をマスクとして半導体基
板に不純物を導入してソース拡散層とドレイン拡散層を
形成すれば、ソース／ドレイン拡散層を形成すると同時
に、ゲート電極側壁部への不純物の添加をすることがで
きる。

【００２３】また、上記の半導体装置の製造方法におい
て、半導体層の結晶化工程は、エッチング工程の前に行
うこともできる。

【００２４】

【実施例】本発明の第１の実施例による半導体装置及び
その製造方法を図１乃至図５を用いて説明する。図１は
本実施例による半導体装置の構造を示す概略断面図、図
２乃至図５は本実施例による半導体装置の製造方法を示
す工程断面図である。

【００２５】始めに、本実施例による半導体装置の構造
を説明する。半導体基板１０の主表面には、素子分離膜
１８が形成されている。素子分離膜１８により画定され
た素子領域１６には、ソース拡散層３４及びドレイン拡
散層３６が独立して形成されている。ソース拡散層３４
とドレイン拡散層３６との間の半導体基板１０上には、
ゲート絶縁膜２４を介して半導体層３０が形成されてい
る。

【００２６】半導体層３０は、ソース拡散層３４上及び
ドレイン拡散層３６上において半導体基板１０と接して
おり、半導体基板１０の面方位に沿ってエピタキシャル
成長されている。半導体層３０上には、ゲート絶縁膜２
６を介してゲート電極２２が形成されている。ゲート電
極２２の半導体層３０の側壁部３２は、ソース拡散層３
４及びドレイン拡散層３６と同一の導電型を有し、ゲー
ト絶縁膜２４とゲート絶縁膜２６とに挟まれた領域（以
下チャネル領域３８と呼ぶ）は、ソース拡散層３４及び
ドレイン拡散層３６とは異なる導電型（逆導電型又は真
性半導体）を有している。

【００２７】このように、チャネル層３８が、ゲート電
極２２と半導体基板１０とに挟まれた構造のＭＯＳトラ
ンジスタが構成されている。次に、本実施例による半導
体装置の動作について説明する。以下の説明では、図１
に示すトランジスタがＮ型トランジスタの場合について
説明する。即ち、半導体基板１０、チャネル領域３８が
Ｐ型半導体、ソース拡散層３４及びドレイン拡散層３６
がＮ型半導体により構成されているとする。

【００２８】通常のＮ型ＭＯＳトランジスタと同様に、
ドレイン拡散層３６には、ソース拡散層３４に対して高
レベルの電圧を印加する。この状態で、ゲート電極２２
に高レベルの電圧を印加すると、チャネル層３８のゲー
ト電極２２側はＮ型に反転してチャネルが形成される。
これにより、ソース拡散層３４とドレイン拡散層３６と
が電気的に接続され、トランジスタが動作状態となる。

【００２９】一方、この状態で半導体基板１０に高レベ
ルの電圧を印加すれば、チャネル層３８の半導体基板１
０側をＮ型に反転してチャネルを形成することが可能と
なる。このように、半導体基板１０をゲート電極（以
下、下部ゲートと呼ぶ）として用いることができるの
で、チャネル層３８の上部及び下部にゲート電極を有す
るＭＯＳトランジスタを構成することができる。従っ
て、図９に示す従来のＭＯＳトランジスタと同様に、ソ
ース−ドレイン間の電界集中を緩和することができるの
で、ホットキャリア効果によるトランジスタの劣化等を
抑制することが可能となる。

【００３０】なお、本実施例によるトランジスタでは、
半導体基板１０を下部ゲートとして用いるため、以下の
点を考慮する必要がある。即ち、ソース拡散層３４と半
導体基板１０とにより形成されるＰＮ接合は、半導体基
板１０に高レベルの電圧を印加することにより順バイア
スされるからである。従って、下部ゲートに印加する電
圧は、ソース拡散層３４と半導体基板１０との間の電位
差が、ＰＮダイオードの閾値電圧（例えば、シリコンの
場合には約０．７Ｖ）以下となるように設定し、過剰な
順方向電流が流れない範囲で使用する必要がある。

【００３１】しかし、半導体装置を動作するための電源
電圧は、素子の微細化とともに低下されており、近い将
来には電源電圧が１Ｖ以下に下がることが予想される。
従って、半導体基板１０に印加する電圧をＰＮダイオー
ドの閾値電圧以下に設定することは、容易に達成できる
ものと思われる。また、上記の動作説明では、チャネル
層のゲート電極２２側及び下部ゲート側にチャネルを形
成する場合を示したが、必ずしもチャネル層の両側にチ
ャネルを形成する必要はない。即ち、チャネル層３８の
ゲート電極２２側のみにチャネルを形成してもよいし、
下部ゲート側のみに形成してもよい。この場合、単にチ
ャネル層３８の不純物濃度を変更することにより達成す
ることができる。

【００３２】従って、下部ゲートには必ずしも大きな電
圧を印加する必要はなく、下部ゲートの電位を所定の電
圧に保った状態で半導体装置を駆動してもよい。次に、
本実施例による半導体装置の製造方法について図２乃至
図５を用いて説明する。まず、Ｐ型のシリコン基板１０
上に、パッド酸化膜１２を熱酸化により形成する。次い
で、膜厚約１００ｎｍのシリコン窒化膜１４を例えばＣ
ＶＤ（化学気相成長：Chemical Vapor Deposition）法
により堆積する。続いて、シリコン窒化膜１４をパター
ニングし、素子領域１６となる領域にのみシリコン窒化
膜１４を残す（図２（ａ））。なお、図２及び図３にお
いて、各図右側に示す断面は、図２（ａ）におけるＡ−
Ａ′部の紙面垂直方向での断面図である。

【００３３】次いで、シリコン窒化膜１４をマスクとし
て熱酸化を行い、素子分離膜１８を形成する。続いて、
膜厚約２００ｎｍの多結晶シリコン膜２０をＣＶＤ法に
より堆積する（図２（ｂ））。その後、多結晶シリコン
膜２０とシリコン窒化膜１４とを順次エッチングしてゲ
ート電極２２を形成する（図３（ａ））。

【００３４】次いで、ボイルした燐酸によりシリコン窒
化膜１４を除去する。シリコン窒化膜１４を除去するこ
とにより、ゲート電極２２は素子分離膜１８にのみ支持
されることなり、素子領域１６ではゲート電極２２とシ
リコン基板１０との間に隙間が形成される（図３
（ｂ））。なお、本実施例では素子分離膜形成工程との
合理化を考慮して、上記の工程によりゲート電極２２を
形成したが、図３（ｂ）に示すようにゲート電極２２下
に空間部を形成できればよいので、種々の製造方法によ
り達成することが可能である。また、他の手段によりゲ
ート電極２２を支持してもよい。

【００３５】続いて、パッド酸化膜１２をウェットエッ
チング等により除去した後、熱酸化法又はＣＶＤ法によ
り酸化膜を形成する。これにより、素子領域１６上のシ
リコン基板１０表面にはゲート絶縁膜２４が、ゲート電
極２２の周囲にはゲート絶縁膜２６が形成される（図４
（ａ））。その後、ゲート絶縁膜２４、２６の異方性エ
ッチングを行い、ゲート電極２２上部のゲート絶縁膜２
６、ゲート電極２２直下の領域以外のゲート絶縁膜２４
を除去する（図４（ｂ））。

【００３６】次いで、シリコン基板１０全面に、例えば
アモルファスシリコン膜２８を堆積する。この際、ゲー
ト電極２２直下の空間部にもアモルファスシリコン膜２
８が埋め込まれるようにする。なお、アモルファスシリ
コンの堆積にＣＶＤ法を用いれば周り込みがよく、堆積
条件を適切に設定することによりゲート電極２２直下に
もアモルファスシリコン膜２８を埋め込むことが可能と
なる（図４（ｃ））。

【００３７】アモルファスシリコン膜２８は、ゲート絶
縁膜２４が形成されていない領域では、シリコン基板１
０上に直に堆積される。続いて、アモルファスシリコン
膜２８を異方性エッチングする。これにより、アモルフ
ァスシリコン膜２８はゲート電極２２の直下及び側壁部
にのみ残留する。

【００３８】その後、４００〜８００℃程度の熱処理を
行いアモルファスシリコン膜２８を結晶化する。このと
き、アモルファスシリコン膜２８はシリコン基板１０に
直に接続されているので、シリコン基板１０を種結晶と
してエピタキシャル成長する。これにより、ゲート電極
２２直下のアモルファスシリコン膜２８をも単結晶化す
ることが可能となる。以下の説明では、単結晶化したア
モルファスシリコン膜３０を半導体層と呼ぶこととする
（図５（ａ））。

【００３９】固相エピタキシャル成長によりアモルファ
スシリコン膜２８を全て単結晶化することは困難である
が、ゲート電極２２の幅が約０．１μｍ以下であれば容
易に単結晶化することができる。また、トランジスタの
性能は劣化するが、必ずしも単結晶である必要はない。
次いで、ソース／ドレイン拡散層を形成するためのイオ
ン注入を行う。例えばＮ型の不純物であるＡｓ（砒素）
イオンを注入する。イオンは、シリコン基板１０中に注
入されるとともに、半導体層３０の側壁部３２にも注入
される。

【００４０】こうして、シリコン基板１０中にはソース
拡散層３４、ドレイン拡散層３６が形成され、半導体層
３０には、ソース拡散層３４、ドレイン拡散層３６と同
一の導電型を有する側壁部３２が形成される。また、ゲ
ート電極２２直下の半導体層３０には、注入したイオン
が導入されず、注入前の導電型を有するチャネル層３８
が形成される（図５（ｂ））。

【００４１】なお、ソース／ドレイン拡散層を形成する
ためのイオン注入は、ゲート電極２２に自己整合で形成
すればよいので、アモルファスシリコン膜２８の堆積前
に行ってもよい。例えば、図４（ａ）に示すゲート絶縁
膜２４、２６の形成後に行ってもよい。また、チャネル
層３８への不純物導入は、例えばアモルファスシリコン
膜２８の堆積と同時に行うことができる。本実施例で示
すようにＮ型のトランジスタを形成する場合には、例え
ば、Ｂ（硼素）等のIII族元素を導入すればエンハンス
メント型のトランジスタを形成することができ、例え
ば、Ｐ（燐）等のＶ族元素を導入すればデプレッション
型のトランジスタを形成することができる。チャネル層
３８に導入する不純物濃度はトランジスタの動作電圧等
に応じて適宜決定することが望ましく、又、真性半導体
としてもよい。

【００４２】ソース拡散層３４、ドレイン拡散層３６を
形成するイオン注入工程では、一部のイオンは側壁部３
２直下の半導体基板１０にも注入される。これらのイオ
ンは、半導体層３０の側壁部３２を通過する際にエネル
ギーを失うため、側壁部３２直下には浅い接合が形成さ
れる。これにより、ＬＤＤプロセスを用いることなく、
ＬＤＤ構造と同等の不純物プロファイルを形成すること
ができる。

【００４３】このようにして、チャネル層３８の上下に
ゲート電極を有するＭＯＳトランジスタを形成すること
ができる。このように、本実施例によれば、上部ゲート
と下部ゲートとを自己整合により形成することができる
ので、上部ゲートと下部ゲートとの位置ずれが生じるこ
とがなく、位置ずれに起因するトランジスタ特性のばら
つきを防止することができる。

【００４４】また、上部ゲートと下部ゲートとを、通常
のゲート電極を１つ有する半導体装置の製造工程を大幅
に変更することなく、ほぼ等しい工程で形成することが
でき、且つ張り合わせＳＯＩ技術を用いる必要がないの
で、低コストで高性能な半導体装置を製造することがで
きる。なお、上記実施例では、バルクのシリコン基板１
０上にトランジスタを形成する方法について示したが、
図６に示すようにＳＯＩ基板上に形成してもよい。

【００４５】ＳＯＩ基板を用いることにより、素子分離
膜１８による素子間の完全分離が可能となり、また、ソ
ース拡散層３４、ドレイン拡散層３６における接合容量
が大幅に減少するので、ラッチアップの防止や低消費電
力での高速動作が実現できる。また、ＳＯＩ層により形
成される下部ゲートはトランジスタごとに独立している
ので、トランジスタごとに下部ゲートを制御することが
できる。

【００４６】また、上記実施例ではＮ型トランジスタを
例に説明したが、Ｐ型トランジスタについても同様に適
用することができる。この場合には、単に不純物の導電
型を変更すれば達成することができる。次に、本発明の
第２の実施例による半導体装置及びその製造方法につい
て図７及び図８を用いて説明する。なお、第１の実施例
による半導体記憶装置及びその製造方法と同一の構成要
素には同一の符号を付して説明を省略又は簡略にする。

【００４７】図７は本実施例による半導体装置の構造を
示す概略断面図、図８は本実施例による半導体装置の製
造方法を示す工程断面図である。上記第１の実施例で
は、シリコン基板１０を下部ゲートとして用いる半導体
装置及びその製造方法について示したが、シリコン基板
１０をそのまま下部ゲートとして用いると、基板抵抗に
起因する信号伝達遅延等が増加する虞がある。

【００４８】本実施例では、シリコン基板１０中の不純
物濃度を増加してシリコン基板１０の抵抗を低下し、基
板抵抗に起因する信号伝達遅延等を減少する半導体装置
及びその製造方法を提供する。本実施例による半導体装
置は、ゲート電極直下のシリコン基板に不純物拡散層が
形成されていることに特徴がある。即ち、図７に示すよ
うに、ソース拡散層３４とドレイン拡散層３６との間の
シリコン基板１０の領域には、シリコン基板１０と同一
導電型の不純物拡散層４０が形成されている。

【００４９】このように不純物拡散層４０を設けること
によりシリコン基板１０の電気抵抗を低減することがで
きるので、基板抵抗に起因する信号伝達遅延等を減少
し、高速動作を実現することが可能となる。次に、本実
施例による半導体装置の製造方法について説明する。ま
ず、Ｐ型のシリコン基板１０上に、例えば通常のＬＯＣ
ＯＳ法により素子分離膜１８を形成する（図８
（ａ）。） 次いで、素子分離膜１８を形成したシリコン基板１０上
に、例えばＢＳＧ膜４２を堆積する。続いて、ＢＳＧ膜
４２をパターニングし、Ｎ型トランジスタを形成する領
域にのみＢＳＧ膜を残す（図８（ｂ））。

【００５０】その後、膜厚約２００ｎｍの多結晶シリコ
ン膜２０をＣＶＤ法により堆積する（図８（ｃ））。次
いで、多結晶シリコン膜２０とＢＳＧ膜４２とを連続し
てエッチングしてゲート電極２２を形成する。続いて、
ゲート電極２２を形成したシリコン基板１０を熱処理す
る。これにより、ＢＳＧ膜４２中に含まれるＢがシリコ
ン基板１０方向に固相拡散し、ゲート電極２２直下のシ
リコン基板１０にはＰ型の不純物拡散層４０が形成され
る（図８（ｄ））。

【００５１】その後、弗酸水溶液を用いたウェットエッ
チング等によりＢＳＧ膜４２を除去し、図４（ａ）乃至
図５（ｂ）に示す第１の実施例と同様の製造方法により
Ｎ型トランジスタを形成する。これにより、ソース拡散
層３４、ドレイン拡散層３６間のシリコン基板１０に不
純物拡散層４０が形成されたＮ型トランジスタを形成す
ることができる。

【００５２】このように、本実施例によれば、ゲート電
極２２と同一パターンに加工したＢＳＧ膜４２からＢを
固相拡散するので、ゲート電極２２直下のシリコン基板
１０に不純物拡散層４０を自己整合的に形成することが
できる。また、このようにして不純物拡散層４０を形成
することにより、シリコン基板１０の電気抵抗を低減す
ることができる。これにより、基板抵抗に起因する信号
伝達遅延等を減少し、高速動作を実現することができ
る。

【００５３】なお、上記実施例では、ＢＳＧ膜４２を用
いてシリコン基板１０中にＢを導入したが、Ｐ型トラン
ジスタを形成する場合には、ＢＳＧ膜４２の代わりにＰ
ＳＧ膜を用いることにより、シリコン基板１０中にＰを
導入してもよい。また、Ａｓ等の他の不純物を含む膜を
用いてもよい。

【００５４】

【発明の効果】以上の通り、本発明によれば、半導体基
板と、半導体基板の主表面に独立して形成されたソース
拡散層及びドレイン拡散層と、ソース拡散層とドレイン
拡散層との間の半導体基板上に、第１の絶縁膜を介して
形成され、且つ、ソース拡散層及びドレイン拡散層に接
続された半導体層と、半導体層上に、第２の絶縁膜を介
して形成されたゲート電極とにより半導体装置を構成す
ることにより、半導体層をチャネル領域とし、ゲート電
極を上部ゲート、半導体基板を下部ゲートとする高性能
のＭＩＳトランジスタを形成することができる。

【００５５】また、ソース拡散層とドレイン拡散層との
間の半導体基板に形成され、ソース拡散層又はドレイン
拡散層と異なる導電型を有する不純物拡散層を形成すれ
ば、基板抵抗を低くすることができるので、半導体基板
を下部ゲートとして使用する場合にも基板抵抗に起因す
る伝達遅延を低減することができる。また、半導体基板
上に、所定の隙間をおいて配置されたゲート電極を形成
するゲート電極形成工程と、ゲート電極の側面及び底
面、ゲート電極直下の半導体基板表面にゲート絶縁膜を
形成するゲート絶縁膜形成工程と、ゲート絶縁膜が形成
された半導体基板上に、半導体基板とゲート電極との間
の隙間を埋め込み、且つ半導体基板全体を覆う半導体層
を堆積する半導体層堆積工程と、堆積した半導体層を異
方性エッチングし、ゲート電極側面及びゲート電極直下
に半導体層を残すエッチング工程と、半導体基板を種結
晶として、半導体層を結晶化する結晶化工程とにより半
導体装置を製造すれば、通常のＭＩＳトランジスタの形
成プロセスを大幅に変更し、又は増加することなく、チ
ャネル領域の上下に一対のゲート電極を有する高性能の
ＭＩＳトランジスタを製造することができる。

【００５６】また、半導体基板上の所定の領域に形成さ
れたシリコン窒化膜をマスクとして熱酸化し、素子分離
膜を形成する素子分離膜形成工程と、シリコン窒化膜を
除去せずに、半導体基板上に導電性膜を堆積する導電性
膜堆積工程と、導電性膜とシリコン窒化膜とを同時にパ
ターニングし、導電性膜からなるゲート電極を形成する
パターニング工程と、シリコン窒化膜を除去し、ゲート
電極と半導体基板との間に隙間を形成するシリコン窒化
膜除去工程とによりゲート電極を形成すれば、半導体基
板上に所定の隙間をおいて配置されたゲート電極を形成
するプロセスとＬＯＣＯＳプロセスとが合理化でき、製
造工程を簡略にすることができる。

【００５７】また、絶縁膜を堆積する絶縁膜堆積工程
と、絶縁膜上に導電性膜を堆積する導電性膜堆積工程
と、導電性膜と絶縁膜とを同時にパターニングし、導電
性膜からなるゲート電極を形成するパターニング工程
と、絶縁膜を除去し、ゲート電極と半導体基板との間に
隙間を形成する絶縁膜除去工程とによっても、半導体基
板上に所定の隙間をおいて配置されたゲート電極を形成
することができる。

【００５８】また、上記の半導体装置の製造方法におい
て、堆積する絶縁膜にドーパントを含有させ、パターニ
ング工程の後に半導体基板を熱処理すれば、絶縁膜直下
の半導体基板中にドーパントが拡散され、半導体基板の
抵抗を低減することができる。また、エッチング工程の
後に、半導体層及びゲート電極をマスクとして半導体基
板に不純物を導入してソース拡散層とドレイン拡散層を
形成すれば、ソース／ドレイン拡散層を形成すると同時
に、ゲート電極側壁部への不純物の添加をすることがで
きる。

【００５９】また、上記の半導体装置の製造方法におい
て、半導体層の結晶化工程は、エッチング工程の前に行
うこともできる。

【図面の簡単な説明】

【図１】本発明の第１の実施例による半導体装置の構造
を示す概略断面図である。

【図２】本発明の第１の実施例による半導体装置の製造
方法を示す工程断面図（その１）である。

【図３】本発明の第１の実施例による半導体装置の製造
方法を示す工程断面図（その２）である。

【図４】本発明の第１の実施例による半導体装置の製造
方法を示す工程断面図（その３）である。

【図５】本発明の第１の実施例による半導体装置の製造
方法を示す工程断面図（その４）である。

【図６】第１の実施例の変形例による半導体装置の構造
を示す概略断面図である。

【図７】本発明の第２の実施例による半導体装置の構造
を示す概略断面図である。

【図８】本発明の第２の実施例による半導体装置に製造
方法を示す工程断面図である。

【図９】従来の半導体装置の構造及び製造方法を示す工
程断面図である。

【符号の説明】

１０…半導体基板（シリコン基板） １２…パッド酸化膜 １４…シリコン窒化膜 １６…素子領域 １８…素子分離膜 ２０…多結晶シリコン膜 ２２…ゲート電極 ２４…ゲート絶縁膜 ２６…ゲート絶縁膜 ２８…アモルファスシリコン膜 ３０…半導体層 ３２…側壁部 ３４…ソース拡散層 ３６…ドレイン拡散層 ３８…チャネル層 ３９…埋め込み酸化膜 ４０…不純物拡散層 ４２…ＢＳＧ膜 ４４…ゲート電極 ４６…絶縁膜 ４８…支持基板 ５０…低濃度拡散層 ５２…高濃度拡散層 ５４…埋め込み酸化膜

Claims (8)

【特許請求の範囲】
1. 【請求項１】 半導体基板と、 前記半導体基板の主表面に独立して形成されたソース拡
   散層及びドレイン拡散層と、 前記ソース拡散層と前記ドレイン拡散層との間の前記半
   導体基板上に、第１の絶縁膜を介して形成され、且つ、
   前記ソース拡散層及びドレイン拡散層に接続された半導
   体層と、 前記半導体層上に、第２の絶縁膜を介して形成されたゲ
   ート電極とを有することを特徴とする半導体装置。
2. 【請求項２】 請求項１記載の半導体装置において、 前記ソース拡散層と前記ドレイン拡散層との間の前記半
   導体基板に形成され、前記ソース拡散層又は前記ドレイ
   ン拡散層と異なる導電型を有する不純物拡散層とを更に
   有することを特徴とする半導体装置。
3. 【請求項３】 半導体基板上に、所定の隙間をおいて配
   置されたゲート電極を形成するゲート電極形成工程と、 前記ゲート電極の側面及び底面、前記ゲート電極直下の
   前記半導体基板表面にゲート絶縁膜を形成するゲート絶
   縁膜形成工程と、 前記ゲート絶縁膜が形成された前記半導体基板上に、前
   記半導体基板と前記ゲート電極との間の隙間を埋め込
   み、且つ前記半導体基板全体を覆う半導体層を堆積する
   半導体層堆積工程と、 堆積した前記半導体層を異方性エッチングし、前記ゲー
   ト電極側面及び前記ゲート電極直下に前記半導体層を残
   すエッチング工程と、 前記半導体基板を種結晶として、前記半導体層を結晶化
   する結晶化工程と、 を有することを特徴とする半導体装置の製造方法。
4. 【請求項４】 請求項３記載の半導体装置の製造方法に
   おいて、 前記ゲート電極形成工程は、 前記半導体基板上の所定の領域に形成されたシリコン窒
   化膜をマスクとして熱酸化し、素子分離膜を形成する素
   子分離膜形成工程と、 前記シリコン窒化膜を除去せずに、前記半導体基板上に
   導電性膜を堆積する導電性膜堆積工程と、 前記導電性膜と前記シリコン窒化膜とを同時にパターニ
   ングし、前記導電性膜からなる前記ゲート電極を形成す
   るパターニング工程と、 前記シリコン窒化膜を除去し、前記ゲート電極と前記半
   導体基板との間に隙間を形成するシリコン窒化膜除去工
   程とを有することを特徴とする半導体装置の製造方法。
5. 【請求項５】 請求項３記載の半導体装置の製造方法に
   おいて、 前記ゲート電極形成工程は、 絶縁膜を堆積する絶縁膜堆積工程と、 前記絶縁膜上に導電性膜を堆積する導電性膜堆積工程
   と、 前記導電性膜と前記絶縁膜とを同時にパターニングし、
   前記導電性膜からなる前記ゲート電極を形成するパター
   ニング工程と、 前記絶縁膜を除去し、前記ゲート電極と前記半導体基板
   との間に隙間を形成する絶縁膜除去工程とを有すること
   を特徴とする半導体装置の製造方法。
6. 【請求項６】 請求項５記載の半導体装置の製造方法に
   おいて、 前記絶縁膜堆積工程では、ドーパントを含有する絶縁膜
   を堆積し、 前記パターニング工程の後に、前記半導体基板を熱処理
   し、パターニングされた前記絶縁膜直下の前記半導体基
   板中に前記ドーパントを拡散する拡散工程を更に有する
   ことを特徴とする半導体装置の製造方法。
7. 【請求項７】 請求項３乃至６のいずれかに記載の半導
   体装置の製造方法において、 前記エッチング工程の後に、前記半導体層及び前記ゲー
   ト電極をマスクとして前記半導体基板に不純物を導入
   し、ソース拡散層とドレイン拡散層を形成する拡散層形
   成工程を更に有することを特徴とする半導体装置の製造
   方法。
8. 【請求項８】 請求項３乃至７のいずれかに記載の半導
   体装置の製造方法において、 前記結晶化工程は、前記エッチング工程の前に行うこと
   を特徴とする半導体装置の製造方法。