JPH0936327A - Semiconductor storage device - Google Patents
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- 239000004065 semiconductor Substances 0.000 title claims description 17
- 238000003860 storage Methods 0.000 title claims description 5
- 239000003990 capacitor Substances 0.000 claims abstract description 58
- 229910052751 metal Inorganic materials 0.000 claims description 11
- 239000002184 metal Substances 0.000 claims description 11
- 230000007547 defect Effects 0.000 abstract description 5
- 239000013078 crystal Substances 0.000 abstract description 3
- 230000000452 restraining effect Effects 0.000 abstract 1
- 238000000034 method Methods 0.000 description 11
- 238000009792 diffusion process Methods 0.000 description 10
- 239000012535 impurity Substances 0.000 description 10
- 239000010410 layer Substances 0.000 description 10
- 239000011229 interlayer Substances 0.000 description 7
- 238000005229 chemical vapour deposition Methods 0.000 description 5
- 238000001020 plasma etching Methods 0.000 description 5
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 4
- 229910004298 SiO 2 Inorganic materials 0.000 description 3
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 3
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 3
- 238000005530 etching Methods 0.000 description 3
- 238000002955 isolation Methods 0.000 description 3
- 230000003647 oxidation Effects 0.000 description 3
- 238000007254 oxidation reaction Methods 0.000 description 3
- 229910052710 silicon Inorganic materials 0.000 description 3
- 239000010703 silicon Substances 0.000 description 3
- 229910052814 silicon oxide Inorganic materials 0.000 description 3
- GDFCWFBWQUEQIJ-UHFFFAOYSA-N [B].[P] Chemical compound [B].[P] GDFCWFBWQUEQIJ-UHFFFAOYSA-N 0.000 description 2
- 229910052782 aluminium Inorganic materials 0.000 description 2
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 2
- 239000005380 borophosphosilicate glass Substances 0.000 description 2
- 238000010586 diagram Methods 0.000 description 2
- 230000014759 maintenance of location Effects 0.000 description 2
- 238000000059 patterning Methods 0.000 description 2
- 239000000758 substrate Substances 0.000 description 2
- 241001676573 Minium Species 0.000 description 1
- BPQQTUXANYXVAA-UHFFFAOYSA-N Orthosilicate Chemical compound [O-][Si]([O-])([O-])[O-] BPQQTUXANYXVAA-UHFFFAOYSA-N 0.000 description 1
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 1
- 229910052581 Si3N4 Inorganic materials 0.000 description 1
- 230000001934 delay Effects 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 239000011521 glass Substances 0.000 description 1
- 150000002500 ions Chemical class 0.000 description 1
- 238000001459 lithography Methods 0.000 description 1
- 238000004519 manufacturing process Methods 0.000 description 1
- 229910044991 metal oxide Inorganic materials 0.000 description 1
- 150000004706 metal oxides Chemical class 0.000 description 1
- 229910052698 phosphorus Inorganic materials 0.000 description 1
- 239000011574 phosphorus Substances 0.000 description 1
- 238000000206 photolithography Methods 0.000 description 1
- 230000008054 signal transmission Effects 0.000 description 1
- 239000005368 silicate glass Substances 0.000 description 1
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 1
- 238000004544 sputter deposition Methods 0.000 description 1
- 238000007740 vapor deposition Methods 0.000 description 1
Landscapes
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
- Semiconductor Memories (AREA)
Abstract
Description
【０００１】[0001]
【産業上の利用分野】本発明はワード線がゲート電極に
導通してなるＭＯＳ（Metal Oxide Semiconductor)トラ
ンジスタおよびこれら複数のＭＯＳトランジスタ各々に
対応して導通された複数のメモリセルキャパシタを有す
る半導体記憶装置に係り、特に、ワード線と電気的に接
続され、ワード線の電気信号の遅延および電気抵抗の低
減を図るための金属配線を備えてなる半導体記憶装置に
関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a semiconductor memory having a MOS (Metal Oxide Semiconductor) transistor in which a word line is electrically connected to a gate electrode and a plurality of memory cell capacitors electrically connected to each of these MOS transistors. The present invention relates to a device, and more particularly to a semiconductor memory device which is electrically connected to a word line and includes a metal wiring for delaying an electric signal of the word line and reducing electric resistance.
【０００２】[0002]
【従来の技術】近年、半導体記憶装置が高密度化され、
素子や配線が微細化されるに伴って、配線容量や抵抗を
考慮して信号伝達速度を速める設計がなされてきた。例
えば、ＤＲＡＭ（Dynamic Random Access Memory) のメ
モリセルトランジスタをアクセスするためのワード線に
対しては、その上層の層間絶縁膜を介して金属配線を平
行に配設し、ワード線と適宜の間隔で以て相互に電気的
に接続し、ワード線の抵抗を下げる設計がなされてい
る。2. Description of the Related Art In recent years, semiconductor memory devices have been densified,
As devices and wirings have been miniaturized, designs have been made to increase the signal transmission speed in consideration of wiring capacitance and resistance. For example, for a word line for accessing a memory cell transistor of a DRAM (Dynamic Random Access Memory), metal wiring is arranged in parallel with an interlayer insulating film as an upper layer, and the word line is appropriately spaced. Therefore, it is designed to be electrically connected to each other to reduce the resistance of the word line.
【０００３】図３はこうしたメモリ装置の従来のパター
ン構成図を表すものである。このメモリ装置では、ワー
ド線１に直交するビット線方向には、各メモリセルの活
性領域２に対して接続されたメモリセルキャパシタ３お
よびビット線コンタクト部４が設けられている。ワード
線１の上方には層間絶縁膜を介してワード線１に平行
に、例えばアルミニウム（Ａｌ）からなる金属配線５が
配設されている。この金属配線５とワード線１にはスト
ラップ部６と称されるコンタクト部が一定の間隔で設け
られ、互いに電気的に接続されている。FIG. 3 shows a conventional pattern configuration diagram of such a memory device. In this memory device, a memory cell capacitor 3 and a bit line contact portion 4 connected to the active region 2 of each memory cell are provided in the bit line direction orthogonal to the word line 1. A metal wiring 5 made of, for example, aluminum (Al) is provided above the word line 1 in parallel with the word line 1 via an interlayer insulating film. Contact portions called strap portions 6 are provided on the metal wires 5 and the word lines 1 at regular intervals and are electrically connected to each other.
【０００４】図４は図３のＸ−Ｘ´線に沿った断面構成
図、また、図５は図３のＹ−Ｙ´線に沿った断面構成図
を表すものである。この図において、例えばＰ型のシリ
コン基板１０上には、ＬＯＣＯＳ(Local Oxidation of
Silicon)法により素子分離酸化膜１１が形成されると共
に熱酸化法によりゲート酸化膜１２が形成されている。
これら素子分離酸化膜１１およびゲート酸化膜１２上に
は、例えば燐ドープ多結晶シリコン膜により形成された
ワード線１が形成されている。ワード線１の両側面には
絶縁側壁（サイド・ウォール）が形成されている。ワー
ド線１上には酸化膜（ＳｉＯ2 ）１３、および絶縁用酸
化膜（ＳｉＯ2 ）１４が順次形成されている。これら酸
化膜１３および絶縁用酸化膜１４上に層間絶縁膜１５，
１６が形成され、これら層間絶縁膜１５，１６、酸化膜
１３および絶縁用酸化膜１４にワード線１に達するコン
タクトホール６ａが形成され、このコンタクトホール６
ａを介して金属配線５がワード線１と接続されてストラ
ップ部６が形成されている。FIG. 4 is a sectional view taken along line XX 'in FIG. 3, and FIG. 5 is a sectional view taken along line YY' in FIG. In this figure, for example, on a P-type silicon substrate 10, a LOCOS (Local Oxidation of
The element isolation oxide film 11 is formed by the silicon method and the gate oxide film 12 is formed by the thermal oxidation method.
A word line 1 formed of, for example, a phosphorus-doped polycrystalline silicon film is formed on the element isolation oxide film 11 and the gate oxide film 12. Insulating side walls are formed on both side surfaces of the word line 1. An oxide film (SiO 2 ) 13 and an insulating oxide film (SiO 2 ) 14 are sequentially formed on the word line 1. An interlayer insulating film 15, on the oxide film 13 and the insulating oxide film 14,
16 is formed, and a contact hole 6a reaching the word line 1 is formed in the interlayer insulating films 15 and 16, the oxide film 13 and the insulating oxide film 14, and the contact hole 6a is formed.
The metal wiring 5 is connected to the word line 1 via a to form the strap portion 6.
【０００５】[0005]
【発明が解決しようとする課題】上述の従来のメモリ装
置では、ストラップ部６を形成するには、酸化膜１３，
絶縁用酸化膜１４および層間絶縁膜１５，１６を形成し
た後、プラズマエッチングによりコンタクトホール６ａ
を開口させている。In the conventional memory device described above, in order to form the strap portion 6, the oxide film 13,
After forming the insulating oxide film 14 and the interlayer insulating films 15 and 16, the contact hole 6a is formed by plasma etching.
Is opened.
【０００６】しかしながら、このプラズマエッチングに
よりコンタクトホール６ａに隣接するＭＯＳトランジス
タの不純物拡散層１７の接合部（ジャンクション部）１
７ａに、図４に模試的に示したように、結晶欠陥１８が
生じ、そのためＭＯＳトランジスタに接続されたメモリ
セルキャパシタ３に蓄積された電荷がリーク電流となっ
て流れ出すという問題があった。従って、メモリ装置の
電荷保持時間（ホールドタイム）が減少し、ＤＲＡＭで
はリフレッシュ間隔が短くなり、消費電流が増大すると
いう問題があった。However, the junction portion (junction portion) 1 of the impurity diffusion layer 17 of the MOS transistor adjacent to the contact hole 6a is formed by this plasma etching.
As shown in a model in FIG. 4, a crystal defect 18 occurs in 7a, so that there is a problem that the charge accumulated in the memory cell capacitor 3 connected to the MOS transistor flows out as a leak current. Therefore, there is a problem that the charge holding time (hold time) of the memory device is reduced, the refresh interval is shortened in the DRAM, and the current consumption is increased.
【０００７】本発明はかかる問題点に鑑みてなされたも
ので、その目的は、ストラップ部の近傍に結晶欠陥が発
生し、接合部のリーク電流が増大しても、メモリセルキ
ャパシタの電荷保持時間（ホールドタイム）の減少を抑
制することができる半導体記憶装置を提供することにあ
る。The present invention has been made in view of the above problems, and an object thereof is to hold the charge retention time of a memory cell capacitor even if a crystal defect occurs near the strap portion and the leak current of the junction portion increases. It is an object of the present invention to provide a semiconductor memory device capable of suppressing a decrease in (hold time).
【０００８】[0008]
【課題を解決するための手段】請求項１記載の発明は、
ワード線、各々のゲート電極がそれぞれ前記ワード線に
接続された複数のＭＯＳトランジスタ、およびこれら複
数のＭＯＳトランジスタ各々に対応して導通された複数
のメモリセルキャパシタを有すると共に、前記ワード線
と並列して配設されると共に適宜のビット間隔をおいた
ストラップ部において前記ワード線と電気的に接続さ
れ、前記ワード線の電気信号の遅延および電気抵抗の低
減を図る金属配線を備えた半導体記憶装置において、前
記複数のメモリセルキャパシタのうち、前記ストラップ
部に隣接し、ビット線が前記ＭＯＳトランジスタを介し
て導通するメモリセルキャパシタの面積が、他のメモリ
セルキャパシタの面積よりも拡大されてなるように構成
したものである。According to the first aspect of the present invention,
The memory cell has a word line, a plurality of MOS transistors each having a gate electrode connected to the word line, and a plurality of memory cell capacitors electrically connected to each of the plurality of MOS transistors, and arranged in parallel with the word line. In a semiconductor memory device provided with a metal wiring that is electrically connected to the word line in a strap portion provided with a proper bit interval, and that delays an electric signal of the word line and reduces electric resistance. An area of a memory cell capacitor adjacent to the strap portion, of the plurality of memory cell capacitors, in which a bit line conducts through the MOS transistor is larger than areas of other memory cell capacitors. It is composed.
【０００９】この半導体記憶装置では、プラズマエッチ
ングによるストラップ部のコンタクトホールの開口時
に、ＭＯＳトランジスタの不純物拡散層に欠陥が発生
し、メモリセルからのリーク電流が増大しても、その不
純物拡散層に導通してなるメモリセルキャパシタの容量
が他のメモリセルキャパシタの容量に比べて大きくなっ
ているので、電荷保持時間（ホールドタイム）の減少を
他のメモリセルのそれに合わせるように補完することが
できる。In this semiconductor memory device, even if a defect occurs in the impurity diffusion layer of the MOS transistor at the time of opening the contact hole in the strap portion by plasma etching and the leak current from the memory cell increases, the impurity diffusion layer in the impurity diffusion layer increases. Since the capacity of the memory cell capacitor that is made conductive is larger than the capacities of other memory cell capacitors, the decrease in the charge retention time (hold time) can be complemented to match that of the other memory cell. .
【００１０】請求項２記載の半導体記憶装置は、請求項
１記載のものにおいて、拡大されたメモリセルキャパシ
タの面積が、他のメモリセルキャパシタよりも少なくと
も１０％以上拡大されてなるように構成したものであ
る。According to a second aspect of the present invention, in the semiconductor memory device according to the first aspect, the area of the expanded memory cell capacitor is at least 10% larger than that of the other memory cell capacitors. It is a thing.
【００１１】請求項３記載の半導体記憶装置は、請求項
２または３記載のものにおいて、前記拡大されたメモリ
セルキャパシタは、他のメモリセルキャパシタに比べ
て、隣接するストラップ部方向への幅のみが拡大されて
なるように構成したものである。According to a third aspect of the present invention, in the semiconductor memory device according to the second or third aspect, the expanded memory cell capacitor has a width in the direction of the adjacent strap portion as compared with other memory cell capacitors. Is configured to be enlarged.
【００１２】この半導体記憶装置では、ストラップ部近
傍のメモリセルキャパシタの面積を拡大する方法とし
て、ワード線のストラップ部の方向へのみ拡大する方法
を採用している。すなわち、ワード線やビット線の間隔
を拡大することがないので、チップ面積を実質的に拡大
することなく、上記の作用を奏する。In this semiconductor memory device, as a method of enlarging the area of the memory cell capacitor near the strap portion, a method of enlarging only in the direction of the strap portion of the word line is adopted. That is, since the distance between the word lines and the bit lines is not increased, the above-described operation is achieved without substantially increasing the chip area.
【００１３】[0013]
【実施例】以下、本発明の実施例を図面を参照して具体
的に説明する。DESCRIPTION OF THE PREFERRED EMBODIMENTS Embodiments of the present invention will be specifically described below with reference to the drawings.
【００１４】図１は本発明の一実施例に係るＤＲＡＭの
パターン構成図を表すものである。なお、本実施例にお
いては、図３乃至図５と同一構成部分については同一符
号を付してその説明を省略する。また、図１において、
金属配線５は図３と同様に全てのワード線１に対して並
列に配設されているが、ここでは左端のワード線５にそ
ってのみ図示している。FIG. 1 shows a pattern configuration diagram of a DRAM according to an embodiment of the present invention. In addition, in the present embodiment, the same components as those in FIGS. Also, in FIG.
Although the metal wiring 5 is arranged in parallel with all the word lines 1 as in FIG. 3, only the leftmost word line 5 is shown here.
【００１５】本実施例のＤＲＡＭにおいては、複数のＭ
ＯＳトランジスタ各々に対応して設けられた複数のメモ
リセルキャパシタのうちストラップ部６に隣接するメモ
リセルキャパシタ３０の面積が、他のメモリセルキャパ
シタ３の面積よりも拡大されている。すなわち、メモリ
セルキャパシタ３０の容量は、他のメモリセルキャパシ
タ３よりも大きくなっている。ここで、このメモリセル
キャパシタ３０は、それぞれストラップ部６方向への幅
ｄ2 のみが伸長し拡大され、ストラップ部６の反対方向
に対応する部分の幅ｄ1 は他のメモリセルキャパシタ３
と同様の幅を有している。なお、メモリセルキャパシタ
３０のビット線方向の幅は他のメモリセルキャパシタ３
と同じに設定されている。In the DRAM of this embodiment, a plurality of M
Of the plurality of memory cell capacitors provided corresponding to each OS transistor, the area of the memory cell capacitor 30 adjacent to the strap portion 6 is larger than the area of the other memory cell capacitors 3. That is, the capacity of the memory cell capacitor 30 is larger than that of the other memory cell capacitors 3. Here, the memory cell capacitor 30 is expanded and expanded only in the width d 2 in the direction of the strap portion 6, and the width d 1 of the portion corresponding to the opposite direction of the strap portion 6 is set in the other memory cell capacitors 3.
It has the same width as. The width of the memory cell capacitor 30 in the bit line direction is the same as that of the other memory cell capacitors 3.
It is set to the same.
【００１６】ここで、ＤＲＡＭが４メガビット容量の場
合、ストラップ部６は１２８本のビット線ごとにコンタ
クトをとっており、ビット線の幅０．７ミクロン、ワー
ド線の幅０．８ミクロン、メモリセルキャパシタの面積
３〜４平方ミクロン（ワード線方向の幅１．５ミクロ
ン）の設計を例にすると、ストラップ部６と、それに最
も接近しているストレージノードコンタクトホール３１
との間隔は、ストラップ部６のコンタクトホール６ａの
開口時のプラズマダメージの影響を低減または防止する
ために４．３ミクロンに設定されている。If the DRAM has a capacity of 4 megabits, the strap portion 6 makes contact with every 128 bit lines, the bit line width is 0.7 μm, the word line width is 0.8 μm, and the memory is Taking the design of the cell capacitor having an area of 3 to 4 square microns (width of 1.5 microns in the word line direction) as an example, the strap portion 6 and the storage node contact hole 31 closest to the strap portion 6 are provided.
The distance between and is set to 4.3 μm in order to reduce or prevent the influence of plasma damage when the contact hole 6a of the strap portion 6 is opened.
【００１７】本実施例では、ストラップ部６に最も接近
しているメモリセルキャパシタ３０の面積の増加率を２
０％に設定し、ワード線方向の幅ｄ2 のみが１．８ミク
ロンに拡大しているが、ストラップ部６とビット線の間
隔を改めて拡大する必要はない。In the present embodiment, the increase rate of the area of the memory cell capacitor 30 closest to the strap portion 6 is set to 2
Although it is set to 0% and only the width d 2 in the word line direction is expanded to 1.8 μm, it is not necessary to increase the interval between the strap portion 6 and the bit line again.
【００１８】このように本実施例のＤＲＡＭにおいて
は、プラズマエッチングによるストラップ部６のコンタ
クトホール６ａの開口時に、ストラップ部６に隣接する
ビット線が導通するＭＯＳトランジスタの不純物拡散層
１７（図４参照）においてリーク電流が増大しても、そ
の不純物拡散層１７に接続されたメモリセルキャパシタ
３０の容量が他のメモリセルキャパシタ３の容量に比べ
て大きくなっているので、電荷保持時間（ホールドタイ
ム）の減少を他のメモリセルのそれに合わせるように補
完することができる。なお、メモリセルキャパシタ３０
の他のメモリセルキャパシタ３に対する面積は増加して
いればよいが、少なくとも１０％以上拡大していること
が望ましい。As described above, in the DRAM of this embodiment, when the contact hole 6a of the strap portion 6 is opened by plasma etching, the impurity diffusion layer 17 of the MOS transistor in which the bit line adjacent to the strap portion 6 becomes conductive (see FIG. 4). ), Even if the leak current increases, the capacitance of the memory cell capacitor 30 connected to the impurity diffusion layer 17 is larger than the capacitances of the other memory cell capacitors 3, so the charge holding time (hold time) Can be complemented to match that of other memory cells. The memory cell capacitor 30
It suffices that the area of the other memory cell capacitors 3 is increased, but it is desirable that the area is expanded by at least 10% or more.
【００１９】次に、図１のＺ−Ｚ´線方向の断面を表す
図２によって本実施例のＤＲＡＭの製造方法について説
明する。Next, a method of manufacturing the DRAM of this embodiment will be described with reference to FIG. 2 which shows a cross section taken along line ZZ 'of FIG.
【００２０】まず、シリコン基板１０上にＬＯＣＯＳ法
を用いて膜厚７０００Å程度の素子分離酸化膜１１を形
成した後、熱酸化法により膜厚２００Å程度のゲート酸
化膜１２を形成する。その後、例えばＣＶＤ法により燐
（Ｐ）がドープされた膜厚２５００Å程度の多結晶シリ
コン膜からなるワード線１、および膜厚２５００Å程度
のシリコン酸化膜（ＳｉＯ2 ）１３を順次形成した後、
リソグラフィ法およびエッチング法を用いてワード線１
のパターニングを行う。続いて、ゲート部をマスクとし
てＮ型の不純物イオンを注入し、熱拡散法によりＭＯＳ
トランジスタのソース・ドレインとなるＮ型の不純物拡
散層１７を形成する。その後、例えばＣＶＤ法によりシ
リコン酸化膜を堆積し、続いてエッチバック法によりエ
ッチングを行うことにより絶縁膜側壁（サイド・ウォー
ル）１９を形成する。続いて、ＣＶＤ法により膜厚１５
００Åの絶縁用酸化膜（シリコン酸化膜）１４を形成す
る。First, an element isolation oxide film 11 having a film thickness of about 7,000 Å is formed on the silicon substrate 10 by the LOCOS method, and then a gate oxide film 12 having a film thickness of about 200 Å is formed by a thermal oxidation method. After that, a word line 1 made of a polycrystalline silicon film having a film thickness of about 2500Å doped with phosphorus (P) and a silicon oxide film (SiO 2 ) 13 having a film thickness of about 2500Å are sequentially formed by, for example, a CVD method.
Word line 1 using lithography and etching
Is performed. Then, N-type impurity ions are implanted using the gate portion as a mask, and a MOS is formed by a thermal diffusion method.
An N-type impurity diffusion layer 17 to be the source / drain of the transistor is formed. After that, a silicon oxide film is deposited by, for example, the CVD method, and then etching is performed by the etchback method to form the insulating film side wall (side wall) 19. Then, a film thickness of 15 is formed by the CVD method.
An insulating oxide film (silicon oxide film) 14 of 00Å is formed.
【００２１】次に、メモリセルキャパシタの電極（スト
レージ電極）とのコンタクトをとるために、絶縁用酸化
膜１４にストレージノードコンタクトホール３１を形成
する。続いて、ＣＶＤ法によりメモリセルキャパシタ
３，３０の下部電極（キャパシタ下部電極）３２となる
膜厚１０００Åの燐ドープ多結晶シリコン膜を形成し、
図１で説明したメモリセルキャパシタ３，３０各々の寸
法に合わせてパターニングを行う。Next, a storage node contact hole 31 is formed in the insulating oxide film 14 in order to make contact with the electrode (storage electrode) of the memory cell capacitor. Subsequently, a phosphorus-doped polycrystalline silicon film having a film thickness of 1000 Å which becomes the lower electrode (capacitor lower electrode) 32 of the memory cell capacitors 3 and 30 is formed by the CVD method,
Patterning is performed according to the dimensions of the memory cell capacitors 3 and 30 described in FIG.
【００２２】次に、例えばＣＶＤ法により、膜厚１００
Å程度のシリコン窒化膜（Ｓｉ3 Ｎ 4 ）３３、膜厚２０
０Å程度の燐ドープ多結晶シリコン膜からなるキャパシ
タ上部電極３４、およびＢＰＳＧ膜（ボロン・リン・シ
リケート・ガラス）からなる層間絶縁膜１５を形成した
後、ビット線コンタクトホール４ａを開口する。続い
て、例えばスパッタ法により膜厚７０００Å程度のアル
ミニウム（Ａｌ）膜を形成し、パターニングを行うこと
によりビット線２０を形成する。続いて、再び、例えば
膜厚４５００ÅのＢＰＳＧ膜（ボロン・リン・シリケー
ト・ガラス）からなる層間絶縁膜１６を形成する。次
に、ストラップ部６のコンタクトホール６ａ（図４，
５）を通常のホトリソグラフィーおよびエッチング法に
より開口した後、例えば蒸着法により膜厚９０００Åの
アルミニウムからなる金属配線５を形成する。これによ
りストラップ部６において金属配線５はコンタクトホー
ル６ａを介してワード線１と電気的に接続される。Next, a film thickness of 100 is obtained by, for example, the CVD method.
Å Silicon nitride film (SiThreeN Four) 33, film thickness 20
Capacitance consisting of 0-Å phosphorus-doped polycrystalline silicon film
Upper electrode 34 and BPSG film (boron phosphorus
An interlayer insulating film 15 made of silicate glass was formed.
After that, the bit line contact hole 4a is opened. Continued
For example, the film thickness of about 7,000 Å is formed by sputtering.
Forming a minium (Al) film and patterning
Thus, the bit line 20 is formed. Then again, for example
BPSG film with a thickness of 4500Å (boron phosphorus silicate
An interlayer insulating film 16 made of glass is formed. Next
The contact hole 6a of the strap portion 6 (see FIG.
5) is applied to ordinary photolithography and etching
After opening more, for example by vapor deposition method with a film thickness of 9000Å
The metal wiring 5 made of aluminum is formed. This
In the strap portion 6, the metal wiring 5 is connected to the contact wire.
It is electrically connected to the word line 1 through the rule 6a.
【００２３】このように本実施例の方法によれば、従来
工程に特別な工程を付加することなく、ストラップ部６
に隣接するメモリセルキャパシタ３０のみの面積を拡大
することができ、上記構造を実現することができる。As described above, according to the method of this embodiment, the strap portion 6 can be formed without adding a special process to the conventional process.
The area of only the memory cell capacitor 30 adjacent to can be enlarged, and the above structure can be realized.
【００２４】以上実施例を挙げて本発明を説明したが、
本発明は上記実施例に限定されるものではなく、種々変
形可能である。上記実施例では、本発明をＤＲＡＭを例
にして説明したが、その他のメモリ装置にも適応するこ
とができることはいうまでもない。The present invention has been described with reference to the examples.
The present invention is not limited to the above embodiment, but can be variously modified. Although the present invention has been described by taking the DRAM as an example in the above embodiments, it goes without saying that the present invention can be applied to other memory devices.
【００２５】[0025]
【発明の効果】以上説明したように請求項１ないし３記
載の半導体記憶装置によれば、複数のメモリセルキャパ
シタのうち、ストラップ部に隣接するビット線がＭＯＳ
トランジスタを介して導通するメモリセルキャパシタの
面積を、他のメモリセルキャパシタの面積よりも拡大さ
せるようにしたので、プラズマエッチングによるストラ
ップ部のコンタクトホールの開口時に、ＭＯＳトランジ
スタの不純物拡散層に欠陥が発生し、メモリセルからの
リーク電流が増大しても、その不純物拡散層に導通して
なるメモリセルキャパシタの容量が他のメモリセルキャ
パシタの容量に比べて大きくなっているので、電荷保持
時間（ホールドタイム）の減少を他のメモリセルのそれ
に合わせるように補完することができる。As described above, according to the semiconductor memory device of the first to third aspects, among the plurality of memory cell capacitors, the bit line adjacent to the strap portion is MOS.
Since the area of the memory cell capacitor conducting through the transistor is made larger than the area of the other memory cell capacitors, a defect is caused in the impurity diffusion layer of the MOS transistor when the contact hole of the strap portion is opened by plasma etching. Even if the leak current from the memory cell is increased, the capacity of the memory cell capacitor connected to the impurity diffusion layer is larger than the capacities of the other memory cell capacitors. The decrease in hold time) can be complemented to match that of other memory cells.
【００２６】特に、請求項３記載の半導体記憶装置によ
れば、拡大されたメモリセルキャパシタを、他のメモリ
セルキャパシタに比べて、隣接するストラップ部方向へ
の幅のみが拡大されてなるように構成したので、ワード
線やビット線の間隔を拡大することがない。従って、チ
ップ面積を実質的に拡大することなく、上記の効果を得
ることができる。In particular, according to the semiconductor memory device of the third aspect, the expanded memory cell capacitor is expanded only in the width in the direction of the adjacent strap portion as compared with the other memory cell capacitors. Since it is configured, the word line and bit line intervals are not expanded. Therefore, the above effect can be obtained without substantially increasing the chip area.
【図１】本発明の一実施例に係るＤＲＡＭのパターン構
成を表す平面図である。FIG. 1 is a plan view showing a pattern configuration of a DRAM according to an embodiment of the present invention.
【図２】図１のＺ−Ｚ´線に沿った断面図である。FIG. 2 is a sectional view taken along line ZZ ′ of FIG.
【図３】従来のＤＲＡＭのパターン構成を表す平面図で
ある。FIG. 3 is a plan view showing a pattern configuration of a conventional DRAM.
【図４】図３のＸ−Ｘ´線に沿った断面図である。FIG. 4 is a cross-sectional view taken along line XX ′ of FIG.
【図５】図３のＹ−Ｙ´線に沿った断面図である。5 is a cross-sectional view taken along line YY 'of FIG.
１ ワード線 ２ 活性領域 ３ メモリセルキャパシタ ４ ビット線コンタクト部 ５ 金属配線 ６ ストラップ部（コンタクト部） 1 word line 2 active region 3 memory cell capacitor 4 bit line contact part 5 metal wiring 6 strap part (contact part)
Claims (3)
前記ワード線に接続された複数のＭＯＳトランジスタ、
およびこれら複数のＭＯＳトランジスタ各々に対応して
導通された複数のメモリセルキャパシタを有すると共
に、前記ワード線と並列して配設されると共に適宜のビ
ット間隔をおいたストラップ部において前記ワード線と
電気的に接続され、前記ワード線の電気信号の遅延およ
び電気抵抗の低減を図る金属配線を備えた半導体記憶装
置において、 前記複数のメモリセルキャパシタのうち、前記ストラッ
プ部に隣接し、ビット線が前記ＭＯＳトランジスタを介
して導通するメモリセルキャパシタの面積が、他のメモ
リセルキャパシタの面積よりも拡大されてなることを特
徴とする半導体記憶装置。1. A word line, a plurality of MOS transistors, each gate electrode of which is connected to the word line,
And a plurality of memory cell capacitors electrically connected to the plurality of MOS transistors, respectively, and electrically connected to the word line in a strap portion arranged in parallel with the word line and having an appropriate bit interval. Of the plurality of memory cell capacitors that are adjacent to the strap portion and have a bit line that is electrically connected to each other and that has a metal line for delaying an electric signal of the word line and reducing electric resistance. A semiconductor memory device characterized in that the area of a memory cell capacitor conducting through a MOS transistor is larger than the area of other memory cell capacitors.
面積が、他のメモリセルキャパシタよりも少なくとも１
０％以上拡大されてなることを特徴とする請求項１記載
の半導体記憶装置。2. The area of the expanded memory cell capacitor is at least 1 more than other memory cell capacitors.
The semiconductor memory device according to claim 1, wherein the semiconductor memory device is enlarged by 0% or more.
は、他のメモリセルキャパシタに比べて、隣接するスト
ラップ部方向への幅のみが拡大されてなることを特徴と
する請求項１または２記載の半導体記憶装置。3. The semiconductor device according to claim 1, wherein the expanded memory cell capacitor is expanded in width only in the direction of the adjacent strap portion as compared with other memory cell capacitors. Storage device.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7201410A JPH0936327A (en) | 1995-07-14 | 1995-07-14 | Semiconductor storage device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7201410A JPH0936327A (en) | 1995-07-14 | 1995-07-14 | Semiconductor storage device |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0936327A true JPH0936327A (en) | 1997-02-07 |
Family
ID=16440628
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7201410A Pending JPH0936327A (en) | 1995-07-14 | 1995-07-14 | Semiconductor storage device |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0936327A (en) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH11163299A (en) * | 1997-09-29 | 1999-06-18 | Siemens Ag | Semiconductor memory |
-
1995
- 1995-07-14 JP JP7201410A patent/JPH0936327A/en active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH11163299A (en) * | 1997-09-29 | 1999-06-18 | Siemens Ag | Semiconductor memory |
| EP0905785A3 (en) * | 1997-09-29 | 2003-08-13 | Siemens Aktiengesellschaft | High density semiconductor memory |
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