KR100431227B1 - Semiconductor device and its manufacturing method - Google Patents
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Abstract
주변 회로 구성 요소(PC), 및 커패시터를 구비한 메모리 셀 배열(MA)을 포함하고, 상기 커패시터의 상부 전극(54) 및 주변 회로 구성 요소(PC)의 배선층(55)이, 적어도 그 일부 영역에서, 공통의 사진 평판 공정 및 공통의 에칭 공정에 의하여 형성된 도전층을 포함하는, DRAM과 같은 반도체 장치를 개시한다.A peripheral cell component (PC), and a memory cell array (MA) having a capacitor, wherein the upper electrode (54) of the capacitor and the wiring layer (55) of the peripheral circuit component (PC) are at least part of a region thereof. A semiconductor device, such as a DRAM, is disclosed that includes a conductive layer formed by a common photographic plate process and a common etching process.
주변 회로의 배선층 및 메모리 셀 플레이트 전극을 적은 단계로써 형성하고 양호한 접속 및 칩 크기의 감소를 제공하며 양호한 동작 특성을 갖는 (DRAM과 같은) 반도체 장치 및 그 제조 방법을 제공할 수 있다.It is possible to provide a semiconductor device (such as a DRAM) and a method of manufacturing the same, which form a wiring layer and a memory cell plate electrode of a peripheral circuit in fewer steps, provide good connection and reduction in chip size, and have good operating characteristics.
Description
본 발명은 반도체 장치[예를 들어, 메모리 셀 구성 요소 및 주변 회로 구성 요소를 포함하는 동적인(dynamic) 랜덤 액세스 메모리(RAM)] 및 그 제조 방법에 관한 것이다.The present invention relates to a semiconductor device (e.g., a dynamic random access memory (RAM) comprising memory cell components and peripheral circuit components) and a method of manufacturing the same.
종래 기술의 DRAM에서는, 커패시턴스를 증가시키기 위해서 스택 셀 커패시터를 사용하였는데, 상기 DRAM은 제31도에 도시된 것과 같은 구조의 메모리 셀을 포함한다.In prior art DRAMs, stack cell capacitors have been used to increase capacitance, which includes memory cells of the same structure as shown in FIG.
상기 메모리 셀 구조에서는, p-형 실리콘 기판(1) 상의 필드 SiO2 박막(2)으로 형성된 부재 영역에 게이트 산화막(5)이 형성된다. 그리고, SiO2 절연층(6), 및 측벽(60)을 포함하는 폴리실리콘 워드 라인(WL)이 그 위에 형성된다. n+형 반도체 영역[소스 영역(3), 드레인 영역(4)]는 상기 워드 라인(WL)을 마스크로서 사용하는 자기 정렬 기술(self-aligning technique)에 의하여 형성된다.In the memory cell structure, the gate oxide film 5 is formed in the member region formed of the field SiO 2 thin film 2 on the p − type silicon substrate 1. Then, a polysilicon word line WL including the SiO 2 insulating layer 6 and the sidewall 60 is formed thereon. The n + type semiconductor region (source region 3, drain region 4) is formed by a self-aligning technique using the word line WL as a mask.
그리고, 상기 n+형 드레인 영역(4) 앞의(leading) 콘택홀(49)이 상기 절연층(6)의 일부분 위에 형성되고, 비트 라인(BL)이 부착(adhesion)에 의하여 형성된다. 콘택홀(10)은 소스 영역(3)의 절연층(6) 위에 형성되고, 폴리실리콘 커패시터 전극(11)(저장 노드)은 상기 콘택홀(10)을 포함하여 상기 소스 영역(3)에 연결되도록 형성된다. Si3N4 박막(15)과 같은 유전체막이 상기 폴리실리콘 층(11) 표면 위에 정착된다. 폴리실리콘 층을 포함하는 상부 커패시터 전극(16)(플레이트 전극 '플레이트')이 상기 Si3N4 박막 위에 형성된다. 이와 같은 방법으로, COB(비트 라인 위에 셀이 형성된) 구조를 갖는 DRAM을 위한 메모리 셀(M-셀')을 형성한다.A contact hole 49 leading to the n + type drain region 4 is formed on a portion of the insulating layer 6, and a bit line BL is formed by adhesion. The contact hole 10 is formed on the insulating layer 6 of the source region 3, and the polysilicon capacitor electrode 11 (storage node) is connected to the source region 3 including the contact hole 10. It is formed to be. A dielectric film, such as Si 3 N 4 thin film 15, is fixed on the surface of the polysilicon layer 11. An upper capacitor electrode 16 (plate electrode 'plate') comprising a polysilicon layer is formed over the Si 3 N 4 thin film. In this manner, memory cells (M-cells') for DRAM having a COB (cell formed on bit line) structure are formed.
SiO2 층(61)이 상기 비트 라인(BL) 위에 형성되고, 그 측면에 측벽(62)이 형성된다는 점이 중요하다. 또한, 붕소와 인으로 도핑된 실리콘 게이트 유리 층(BPSG 층)과 같은 층간 절연막(interlayer insulating film ; 7)이 상기 상부 전극(16)의 상단에 CVD법에 의하여 증착된다.It is important to note that an SiO 2 layer 61 is formed over the bit line BL, and sidewalls 62 are formed on the side thereof. In addition, an interlayer insulating film 7 such as a silicon gate glass layer (BPSG layer) doped with boron and phosphorus is deposited by CVD on top of the upper electrode 16.
상기와 같이 제조된 DRAM은 일반적으로 주변 회로 구성 요소(PC'), 및 다수의 메모리 셀(M-셀')을 포함하는 메모리 셀 구성 요소(MA')를 포함한다. 배선(M1)은 상기 주변 회로 구성 요소(PC')의 부재 영역(예를 들어, 트랜지스터)에서, 상기 절연막(7, 6) 상에 형성된 콘택홀(CT)을 통한 부착에 의하여 형성된다. [(8)은 n+형 확산 영역; (50)은 트랜지스터 게이트 전극; 그리고 (51)은 측벽을 표시]The DRAM manufactured as described above generally includes a peripheral cell component PC 'and a memory cell component MA' including a plurality of memory cells M-cells'. The wiring M1 is formed by attachment through the contact holes CT formed on the insulating layers 7 and 6 in the member region (eg, the transistor) of the peripheral circuit component PC '. [(8) is an n + -type diffusion region; 50, a transistor gate electrode; And 51 marks the sidewalls]
상기 유형의 DRAM에서, 종래 기술에서는 메모리 셀 플레이트 층(16) 및 주변회로(PC')의 배선층(M1)이 서로 독립적으로 형성되어 있었다. 이를 위한 전형적인 제조 방법은 다음의 단계들을 포함한다.In this type of DRAM, in the prior art, the memory cell plate layer 16 and the wiring layer M1 of the peripheral circuit PC 'were formed independently of each other. A typical manufacturing method for this includes the following steps.
1. 저장 노드(이후, "SN")를 형성하는 단계;1. forming a storage node (hereinafter “SN”);
2. 셀 커패시턴스 절연막(이후, "GNIT")을 형성하는 단계;2. forming a cell capacitance insulating film (hereinafter “GNIT”);
3. 메모리 셀 플레이트 층(이후, "플레이트")을 위한 물질을 증착하는 단계;3. depositing material for the memory cell plate layer (hereafter “plate”);
4. 플레이트 사진 평판(photolithography) 단계;4. plate photolithography step;
5. 플레이트 에칭 공정;5. plate etching process;
6. 상기 주변 회로의 배선층(M1)으로부터 상기 플레이트를 격리하기 위한 층간 절연막을 형성하는 단계;6. forming an interlayer insulating film for isolating the plate from the wiring layer M1 of the peripheral circuit;
7. 상기 M1을 상기 기판에 연결하기 위한 콘택(이후, "CT")을 형성하는 사진평판 공정;7. Photolithographic process of forming a contact (hereinafter “CT”) for connecting the M1 to the substrate;
8. CT 에칭 공정;8. CT etching process;
9. M1 물질 증착 단계;9. M1 material deposition step;
10. M1 사진 평판 공정; 및10. M1 photo plate process; And
11. M1 에칭 공정.11. M1 etching process.
상기 제조 방법을 제20-30도 및 제31도를 참조하여 상세히 설명하고자 한다.The manufacturing method will be described in detail with reference to FIGS. 20-30 and 31.
제20도에 도시된 바와 같이, 공지된 LOCOS 방법을 사용한 필드 SiO2 박막(2)의 선택적 형성 후의 열 산화법에 의하여, p-형 실리콘 기판(1)의 주면 측(primary side)에 게이트 산화막(5)이 공지된 공정에 기초하여 형성된다. 그리고, 폴리실리콘의 제1 층이 CVD법으로 증착되고, 그리고 나서 포토 에칭 기술로 패턴화되어 폴리실리콘 워드 라인(WL)을 형성한다. 그리고, 상기 워드 라인(WL)을 마스크로서 사용하는 이온 주입법을 사용하여 n형 불순물(예를 들어, 비소 또는 인)을 상기 실리콘 기판(1)에 주입한다. n+형 반도체 영역(3, 4)을 자기 정렬 기술로 형성한다. 이와 같은 방법으로, 전이 게이트 트랜지스터(transfer gate TR)를 형성한다.As shown in FIG. 20, by the thermal oxidation method after the selective formation of the field SiO 2 thin film 2 using the known LOCOS method, the gate oxide film (on the primary side of the p − type silicon substrate 1) is formed. 5) is formed based on known processes. A first layer of polysilicon is then deposited by CVD and then patterned by photo etching techniques to form the polysilicon word line WL. Then, an n-type impurity (for example, arsenic or phosphorous) is implanted into the silicon substrate 1 using an ion implantation method using the word line WL as a mask. The n + type semiconductor regions 3 and 4 are formed by a self alignment technique. In this way, a transfer gate TR is formed.
CVD법으로 전체 표면 상에 증착된 절연층(예를 들어, SiO2 층)을 에칭하여, 상기 워드 라인(WL)의 측면에 공지의 측벽 기술을 사용하여 SiO2 측벽(60)을 형성한다는 점이 중요하다. 상기 측벽을 형성한 후, 상기 워드 라인(WL) 및 측벽(60)을 마스크로서 사용하는 이온 주입법을 사용하여 저농도를 갖도록 미리 설정된 n형 반도체 영역에 n형 불순물(예를 들어, 비소 또는 인)을 상대적으로 깊게 주입한다. n+형 드레인 영역(4) 및 n+형 소스 영역(3) (저장 노드)을 자기 정렬 기술로 형성한다. 전술한 방법은 전이 게이트 트랜지스터를 형성할 수 있는 다른 방법이다.The etching of an insulating layer (e.g., SiO 2 layer) deposited on the entire surface by CVD method forms the SiO 2 sidewall 60 on the side of the word line WL using a known sidewall technique. It is important. After the sidewalls are formed, n-type impurities (for example, arsenic or phosphorus) in an n-type semiconductor region preset to have a low concentration by using an ion implantation method using the word line WL and the sidewall 60 as a mask. Is injected relatively deep. The n + type drain region 4 and the n + type source region 3 (storage node) are formed by a self-aligning technique. The method described above is another method that can form a transition gate transistor.
그리고, 워드 라인(WL)이 전술한 방법에 의하여 형성된 후, SiO2 층 등이 적층되어 층간 절연막(6)을 형성한다.After the word line WL is formed by the above-described method, an SiO 2 layer or the like is laminated to form the interlayer insulating film 6.
그리고, 제20도에 도시된 바와 같이, 비트 라인(BL)을 위한 콘택홀(49)이 상기 층간 절연막(6) 위에 형성된다. 상기 비트 라인 물질 및 SiO2는 전체 표면 위에 순차적으로 부착되고, 비트 라인(BL) 및 절연층(61)을 형성하도록 패턴화된다. 그리고, 그 측면에 측벽(62)이 형성된다. 그리고, 저장 노드(SN)를 위한 콘택홀(10)이 상기 절연막(6) 위에 형성되고, 그리고 나서 CVD법(화학적 증착법)에 의하여 상기 전체 표면에 부착된 저장 노드 물질(폴리실리콘)이 사진 평판 기술로 패턴화되어 저장 노드(SN ; 11)를 형성한다.As shown in FIG. 20, a contact hole 49 for the bit line BL is formed on the interlayer insulating layer 6. The bit line material and SiO 2 are sequentially deposited on the entire surface and patterned to form the bit line BL and the insulating layer 61. And the side wall 62 is formed in the side surface. A contact hole 10 for the storage node SN is formed on the insulating film 6, and then the storage node material (polysilicon) attached to the entire surface by CVD (chemical vapor deposition) is deposited on the photographic plate. Patterned to form a storage node (SN) 11.
그리고, 제21도에 도시된 바와 같이, 질화물과 같은 높은 유전율(dielectric constant)을 갖는 물질이 성장되어 상기 저장 노드(SN)의 표면 상에 셀 커패시터 절연막(GNIT ; 15)을 형성한다.As shown in FIG. 21, a material having a high dielectric constant such as nitride is grown to form a cell capacitor insulating film GNIT 15 on the surface of the storage node SN.
그리고, 제22도에 도시된 바와 같이, 폴리실리콘을 포함하는 셀 플레이트 층 물질("플레이트")이 CVD법에 의하여 상기 전체 표면 상에 성장된다. 그리고, 감광성 내식막(photoresist)을 포함하는 마스크(20)가 제23도에 도시된 바와 같이 전술한 패턴으로 그 위에 형성된다.And, as shown in FIG. 22, a cell plate layer material (" plate ") comprising polysilicon is grown on the entire surface by CVD. Then, a mask 20 including a photoresist is formed thereon in the above-described pattern as shown in FIG.
그리고, 제24도에 도시된 바와 같이, 플레이트 물질이 상기 마스크(20)를 사용하여 에칭 되어, 상기 절연막(GNIT ; 15)의 전체 표면을 덮는 플레이트 전극(플레이트 ; 16)을 형성한다.Then, as shown in FIG. 24, the plate material is etched using the mask 20 to form a plate electrode (plate) 16 covering the entire surface of the insulating film GNIT 15.
그리고, 제25도에 도시된 바와 같이, 상기 플레이트 전극(플레이트 ; 16)을 주변 회로의 배선층으로부터 격리시키기 위하여 SiO2 등을 포함하는 층간 절연막(7)을 CVD법으로 형성한다.As shown in FIG. 25, an interlayer insulating film 7 containing SiO 2 or the like is formed by CVD in order to isolate the plate electrode (plate) 16 from the wiring layer of the peripheral circuit.
그리고, 제26도에 도시된 바와 같이, 배선 콘택을 위한 개구(21a)를 갖는 감광성 내식막을 포함하는 마스크(21)가 상기 층간 절연막(7)의 상단에 형성된다.Then, as shown in FIG. 26, a mask 21 including a photoresist having an opening 21a for wiring contact is formed on top of the interlayer insulating film 7.
그리고, 상기 마스크(21)를 사용하여 상기 층간 절연막(7) 및 절연막(6)을 에칭하여, 제27도에 도시된 바와 같이, 상기 층간 절연막(7) 및 절연막(6) 상에는 기판(1)까지 연장되는 콘택홀(CT)을 형성한다.Then, the interlayer insulating film 7 and the insulating film 6 are etched using the mask 21, and as shown in FIG. 27, the substrate 1 is formed on the interlayer insulating film 7 and the insulating film 6. To form a contact hole (CT) extending to.
그리고, 제28도에 도시된 바와 같이, 배선 물질로서 기능하는 알루미늄과 같은 도전 물질(22)을 스퍼터링(sputtering) 등으로 상기 전체 표면 위에 증착한다.Then, as shown in FIG. 28, a conductive material 22 such as aluminum serving as a wiring material is deposited on the entire surface by sputtering or the like.
그리고, 제29도에 도시된 바와 같이, 상기 콘택홀(CT)의 상단과 그 주변을 덮는 마스크(23)가 형성되고, 상기 마스크(23)를 사용하여 상기 도전 물질(22)을 에칭하여 상기 주변 회로에 제30도에 도시된 바와 같은 배선층(M1)을 형성한다.As shown in FIG. 29, a mask 23 is formed to cover the upper end of the contact hole CT and the periphery thereof, and the conductive material 22 is etched using the mask 23 to form the mask 23. A wiring layer M1 as shown in FIG. 30 is formed in the peripheral circuit.
이와 같은 방법으로, 제31도에 도시된 바와 같이 메모리 셀 구성 요소(MA') 및 주변 회로 구성 요소(PC')를 포함하는 장치를 형성할 수 있다.In this manner, as shown in FIG. 31, a device including the memory cell component MA 'and the peripheral circuit component PC' may be formed.
그러나, 제20-31도에 도시된 상기 장치를 제조하는 공정은, 특히 상기 커패시터 플레이트 전극(플레이트 ; 16) 및 주변 회로의 배선층(M1)을 형성하기 위하여 사용하는 방법에 있어서 문제점이 있다.However, the process of manufacturing the apparatus shown in Figs. 20-31 is problematic in particular in the method used to form the capacitor plate electrode (plate) 16 and the wiring layer M1 of the peripheral circuit.
(1) 플레이트와 M1은 각각 물질 증착 단계(제22도, 제28도), 사진 평판 공정(제23도, 제29도), 및 에칭 공정(제24도, 제30도)와 같은 제조 단계를 필요로 한다. 따라서, 많은 단계가 수반된다.(1) The plate and M1 are fabricated in the same manufacturing steps as the material deposition step (FIGS. 22 and 28), the photolithography process (FIGS. 23 and 29), and the etching process (FIGS. 24 and 30) Need. Thus, many steps are involved.
(2) 상기 층간 절연막(7)이 플레이트와 M1을 격리시키기 위하여 이들 사이에 위치되어 있기 때문에, M1 내에서 CT의 깊이는 (상기 절연막의) 두께만큼 증가한다. 따라서, 접촉 문제 발생 가능성이 증가한다.(2) Since the interlayer insulating film 7 is located between them to isolate the plate and M1, the depth of CT in M1 increases by the thickness (of the insulating film). Thus, the possibility of occurrence of contact problems increases.
(3) DC 전극인 플레이트가 고저항인 경우에는, 다른 전극과의 용량성 접합(capacitive junction)에 의하여 상기 플레이트의 전위가 AC와 같이 변동하는 잡음 문제가 발생할 수 있다. 따라서, 오동작이 발생할 수 있다. 상기 현상을 방지하기 위해서는, 상기 플레이트 상의 다수의 지점에서 (금속 배선층과 같은) 저저항층에 접속하는 것이 필요하다. 이는 칩 크기를 줄이는 것을 저해한다.(3) In the case where the plate, which is a DC electrode, has high resistance, a noise problem may occur in which the potential of the plate is changed like AC due to a capacitive junction with another electrode. Therefore, malfunction may occur. In order to prevent the phenomenon, it is necessary to connect to a low resistance layer (such as a metal wiring layer) at a plurality of points on the plate. This hinders reducing chip size.
본 발명의 목적은 적은 단계로 전술한 주변 회로의 배선층 및 메모리 플레이트 전극을 형성하는 것이 가능하고 양호한 접속을 제공하며, 칩 크기를 감소시키고 우수한 동작 특성을 갖는 (DRAM과 같은) 반도체 장치 및 그 제조 방법을 제공하는 것이다.It is an object of the present invention to fabricate the wiring layer and memory plate electrodes of the above-mentioned peripheral circuits in a small step, and to provide good connection, to reduce chip size and to have excellent operating characteristics (such as DRAM) and the manufacture thereof To provide a way.
특히, 본 발명은 주변 회로 구성 요소, 및 커패시터를 갖는 메모리 셀 구성요소를 포함하고, 상기 커패시터 상의 상부 전극 및 상기 주변 회로 구성 요소의 배선층이 적어도 그 일부 영역에서, 공통의 공정에 의하여 형성된 도전층을 포함하는 반도체 장치에 관한 것이다.In particular, the present invention comprises a peripheral circuit component, and a memory cell component having a capacitor, wherein a conductive layer formed by a common process in at least a portion of the upper electrode and the wiring layer of the peripheral circuit component on the capacitor It relates to a semiconductor device comprising a.
본 발명의 반도체 장치에 있어서, 상기 커패시터 상의 상부 전극 및 상기 주변 회로 구성 요소의 배선층이 공통의 공정에 의하여 형성된 상부 도전층 및 공통의 공정에 의하여 형성된 하부 도전층을 포함하는 적층 구조를 가질 수 있다.In the semiconductor device of the present invention, the upper electrode on the capacitor and the wiring layer of the peripheral circuit component may have a stacked structure including an upper conductive layer formed by a common process and a lower conductive layer formed by a common process. .
또한, 상기 커패시터 상의 상부 전극 및 상기 주변 회로의 배선층이 공통의 공정에 의하여 형성된 단일 도전층을 갖는 것도 가능하다. 특히, 상기 단일 도전층이 상기 주변 회로 구성 요소의 원래의 배선 물질을 포함하는 것이 가능하다.It is also possible for the upper electrode on the capacitor and the wiring layer of the peripheral circuit to have a single conductive layer formed by a common process. In particular, it is possible that the single conductive layer comprises the original wiring material of the peripheral circuit component.
특히, 전술한 본 발명의 반도체 장치의 제조 방법에 있어서, 본 발명은 메모리 셀 구성 요소 상에 커패시터의 하부 전극 및 상기 하부 전극 표면 상의 유전체 막을 형성하는 단계; 주변 회로 구성 요소 상의 소정의 위치에 콘택홀(contact holes)을 형성하는 단계; 상기 콘택홀을 포함하여, 상기 메모리 셀 구성 요소 및 상기 주변 회로 구성 요소의 도전층을 피착하는 단계; 및 상기 커패시터의 상부 전극의 적어도 일부분 및 상기 주변 회로 구성 요소의 배선층의 적어도 일부분을 형성하도록 상기 도전층을 패턴화하는 단계를 포함하는 반도체 장치 제조 방법을 또한 제공한다.In particular, the method of manufacturing a semiconductor device of the present invention described above, the present invention comprises the steps of: forming a lower electrode of a capacitor on a memory cell component and a dielectric film on the lower electrode surface; Forming contact holes at predetermined locations on the peripheral circuit component; Depositing a conductive layer of the memory cell component and the peripheral circuit component including the contact hole; And patterning the conductive layer to form at least a portion of an upper electrode of the capacitor and at least a portion of a wiring layer of the peripheral circuit component.
상기 제조 방법에 있어서, 상기 커패시터 유전체막을 형성하는 단계 이후에, 플레이트 전극 물질을 전체 표면에 피착시키는 단계; 상기 플레이트 전극 물질 및 바닥(underlying) 절연층을 상기 주변 회로 구성 요소의 소정의 위치에서 선택적으로 제거하여 콘택홀을 형성하는 단계; 상기 주변 회로 구성 요소의 배선 물질을 상기 콘택홀을 포함하여 전체 표면에 피착시키는 단계; 및 그리고 나서, 상기 배선 물질 및 상기 플레이트 전극 물질을 패턴화하여, 상기 양(both) 물질의 적층체를 포함하는 상기 주변 회로 구성 요소의 배선층 및 상기 커패시터의 상부 전극을 형성하는 단계를 포함하는 반도체 장치 제조 방법을 제공한다.12. The method of manufacturing, further comprising: depositing a plate electrode material over an entire surface after forming the capacitor dielectric film; Selectively removing the plate electrode material and an underlying insulating layer at a predetermined location of the peripheral circuit component to form a contact hole; Depositing the wiring material of the peripheral circuit component on the entire surface including the contact hole; And then patterning the wiring material and the plate electrode material to form a wiring layer of the peripheral circuit component and a top electrode of the capacitor, wherein the wiring layer comprises a laminate of the positive material. Provided is a device manufacturing method.
또한, 상기 커패시터 유전체막을 형성하는 단계 이후에, 상기 주변 회로 구성 요소의 소정의 위치에서 절연층을 선택적으로 제거하여 콘택홀을 형성하는 단계; 상기 주변 회로 구성 요소의 배선 물질을 상기 콘택홀을 포함하여 전체 표면에 피착하는 단계; 및 그리고 나서, 상기 배선 물질 및 상기 플레이트 전극 물질을 패턴화하여, 상기 배선 물질을 포함하는 상기 주변 회로 구성 요소의 배선층 및 상기 커패시터의 상부 전극을 형성하는 단계를 포함하는 반도체 장치 제조 방법을 제공한다.Further, after the forming of the capacitor dielectric film, selectively removing the insulating layer at a predetermined position of the peripheral circuit component to form a contact hole; Depositing the wiring material of the peripheral circuit component on the entire surface including the contact hole; And then patterning the wiring material and the plate electrode material to form a wiring layer of the peripheral circuit component including the wiring material and an upper electrode of the capacitor. .
이하, 본 발명의 실시예를 설명하고자 한다.Hereinafter, embodiments of the present invention will be described.
제1-10도는 본 발명이 DRAM에 응용된 제1 실시예를 도시한다.1-10 show a first embodiment in which the present invention is applied to a DRAM.
본 발명에 의한 DRAM을 그 제조 방법과 함께 설명하고자 한다. 먼저, 제1-3도에 도시된 내용 및 전술한 바와 같이, 여러 확산층(3, 4, 8) 및 워드 라인(WL) 등이 실리콘 기판(1) 위에 형성된다. 그리고, 비트 라인(BL)이 절연층(6) 위에 형성된 콘택홀(49) 상에 형성된다. 그리고, 저장 노드(SN ; 11)가 상기 절연층(6) 위에 형성된 콘택홀(10) 상에 형성된다. 그리고, 플레이트 전극 물질(플레이트), 및 유전체막의 기능을 하는 절연막(GNIT ; 15)이 피착된다.The DRAM according to the present invention will be described together with the manufacturing method thereof. First, as shown in FIGS. 1-3 and above, various diffusion layers 3, 4, 8, word lines WL, and the like are formed on the silicon substrate 1. The bit line BL is formed on the contact hole 49 formed on the insulating layer 6. A storage node SN 11 is formed on the contact hole 10 formed on the insulating layer 6. Then, a plate electrode material (plate) and an insulating film GNIT 15 serving as a dielectric film are deposited.
그리고, 제4도에 도시된 바와 같이, 주변 회로 구성 요소의 배선을 위한 개구(51a)를 갖는 감광성 내식막을 포함하는 마스크(51)가 상기 플레이트 전극 물질(플레이트)의 상단에 형성된다.As shown in FIG. 4, a mask 51 including a photoresist having an opening 51a for wiring of peripheral circuit components is formed on top of the plate electrode material (plate).
그리고, 제5도에 도시된 바와 같이, 상기 마스크(51)를 이용하여 에칭을 행하여, 상기 플레이트 전극 물질(플레이트) 및 절연막(6) 상에 상기 기판(1)까지 연장되는 콘택홀(CT)을 형성한다.As shown in FIG. 5, the etching is performed using the mask 51 to extend the contact hole CT extending from the plate electrode material (plate) and the insulating film 6 to the substrate 1. To form.
그리고, 제6도에 도시된 바와 같이, 상기 주변 회로 구성 요소를 위한 배선 물질로서 기능하는 알루미늄과 같은 도전 물질(M1 ; 52)이 스퍼터링에 의하여 상기 콘택홀(CT)을 포함하여 전체 표면 위에 증착된다.Then, as shown in FIG. 6, a conductive material (M1) 52 such as aluminum, which serves as a wiring material for the peripheral circuit component, is deposited on the entire surface including the contact hole CT by sputtering. do.
그리고, 제7도에 도시된 바와 같이, 상기 커패시터 저장 노드(SN)와 그 주변, 그리고 상기 콘택홀(CT)과 그 주변을 선택적으로 덮도록 형성된 마스크(53)를 사용하여, 상기 도전 물질(52) 및 플레이트 전극 물질(플레이트)이 에칭된다. 이와 같은 방법으로, 제8도에 도시된 바와 같은 상부 전극(54)이 상기 메모리 셀 배열 구성 요소 상에 형성되고, 배선층(55)이 상기 주변 회로 구성 요소 상에 형성된다.As illustrated in FIG. 7, the conductive material may be formed using the mask 53 formed to selectively cover the capacitor storage node SN and its periphery, and the contact hole CT and its periphery. 52) and the plate electrode material (plate) is etched. In this manner, an upper electrode 54 as shown in FIG. 8 is formed on the memory cell array component, and a wiring layer 55 is formed on the peripheral circuit component.
상기 제조된 장치에서, 제9도에 도시된 바와 같이, 메모리 셀(M-셀')을 포함하는 상기 메모리 셀 배열(MA) 상에 형성된 커패시터 상부 전극(54)은 플레이트 전극 물질층(플레이트)이 최하층(bottom layer)이고 배선 물질층(M1)이 최상층(top layer)인 M1/플레이트 적층 구조를 포함한다. 또한, 상기 주변 회로 구성 요소(PC)의 배선층(55)도 플레이트 전극 물질층(플레이트)이 최하층이고 배선 물질층(M1)이 최상층인 M1/플레이트 적층 구조를 포함한다.In the fabricated apparatus, as shown in FIG. 9, the capacitor upper electrode 54 formed on the memory cell array MA including the memory cell M-cell 'is a plate electrode material layer (plate). The bottom layer and the wiring material layer M1 include an M1 / plate stack structure in which the top layer is a top layer. The wiring layer 55 of the peripheral circuit component PC also includes an M1 / plate stack structure in which the plate electrode material layer (plate) is the lowest layer and the wiring material layer M1 is the uppermost layer.
제10도는 메모리 셀 배열(MA) 및 인접한 주변 회로 구성 요소(PC)의 개략적인 평면도이다. 상기 도면은 센스 증폭기 등을 형성하는 트랜지스터(TR)와 같은 주변 회로 구성 요소(PC)의 여러 회로들 및 이에 대응하는 배선층(55)을 도시한다. [상기 도면에서, (50)은 게이트 전극을, (56, 57)은 N+형 확산 영역을 나타낸다.]FIG. 10 is a schematic plan view of the memory cell arrangement MA and the adjacent peripheral circuit components PC. The figure shows several circuits of a peripheral circuit component PC, such as transistor TR, which forms a sense amplifier or the like and corresponding wiring layer 55. (In the figure, reference numeral 50 denotes a gate electrode, and reference numerals 56 and 57 denote N + type diffusion regions.)
전술한 바와 같이, 본 실시예의 DRAM 및 그 제조 공정은 다음의 세 가지 점에서 주요한 특징이 있다.As described above, the DRAM of the present embodiment and its manufacturing process have the main features in the following three points.
(1) 메모리 셀(M-셀)의 플레이트 전극층(54) 및 주변 회로 구성 요소(PC)의 배선층(55)이 동일한 층 위에 형성된다.(1) The plate electrode layer 54 of the memory cell M-cell and the wiring layer 55 of the peripheral circuit component PC are formed on the same layer.
(2) 플레이트 물질이 증착되고, 그 직후 CT가 형성되며, 그리고 그 직후 M1 물질이 증착된다.(2) The plate material is deposited, immediately after that a CT is formed, and immediately after that the M1 material is deposited.
(3) 상기 플레이트 및 M1 패턴화 공정동안, 상기 플레이트 패턴 및 M1 패턴을 형성하기 위하여 공통의 마스크(shared mask)가 사용된다.(3) During the plate and M1 patterning process, a shared mask is used to form the plate pattern and the M1 pattern.
따라서, 다음과 같은 중요한 효과를 달성할 수 있다.Therefore, the following important effects can be achieved.
(1) 상기 플레이트와 M1을 형성함에 있어서 공통의 사진 평판 공정(제7도) 및 공통의 에칭 공정(제8도)이 사용되므로, 필요한 공정 단계의 수가 적다.(1) Since the common photographic flat process (FIG. 7) and the common etching process (FIG. 8) are used in forming the said plate and M1, the number of process steps required is few.
(2) 상기 플레이트와 M1 사이에 이들을 서로 격리하기 위한 층간 절연막을 형성할 필요가 없으므로, (층간 절연막이 불필요하여) 종래 방법보다 M1 내의 CT의 깊이가 (상기 층간 절연막의) 두께만큼 작다. 따라서, 접촉 문제가 발생할 가능성이 적다.(2) Since it is not necessary to form an interlayer insulating film between the plate and M1 to isolate them from each other, the depth of CT in M1 is smaller by the thickness (of the interlayer insulating film) than the conventional method (no interlayer insulating film is necessary). Therefore, the contact problem is less likely to occur.
(3) 주변 회로의 배선층 물질로서 기능하는 M1층이 DC 전극인 플레이트 전극의 전체 표면 위에 배치되므로, 상기 플레이트의 저항을 충분히 낮출 수 있다. 따라서, 종래 기술에서 플레이트가 다른 전극에 용량성 접합을 가질 때 (플레이트 전위가 AC와 같이 변동하는) 오동작 및 잡음 문제를 해결하기 위하여 형성된 것과 같이, 플레이트 상의 다수의 지점에서 (금속 배선층과 같은) 저저항 층에 대한 접속을 설치할 필요가 없다. 이는 칩 크기를 감소시키기 위한 배치의 면에서 유용하다. 또한, 상기 플레이트의 저저항성에 의하여, AC 형태의 잡음 변동이 문제를 일으킬 가능성이 낮아진다. 따라서, 동작 특성이 양호하다.(3) Since the M1 layer serving as the wiring layer material of the peripheral circuit is disposed on the entire surface of the plate electrode which is the DC electrode, the resistance of the plate can be sufficiently lowered. Thus, at many points on the plate (such as metal wiring layers), as in the prior art, formed to solve malfunction and noise problems (plate potential fluctuates with AC) when the plate has a capacitive junction to another electrode. There is no need to install a connection to the low resistance layer. This is useful in terms of placement to reduce chip size. In addition, due to the low resistance of the plate, the possibility of noise fluctuations in the AC form becomes low. Therefore, the operation characteristic is good.
제11-18도는 본 발명이 DRAM에 응용된 제2 실시예를 도시한다.11-18 show a second embodiment in which the present invention is applied to a DRAM.
본 발명에 의한 DRAM을 그 제조 방법과 함께 설명하고자 한다. 먼저, 제11-12도에 도시된 단계는 상기 제1 실시예에 관련하여 제1-2도에 도시된 단계와 동일하다. 제13도에 도시된 바와 같이, 유전체막(GNIT ; 15)의 형성 후, 주변 회로 구성 요소의 접속을 위해 개구(51a)를 갖는 감광성 내식막을 포함하는 마스크(51)가 전체 표면 위에 형성된다.The DRAM according to the present invention will be described together with the manufacturing method thereof. First, the steps shown in Figs. 11-12 are the same as those shown in Figs. 1-2 with respect to the first embodiment. As shown in FIG. 13, after formation of the dielectric film GNIT 15, a mask 51 including a photoresist having an opening 51a for connecting peripheral circuit components is formed over the entire surface.
그리고, 제14도에 도시된 바와 같이, 상기 마스크(51)를 사용하는 에칭을 행하여, 절연막(6) 상에는 상기 기판(1)까지 연장되는 콘택홀(CT)을 형성한다.As shown in FIG. 14, the etching using the mask 51 is performed to form a contact hole CT extending to the substrate 1 on the insulating film 6.
그리고, 제15도에 도시된 바와 같이, 상기 주변 회로 구성 요소를 위한 배선 물질로서 기능하는 알루미늄과 같은 도전 물질(52) (플레이트와 M1 모두에 사용되는 물질)가 스퍼터링에 의하여 상기 콘택홀(CT)을 포함하여 전체 표면 위에 증착된다.As shown in FIG. 15, a conductive material 52 (a material used for both the plate and M1), such as aluminum, serving as a wiring material for the peripheral circuit component is sputtered to form the contact hole CT. Is deposited over the entire surface.
그리고, 제16도에 도시된 바와 같이, 상기 커패시터 저장 노드(SN)와 그 주변, 그리고 상기 콘택홀(CT)과 그 주변을 선택적으로 덮도록 형성된 마스크(53)를 사용하여, 상기 도전 물질(52)이 에칭된다. 이와 같은 방법으로, 제17도에 도시된 바와 같은 상부 전극(54)이 상기 메모리 셀 배열 구성 요소 상에 형성되고, 배선층(55)이 상기 주변 회로 구성 요소 상에 형성된다.As illustrated in FIG. 16, the conductive material may be formed by using the mask 53 formed to selectively cover the capacitor storage node SN and its periphery and the contact hole CT and its periphery. 52) is etched. In this manner, an upper electrode 54 as shown in FIG. 17 is formed on the memory cell array component, and a wiring layer 55 is formed on the peripheral circuit component.
따라서, 제18도에 도시된 바와 같이, 주변 회로 구성 요소(PC)의 배선층(55), 및 메모리 셀 배열(MA) 상에 형성된 커패시터 상부 전극(54)은 단일 층의 주변 회로 구성 요소 배선 물질을 포함한다. 제18도는 상기 요소들이 형성된 장치의 주요 구성 요소들을 도시한다.Thus, as shown in FIG. 18, the wiring layer 55 of the peripheral circuit component PC, and the capacitor upper electrode 54 formed on the memory cell array MA, are a single layer of peripheral circuit component wiring material. It includes. 18 shows the main components of the device in which the elements are formed.
전술한 제1 실시예에서와 같이, 본 실시예에서도 상부 전극(54) 및 배선층(55)은 공통의 사진 평판 공정(제16도) 및 공통의 에칭 공정(제17도)을 사용하여 형성된다. 또한, 상기 주변 회로 구성 요소의 배선층(55)으로부터 메모리 셀의 커패시터 플레이트 전극(54)을 절연 및 격리하기 위한 층간 절연막이 설치되어 있지 않으므로, 공정 단계의 감소 및 접속의 개선과 같은 이점이 있다. 또한, 상기 커패시터 상부 전극(54) 및 주변 회로 구성 요소(PC)의 배선층이 공통의 공정을 사용하여 동시에 형성되므로 공정 단계의 수는 더 감소된다.As in the first embodiment described above, also in this embodiment, the upper electrode 54 and the wiring layer 55 are formed using a common photographic flat process (FIG. 16) and a common etching process (FIG. 17). . In addition, since an interlayer insulating film for insulating and isolating the capacitor plate electrode 54 of the memory cell from the wiring layer 55 of the peripheral circuit component is not provided, there are advantages such as the reduction of the process step and the improvement of the connection. In addition, the number of process steps is further reduced since the wiring layers of the capacitor upper electrode 54 and the peripheral circuit component PC are simultaneously formed using a common process.
또한, 커패시터 상부 전극(54)은 알루미늄과 같은 금속인 주변 회로 구성 요소의 배선 물질로 구성되어 충분히 저저항이다. 이는 잡음 제거 및 칩 크기 감소의 면에서 유용하다.In addition, the capacitor upper electrode 54 is made of a wiring material of a peripheral circuit component that is a metal such as aluminum, and is sufficiently low in resistance. This is useful in terms of noise reduction and chip size reduction.
제19도는 본 발명이 DRAM에 응용된 제3 실시예를 도시한다.19 shows a third embodiment in which the present invention is applied to a DRAM.
본 발명은 전술한 COB 구조 대신 CUB(비트 라인 아래에 셀이 형성된) 구조를 갖는 메모리 셀을 포함하는 DRAM에 관한 것이다. 상기 구성은 메모리 셀 커패시터의 구조 이외에는 이전의 실시예에서와 동일하다.The present invention relates to a DRAM including a memory cell having a CUB (cell formed under a bit line) instead of the above-described COB structure. The configuration is the same as in the previous embodiment except for the structure of the memory cell capacitor.
전술한 방법과 동일하게, 본 실시예에서는 게이트 산화막(5), 워드 라인(WL), 여러 확산층(3, 4, 8), 절연층(6) 등이 실리콘 기판(1) 위에 형성된다. 그리고, 저장 노드(SN ; 11)는 상기 절연층(6) 위에 형성된 콘택홀(10) 상에 형성된다. 그리고, 플레이트 전극 물질(플레이트 ; 16), 및 유전체막의 기능을 하는 절연막(GNIT ; 15)이 피착된다.In the same manner as described above, in this embodiment, the gate oxide film 5, the word line WL, the various diffusion layers 3, 4, 8, the insulating layer 6, and the like are formed on the silicon substrate 1. The storage node SN 11 is formed on the contact hole 10 formed on the insulating layer 6. Then, a plate electrode material (plate) 16 and an insulating film GNIT 15 serving as a dielectric film are deposited.
그리고, 전술한 방법과 동일하게, 주변 회로 구성 요소의 배선을 위한 상기 콘택홀(CT)을 형성한 후, 상기 주변 회로 구성 요소를 위한 배선 물질로서 기능하는 알루미늄과 같은 도전 물질(52)을 스퍼터링에 의하여 증착한다. 그리고, 상기 주변 회로 구성 요소의 배선은 패턴화 및 에칭되고, 그 후 층간 절연막 형성 단계(도시되지 않음) 및 비트 라인을 위한 콘택홀의 형성 단계(도시되지 않음)가 수행된다. 이와 같은 방법으로, 저장 노드(SN ; 11) 위에 비트 라인이 형성되어, CUB(비트 라인 아래에 셀이 형성된) 구조의 메모리 셀을 형성한다.And, in the same manner as described above, after forming the contact hole CT for the wiring of the peripheral circuit component, sputtering a conductive material 52 such as aluminum that serves as the wiring material for the peripheral circuit component. By deposition. The wiring of the peripheral circuit components is then patterned and etched, and then an interlayer insulating film forming step (not shown) and a contact hole for bit lines (not shown) are performed. In this way, a bit line is formed over the storage node SN 11 to form a memory cell having a CUB (cell formed below the bit line) structure.
상기 제1 실시예의 효과와 유사한 효과를 본 실시예에 의해서 얻을 수 있다.Effects similar to those of the first embodiment can be obtained by this embodiment.
지금까지 본 발명의 실시예를 제시하였다. 전술한 실시예는 본 발명의 기술적 개념에 기초하여 변경할 수 있다.So far, examples of the present invention have been presented. The above-described embodiment may be changed based on the technical concept of the present invention.
예를 들어, 전술한 공정 단계들의 순서 및 이들의 조합을 다양하게 변경할 수 있다. 또한, 사용되는 패턴, 물질 등을 변경할 수 있다. 특히, 상기 커패시터 상부 전극 및 상기 주변 회로 구성 요소의 배선층에 사용되는 물질, 및 층들의 구조는 사진 평판 공정 및 에칭 공정을 전술한 바와 같이 공유하는 한도에서 다양하게 변경될 수 있다. 따라서, 본 발명은 전술한 실시예에 제한되지 않는다.For example, the order of the above described process steps and combinations thereof may be variously changed. In addition, it is possible to change the pattern, material and the like used. In particular, the material used for the wiring layer of the capacitor upper electrode and the peripheral circuit component, and the structure of the layers can be variously changed in the limit sharing the photo plate process and the etching process as described above. Therefore, the present invention is not limited to the above-described embodiment.
전술한 실시예에서, 확산 영역(8) 상의 콘택홀(CT)은 알루미늄과 같은 도전 물질로 직접 메워져 있고, 한편 주변 회로 구성 요소의 배선 물질(예를 들어, 알루미늄)은 커패시터 플레이트 전극의 상단에 직접 피착되어 있다. 알루미늄과 같은 금속이 확산 영역 또는 폴리실리콘 층에 연결되는 경우에, 상기 금속 충전 공정 또는 피착 공정이, 질화 티타늄(Ti/TiN) 또는 규화 티타늄(TiSi2)과 같은 장벽 금속을 상기 확산 영역 또는 폴리실리콘 층의 상단에 피착하는 단계 후에 위치하게 되는 것은 본 기술 분야에 지식을 갖는 자에게 자명하다. 또한, 상이한 금속을 연결할 때 전술한 장벽 금속이 삽입되는 것도 본 기술 분야에 지식을 갖는 자에게 자명하다.In the above-described embodiment, the contact hole CT on the diffusion region 8 is directly filled with a conductive material such as aluminum, while the wiring material (eg aluminum) of the peripheral circuit component is on top of the capacitor plate electrode. It is deposited directly. When a metal, such as aluminum, is connected to the diffusion region or polysilicon layer, the metal filling or deposition process replaces the barrier metal, such as titanium nitride (Ti / TiN) or titanium silicide (TiSi 2 ), with the diffusion region or polysilicon layer. It will be apparent to those skilled in the art to be placed after the step of depositing on top of the silicon layer. It is also apparent to those skilled in the art that the barrier metal described above is inserted when connecting different metals.
또한, 워드 라인(WL), 저장 노드(SN), 및 주변 회로 구성 요소를 위한 배선 등은 전술한 물질에 제한되지 않는다. 폴리실리콘, Ti, W, Al, 및 다양한 다른 도전 물질이 허용된다는 것은 본 기술 분야에 지식을 갖는 자에게 자명하다.Further, the word line WL, the storage node SN, the wiring for the peripheral circuit components, and the like are not limited to the above materials. It will be apparent to those skilled in the art that polysilicon, Ti, W, Al, and various other conductive materials are acceptable.
전술한 스택 셀 커패시터를 갖는 DRAM 뿐만 아니라, 본 발명은 상기 스택 셀 커패시터가 SiO2 박막에 위치되고, 예를 들어 상기 커패시터의 하부 전극이 연장되어 주변 회로 구성 요소를 위한 배선으로 사용되는 구조에도 사용될 수 있다. 또한, 상기 반도체 영역의 도전형도 변경할 수 있다. 또한, 본 발명은 다른 장치 및 다른 반도체 메모리 위치에도 응용될 수 있다.In addition to DRAMs with the above-described stack cell capacitors, the present invention can also be used in structures in which the stack cell capacitors are located in a SiO 2 thin film, for example the lower electrode of the capacitor is extended to be used as wiring for peripheral circuit components. Can be. In addition, the conductivity type of the semiconductor region can be changed. The invention can also be applied to other devices and other semiconductor memory locations.
전술한 바와 같이, 본 발명에 의하여, 상기 커패시터 상의 상부 전극 및 주변 회로 구성 요소의 배선층은 적어도 그 일부 영역에서, 공통의 공정에 의하여 형성된 도전층을 포함한다. 따라서, 여러 층을 형성함에 필요한 단계의 수를 감소시킬 수 있다. 또한, 상기 층 사이를 절연 및 격리시키기 위한 층간 절연층이 필요하지 않고, 콘택홀이 보다 용이하게 형성된다. 따라서, 양호한 접촉을 제공할 수 있다.As described above, according to the present invention, the wiring layer of the upper electrode and the peripheral circuit component on the capacitor includes a conductive layer formed by a common process, at least in a portion thereof. Thus, it is possible to reduce the number of steps required to form several layers. In addition, an interlayer insulating layer is not required to insulate and isolate the layers, and contact holes are more easily formed. Thus, good contact can be provided.
또한, 특히 커패시터 상부 전극으로 저저항의 도전 물질을 사용하는 것이 가능하므로, AC의 잡음 변동으로 인한 바람직하지 않은 효과가 발생하지 않는다. 또한, 잡음에 대한 대응 수단으로서 상이한 도전층에 접속할 필요가 없다. 따라서, 칩 크기를 감소시킬 수 있다.In addition, it is possible, in particular, to use a low resistance conductive material as the capacitor upper electrode, so that undesirable effects due to noise fluctuations of AC do not occur. In addition, it is not necessary to connect different conductive layers as a countermeasure against noise. Therefore, the chip size can be reduced.
제1도는 본 발명의 실시예인 DRAM 제조 방법에서 소정 단계의 확대 단면도. (동일한 실시예에 관한 후술하는 제10도에서의 A-A선에 따른 단면도)1 is an enlarged cross-sectional view of a predetermined step in a DRAM manufacturing method which is an embodiment of the present invention. (Sectional view taken along line A-A in FIG. 10 to be described later related to the same embodiment)
제2도는 상기 제조 방법에서 다른 단계에서의 확대 단면도.2 is an enlarged cross-sectional view at another step in the manufacturing method.
제3도는 상기 제조 방법에서 다른 단계에서의 확대 단면도.3 is an enlarged cross-sectional view at another step in the manufacturing method.
제4도는 상기 제조 방법에서 다른 단계에서의 확대 단면도.4 is an enlarged cross-sectional view at another step in the manufacturing method.
제5도는 상기 제조 방법에서 다른 단계에서의 확대 단면도.5 is an enlarged cross-sectional view at another step in the manufacturing method.
제6도는 상기 제조 방법에서 다른 단계에서의 확대 단면도.6 is an enlarged cross-sectional view at another step in the manufacturing method.
제7도는 상기 제조 방법에서 다른 단계에서의 확대 단면도.7 is an enlarged cross-sectional view at another step in the manufacturing method.
제8도는 상기 제조 방법에서 또다른 단계에서의 확대 단면도.8 is an enlarged cross-sectional view at another step in the manufacturing method.
제9도는 상기 DRAM의 주요 구성 요소의 확대 단면도. (제10도의 IX-IX선에 따른 단면도)9 is an enlarged cross-sectional view of the main components of the DRAM. (Sectional drawing along line IX-IX of FIG. 10)
제10도는 상기 주요 구성 요소를 포함하는 평면도.10 is a plan view of the main component.
제11도는 본 발명의 다른 실시예인 DRAM 제조 방법에서 소정 단계의 확대 단면도.11 is an enlarged cross-sectional view of a predetermined step in a DRAM manufacturing method which is another embodiment of the present invention.
제12도는 상기 제조 방법에서 다른 단계에서의 확대 단면도.12 is an enlarged cross-sectional view at another step in the manufacturing method.
제13도는 상기 제조 방법에서 다른 단계에서의 확대 단면도.13 is an enlarged sectional view at another step in the manufacturing method.
제14도는 상기 제조 방법에서 다른 단계에서의 확대 단면도.14 is an enlarged cross-sectional view at another step in the manufacturing method.
제15도는 상기 제조 방법에서 다른 단계에서의 확대 단면도.15 is an enlarged cross-sectional view at another step in the manufacturing method.
제16도는 상기 제조 방법에서 다른 단계에서의 확대 단면도.16 is an enlarged cross-sectional view at another step in the manufacturing method.
제17도는 상기 제조 방법에서 다른 단계에서의 확대 단면도.17 is an enlarged cross-sectional view at another step in the manufacturing method.
제18도는 상기 제조 방법에서 또 다른 단계에서의 확대 단면도.18 is an enlarged cross-sectional view at another step in the manufacturing method.
제19도는 본 발명의 또 다른 실시예인 DRAM 제조 방법에서 소정 단계의 확대 단면도.19 is an enlarged cross-sectional view of a predetermined step in the DRAM manufacturing method which is another embodiment of the present invention.
제20도는 종래 기술의 DRAM 제조 방법에서 소정 단계의 확대 단면도.20 is an enlarged sectional view of a predetermined step in the DRAM manufacturing method of the prior art.
제21도는 상기 제조 방법에서 다른 단계에서의 확대 단면도.21 is an enlarged sectional view at another step in the manufacturing method.
제22도는 상기 제조 방법에서 다른 단계에서의 확대 단면도.22 is an enlarged sectional view at another step in the manufacturing method.
제23도는 상기 제조 방법에서 다른 단계에서의 확대 단면도.23 is an enlarged sectional view at another step in the manufacturing method.
제24도는 상기 제조 방법에서 다른 단계에서의 확대 단면도.24 is an enlarged sectional view at another step in the manufacturing method.
제25도는 상기 제조 방법에서 다른 단계에서의 확대 단면도.25 is an enlarged cross-sectional view at another step in the manufacturing method.
제26도는 상기 제조 방법에서 또 다른 단계에서의 확대 단면도.26 is an enlarged cross sectional view at another step in the manufacturing method;
제27도는 상기 제조 방법에서 다른 단계에서의 확대 단면도.27 is an enlarged sectional view at another step in the manufacturing method.
제28도는 상기 제조 방법에서 다른 단계에서의 확대 단면도.28 is an enlarged sectional view at another step in the manufacturing method.
제29도는 상기 제조 방법에서 다른 단계에서의 확대 단면도.29 is an enlarged cross-sectional view at another step in the manufacturing method.
제30도는 상기 제조 방법에서 또 다른 단계에서의 확대 단면도.30 is an enlarged cross-sectional view at another step in the manufacturing method.
제31도는 상기 DRAM의 주요 구성 요소의 확대 단면도.Figure 31 is an enlarged cross-sectional view of the major components of the DRAM.
도면의 주요 부분의 부호의 설명Explanation of Signs of Major Parts of Drawings
1 : 실리콘 기판 3 : n+형 소스 영역1: silicon substrate 3: n + type source region
4 : n+형 드레인 영역 6 : 절연층4: n + type drain region 6: insulation layer
8 : n+형 확산 영역 10, 49 : 콘택홀(CT)8: n + type diffusion region 10, 49: contact hole (CT)
11 : 저장 노드(SN) 15 : 유전체막11: storage node (SN) 15: dielectric film
51, 53 : 마스크 51a : 개구51, 53: mask 51a: opening
52 : 배선 물질 54 : 상부 전극52 wiring material 54 upper electrode
55 : 배선층(M1) WL : 워드 라인55: wiring layer (M1) WL: word line
BL : 비트 라인 MA, MA' : 메모리 셀 배열BL: Bit line MA, MA ': Memory cell array
M-셀, M-셀' : 메모리 셀 PC : 주변 회로 구성 요소M-Cell, M-Cell ': Memory Cell PC: Peripheral Circuit Components
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| KR100749106B1 (en) * | 2000-04-06 | 2007-08-13 | 후지쯔 가부시끼가이샤 | Semiconductor device and its manufacture |
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1996
- 1996-02-28 KR KR1019960005067A patent/KR100431227B1/en not_active IP Right Cessation
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100749106B1 (en) * | 2000-04-06 | 2007-08-13 | 후지쯔 가부시끼가이샤 | Semiconductor device and its manufacture |
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