JPH0934794A

JPH0934794A - 半導体記憶装置

Info

Publication number: JPH0934794A
Application number: JP7187528A
Authority: JP
Inventors: Hiroyuki Fujimoto; 博之藤本; Masakazu Kimura; 雅一木村; Toshihiro Nakayama; 智弘中山; Takanori Shiga; 隆則志賀; Yoshiyuki Fujita; 佳幸藤田
Original assignee: Fujitsu Ltd
Current assignee: Fujitsu Ltd
Priority date: 1995-07-24
Filing date: 1995-07-24
Publication date: 1997-02-07

Abstract

(57)【要約】【目的】簡易かつ小規模な回路構成を有し、半導体記
憶装置内に設けるのに好適な乱数発生回路を提供する。【構成】半導体記憶装置内に設けられる乱数発生回路
を、半導体記憶装置内で使用される任意かつ複数のデー
タを入力され、そのパリティ演算値を乱数として出力す
る回路により構成する。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、データ保護機能を有す
る半導体記憶装置に関する。半導体記憶装置内に乱数発
生回路を設けることにより、発生した乱数を利用して半
導体記憶装置にデータの複製、盗用を防止する付加的機
能をもたせることができる。

【０００２】

【従来の技術】通常、乱数発生回路は複数のカウンタや
分周器等で構成される。乱数発生回路の具体的な構成は
発生しようとする乱数の種類や必要な乱数の量等により
さまざまであるが、比較的単純な乱数を発生させる場合
でも複数の素子を使用して回路構成する必要があり、そ
の回路規模はある程度大規模とならざるを得ない。

【０００３】一方、マスクＲＯＭ、ＥＰＲＯＭ等のＲＯ
Ｍでは、アドレスを指定して順次記３領域にアクセスす
ることにより比較的容易にその記憶内容を読み出すこと
ができる。従って、ＲＯＭ内の記憶領域全ての記憶内容
を読み出すことにより、全く同一内容のＲＯＭを複製
し、あるいは、その記憶内容を改竄することも可能であ
る。

【０００４】

【発明が解決しようとする課題】半導体記憶装置内に乱
数発生回路を設ける場合には、回路規模の増大を防止す
べく、なるべく小規模な回路構成で乱数発生回路を実現
することが望ましい。従って、複数のカウンタや分周器
を使用するような通常の乱数発生回路は半導体装置内に
設けるには不適当である。

【０００５】また、上述のようなＲＯＭにはある種のプ
ログラムや特殊なデータ等、内容に秘密性がある情報が
記憶される場合がある。このため、記憶内容の秘密性保
持の観点から、複製、改竄等の目的で記憶データを読み
出すことを防止し、もしくは困難にすることが要求され
る。

【０００６】そこで、本発明の第１の目的は、簡易かつ
小規模な回路構成で、半導体記憶装置内に設けるのに好
適な乱数発生回路を提供することにある。また、本発明
の第２の目的は、乱数発生回路により発生された乱数を
利用し、記憶データのコピー等を目的とする不正な読み
出しを防止することが可能な半導体記憶装置を提供する
ことにある。

【０００７】

【課題を解決するための手段】上記課題に鑑み、請求項
１記載の発明は、半導体記憶装置内で使用されるデータ
が入力され、前記データのパリティ演算値を乱数データ
として出力するように構成した。

【０００８】また、請求項２記載の発明は、データ記憶
部と、半導体記憶装置内で使用される複数のデータのパ
リティ演算値を乱数データとして出力する乱数発生回路
と、前記データ記憶部から読み出された記憶データ及び
前記乱数発生回路により出力された乱数データが入力さ
れ、正常読み出し状態において前記記憶データを選択
し、不正読み出し状態において前記乱数データを選択し
て外部に出力する出力回路と、を有するように構成し
た。

【０００９】また、請求項３に記載の発明は、通常読み
出し状態においてはアクセスされないアドレスを記憶
し、入力アドレスが前記記憶アドレスと一致するか否か
を検出するアドレス一致検出回路と、アドレスの一致が
検出された場合に前記出力回路に乱数データを出力させ
るための制御信号を発生する出力データ制御部を有する
ように構成した。

【００１０】

【作用】請求項１記載の発明によれば、半導体記憶装置
は入力された半導体記憶装置内で使用するデータのパリ
ティ演算値を乱数データとして出力する。

【００１１】請求項２記載の発明によれば、乱数発生回
路（１０）は半導体記憶装置内で使用される複数のデー
タのパリティ演算値を乱数データとして出力回路（３
０）に出力する。

【００１２】これにより出力回路（３０）は、通常読み
出し状態においてはデータ記憶部（３）に記憶した記憶
データを選択して外部に出力し、不正読み出し状態にお
いては乱数データを選択して外部に出力する。

【００１３】請求項３記載の発明によれば、アドレス一
致検出回路が通常読み出し状態においてはアクセスされ
ないアドレスを記憶し、入力アドレスが記憶アドレスと
一致するか否かを検出し、出力データ制御部（２０）は
アドレスの一致が検出された場合に出力回路に乱数デー
タを出力させるための制御信号を発生する。

【００１４】

【実施例】以下、図面を参照して本発明の好適な実施例
について説明する。第１実施例まず、本発明の第１実施例について説明する。図１は、
本発明の第１実施例に係る半導体記憶装置の構成を示
す。

【００１５】アドレスバッファ１は、内部アドレス信号
を順次発生し、ロウデコーダ２、コラムデコーダ４及び
乱数発生回路１０へ供給する。ロウデコーダ２は、制御
回路５から出力される制御信号に基づいてメモリセルア
レイ３の複数本の行アドレス線のいずれかを選択する。

【００１６】メモリセルアレイ３は複数の行アドレス
線、列アドレス線、及び、メモリセルを有し、所定のデ
ータを記憶する。コラムデコーダ４は、制御回路５から
出力される制御信号に基づいてメモリセルアレイ３の複
数本の列アドレス線のいずれかを選択する。ロウデコー
ダ２及びコラムデコーダ４により選択されたメモリセル
３の記憶データは出力バッファ６へ出力される。メモリ
セルアレイ３から読み出される記憶データＤの一部のデ
ータＣはデータ切り換え回路３０を介して出力バッファ
６へ入力される。制御回路５は、ロウデコーダ２及びコ
ラムデコーダ４へそれぞれ制御信号を供給し、また、後
述する出力データ制御回路２０へ不正読み出しの有無に
関する制御データＳ ₁を供給するほか、各部に必要な制
御信号を供給して装置全体の制御も行う。

【００１７】乱数発生回路１０は、パリティ演算回路に
より構成される。即ち、この乱数発生回路は入力された
データに基づき“０”または“１”のデータをランダム
に出力する。より具体的には、アドレスバッファ１から
アドレスデータを受け取り、これに対してパリティ演算
を行い、その結果をデータ切り換え回路３０へ供給す
る。乱数発生回路は通常、複数のカウンタや分周器等で
構成されるが、本発明においてはパリティ演算回路を使
用することで小さな回路規模で簡易に乱数を発生するこ
とが可能となる。

【００１８】図２に乱数発生回路１０の構成を示す。図
示のように、乱数発生回路１０は、７個の排他的論理和
（ＥＯＲ）回路を縦続接続してなり、演算結果として偶
数パリティを出力する。つまり、入力される８ビットの
アドレスデータＡ_0a−Ａ_3bに含まれるデータ“１”の数
が奇数の場合に“１”を出力し、データ“１”の数が偶
数の場合に“０”を出力する。

【００１９】図３（ａ）及び図３（ｂ）に、この乱数発
生回路１０の入出力データの真理値表を示す。なお、図
３（ａ）は、入力Ａ_0a−Ａ_3aと出力Ｙ_3a、及び、入力Ａ
_0b−Ａ_3bと出力Ｙ_3bの関係を示し、図３（ｂ）は出力Ｙ
_3a−Ｙ_3bと出力Ｐとの関係を示す。

【００２０】この真理値表から理解できるように、８ビ
ットのアドレスデータＡ_0a−Ａ_3bのうちの奇数個（１、
３、５、７）のデータが“１”である場合にパリティ出
力データＰは、“１”となり、偶数個（０、２、４、
６、８）のデータが“１”である場合にはパリティ出力
データＰは“０”となる。このように、乱数発生回路１
０の入力に相互に関係の無い複数のデータを入力すれ
ば、その出力はメモリセルアレイ３の記憶データとは無
関係の一種の乱数データと捉えることができ、乱数発生
回路がパリティ演算回路により実現される。なお、本実
施例においては、パリティ演算回路を８入力としたが、
入力データの数はこれに限定されるものではない。

【００２１】出力データ制御回路２０は制御回路５から
の制御信号Ｓ₁に基づき、データ切り換え信号Ｓ₂をデ
ータ切り換え回路３０へ供給する。データ切り換え信号
Ｓ₂は、メモリセルアレイ３が不正な読み出し状態にあ
る場合には“１”（Ｈレベル）となり、乱数発生回路１
０の出力データを出力バッファ６を介して外部へ出力さ
せる。一方、メモリセルアレイ３が正常な読み出し状態
にある場合には“０”（Ｌレベル）となりメモリセルア
レイ３の記憶データをそのまま外部へ出力させる。

【００２２】図４に、出力データ制御回路２０の構成を
示す。出力データ制御回路２０は、図示のように、直列
接続したトランジスタＴｒ₁−Ｔｒ₅からなるスイッチ
回路２１と、バッファ等として機能するインバータ回路
２２及び２３と、を有する。

【００２３】図５に、制御信号Ｓ₁、トランジスタＴｒ
₁−Ｔｒ₅、ノードＮ₁及び制御信号Ｓ₂の関係を示
す。ＰチャネルトランジスタＴｒ₁、Ｔｒ₂のしきい値
電圧（Ｖ_T）が約−１．１Ｖ、Ｎチャネルトランジスタ
Ｔｒ₃のしきい値電圧が約０．７Ｖであるので、スイッ
チ回路は２１は電源電圧Ｖ_cc＋３Ｖをしきい値としてオ
ン／オフする。トランジスタＴｒ₄及びＴｒ₅のゲート
には電圧Ｖ_ccが与えられており、常にオン状態にある。
但し、トランジスタＴｒ₄及びＴｒ₅はトランジスタＴ
ｒ₁−Ｔｒ₃に比べ電流のドライブ能力が低く、オン状
態において流れる電流値は小さいものとする。

【００２４】さて、制御回路５からの制御信号Ｓ₁がＶ
_cc以下の場合には、トランジスタＴｒ₁は、基板（サブ
ストレート）の電圧がゲート電圧を超えないためオフ状
態にあり、その結果トランジスタＴｒ₂、Ｔｒ₃もオフ
状態にある。この時、トランジスタＴｒ₄及びＴｒ₅は
オン状態にあるため、ノードＮ₁は“０”となり、制御
信号Ｓ₂も“０”となる。制御信号Ｓ₁の電圧がＶ_ccを
超えると、まずトランジスタＴｒ₁がオン状態になり、
トランジスタＴｒ₂及びＴｒ₃もオン状態へと移行し始
めるが、この時点では未だノードＮ₁は“０”のままで
ある。その後制御信号Ｓ₁の電圧が増加しＶ_cc＋３Ｖを
超えると、トランジスタＴｒ₁−Ｔｒ₃はオン状態にな
る。この場合、全てのトランジスタがオン状態になる
が、トランジスタＴｒ₄及びＴｒ₅を流れる電流は小さ
いため、トランジスタＴｒ₁−Ｔｒ ₃を流れる電流のほ
とんどがインバータ回路２２側へ流れ込み、ノードＮ₁
は“１”となる。その結果、出力信号Ｓ₂も“１”とな
る。

【００２５】以上の動作により、出力データ制御回路２
０は制御回路５から供給される制御信号Ｓ₁がＶ_cc＋３
Ｖ以下の場合には“０”を、制御信号Ｓ₁がＶ_cc＋３Ｖ
以上の場合には“１”を制御信号Ｓ₂として出力する。

【００２６】データ切り換え回路３０は、コラムデコー
ダ４からメモリセルアレイ３の出力データＣを受け取る
とともに、乱数発生回路１０からパリティ出力データＰ
を受け取り、出力データ制御回路２０からのデータ切り
換え信号Ｓ₂に応じて上記のいずれかの信号を選択して
データＤ_xとして出力する。

【００２７】データ切り換え回路３０の一実施例を図６
（ａ）に、また、その真理値表を図６（ｂ）に示す。デ
ータ切り換え回路３０は、２つのＡＮＤ回路３０ａ及び
３０ｂ、ＮＯＴ回路３０ｃ、及び、ＯＲ回路３０ｄによ
り構成される。一方のＡＮＤ回路３０ａには記憶データ
Ｃ、及び、ＮＯＴ回路３０ｃにより生成された制御信号
Ｓ₂の反転信号が入力され、他方のＡＮＤ回路３０ｂに
は、パリティ出力データＰ及び制御信号Ｓ₂が入力され
る。２つのＡＮＤ回路の出力はＯＲ回路３０ｄに入力さ
れ、ＯＲ回路３０ｄは記憶データＣ及びパリティ出力デ
ータＰのいずれかを制御信号Ｓ₂に応じて選択的に出力
する。即ち、図６（ｂ）よりわかるように、データ切り
換え信号Ｓ₂が“０”の場合には、メモリセルアレイ３
の記憶データＣがそのままデータＤ_xとして出力され
る。一方、データ切り換え信号Ｓ₂が“１”の場合に
は、メモリセルアレイ３の記憶データＣは出力されず、
代わりに乱数発生回路１０からのパリティ出力データＰ
がデータＤ_xとして出力される。

【００２８】データ切り換え回路３０の他の実施例を図
７（ａ）に、また、その真理値表を図７（ｂ）に示す。
図７（ａ）に示すデータ切り換え回路３０は、３つのＮ
ＯＲ回路３０ｅ、３０ｆ、３０ｇ、及び、ＮＯＴ回路３
０ｈにより構成される。ＮＯＲ回路３０ｅには記憶デー
タＣ及び制御信号Ｓ₂が入力され、ＮＯＲ回路３０ｆに
は、パリティ出力データＰ及びＮＯＴ回路３０ｈにより
生成された制御信号Ｓ ₂の反転信号が入力される。２つ
のＮＯＲ回路３０ｅ及び３０ｆの出力はＮＯＲ回路３０
ｇに入力され、ＮＯＲ回路３０ｇは記憶データＣ及びパ
リティ出力データＰのいずれかを制御信号Ｓ₂に応じて
選択的に出力する。この場合も同様に、データ切り換え
信号Ｓ₂が“０”の場合に記憶データＣが、また、デー
タ切り換え信号Ｓ₂が“１”の場合にパリティ出力デー
タＰが、データＤ_xとして出力される。コラムデコーダ
４から出力されるデータＤ及びデータ切り換え回路３０
から出力されるデータＤ_xは、出力バッファ６を介して
外部に出力される。

【００２９】次に、実際の動作の流れを説明する。ま
ず、通常の動作状態（以下、「正常状態」という。）に
おいては、制御回路５は、所定の制御信号等を各部に供
給し、メモリセルアレイ３の所定のアドレスに記憶され
たデータが出力バッファ６に出力される。なお、そのデ
ータの一部はデータ切り換え回路３０を経由する。ま
た、制御回路５は、メモリセルアレイ３の記憶データを
そのまま外部へ出力させるための制御信号Ｓ₁（Ｖ_cc＋
３Ｖ以下）を出力データ制御回路２０へ供給しており、
出力データ制御回路２０は“０”のデータ切り換え信号
Ｓ₂をデータ切り換え回路３０へ供給している。よっ
て、データ切り換え回路３０はメモリセルアレイ３の記
憶データＣをデータＤ_xとして出力バッファ６に供給し
ている（図６（ｂ）、図７（ｂ）参照）。その結果、出
力バッファ６からは、メモリセルアレイ３の記憶データ
が外部へ出力されている。以上が正常状態の動作であ
る。

【００３０】次に、メモリセルアレイ３に対し不正な読
み出しが行われた場合の動作について説明する。本実施
例においては、不正な読み出しが行われているか否かの
判断は半導体記憶装置外部で行われる。即ち、当該半導
体記憶装置の搭載されているシステム内の他の部分が不
正な読み出しの有無を監視しており、不正な読み出しが
行われているか否かを示す信号を半導体記憶装置の外部
入力端子を介して制御回路５に供給する。制御回路５
は、不正な読み出しが行われていることを示す信号を受
け取った場合には（以下、「異常状態」という。）、メ
モリセルアレイ３の記憶データの外部出力禁止を指示す
る制御信号Ｓ₁（Ｖ_cc＋３Ｖより大きい）を出力データ
制御回路２０へ供給する。これをうけて、出力データ制
御回路２０は、データ切り換え信号Ｓ₂としてハイレベ
ル（“１”）をデータ切り換え回路３０へ供給する。よ
って、データ切り換え回路３０は、メモリセルアレイ３
の記憶データＣの出力を禁止し、代わりに乱数発生回路
１０からのパリティ出力データＰをデータＤ_xとして出
力バッファ６へ供給する。その結果、出力バッファ６か
らは、メモリセルアレイ３の記憶データの代わりにパリ
ティ出力データＰが外部へ出力される。このようにし
て、不正読み出し時にはメモリセルアレイ３の記憶デー
タがそのまま出力されることが禁止され、記憶データの
コピーが防止される。以上が、異常状態での動作であ
る。なお、上記の例では不正な読み出しが行われている
か否かを示す信号は、半導体記憶装置外部から入力さ
れ、制御回路５を介して出力データ制御回路２０へ供給
されているが、この信号を制御回路５を介さずに直接出
力データ制御回路２０へ供給する構成としてもよい。

【００３１】その後、不正な読み出しが行われているこ
とを示す信号が供給されなくなった場合には、制御回路
５は正常状態の動作に戻るべくメモリセルアレイ３の記
憶データをそのまま出力させるための制御信号Ｓ₁を出
力データ制御回路２０に供給する。その結果、データ切
り換え回路３０は記憶データＣを出力し、出力バッファ
６からは通常どおりメモリセルアレイ３の記憶データが
外部へ出力されるようになる。第２実施例次に、本発明の第２実施例について説明する。第１実施
例においては、外部から入力される不正読み出しを示す
信号に基づいて制御回路５が制御信号Ｓ₁を生成し、こ
れに応答して出力データ制御回路２０がデータ切り換え
回路３０へ切り換え信号Ｓ₂を供給していた。即ち、メ
モリセルアレイ３の記憶データの出力を禁止する指示は
半導体記憶装置外部から供給されていた。これに対し、
第２実施例では、不正読み出しの有無は半導体記憶装置
内の出力データ制御回路２０が検出する。具体的には、
出力データ制御回路２０は予め所定のアドレス値を記憶
しており、該アドレスが外部からアクセスされた場合に
不正読み出しが行われていると判断し、パリティ出力デ
ータを選択させるための切り換え信号Ｓ₂（“１”）を
データ切り換え回路３０に出力する。

【００３２】このような構成とするのは、以下の理由に
よる。通常、ＲＯＭ等に特定のデータを記憶する場合、
必ずしもＲＯＭ内の全てのアドレスに対してデータが書
き込まれるわけではない。記憶されるデータの量にもよ
るが、使用されない、即ち、データが書き込まれないア
ドレス（以下、「不使用アドレス」という。）が多少な
りとも存在するのが普通である。つまり、このＲＯＭを
普通に使用する場合には、不使用アドレスはアクセスさ
れない。しかしながら、ＲＯＭの記憶内容を複製等の目
的で読み出そうとする者は、全てのアドレスの記憶デー
タにアクセスすることになる。従って、そのような不使
用アドレスを予め記憶しておき、該アドレスがアクセス
された場合には不正な読み出しが行われるものと判断し
て、記憶データと関係のないパリティ出力データを外部
へ出力してやるのである。

【００３３】図８に、第２実施例に係る出力データ制御
回路の構成を示す。図示のように、本実施例の出力デー
タ制御回路２０は、アドレス一致検出部２４と、ラッチ
回路２５とを有する。アドレス一致検出部２４は、エン
ハンスメント型トランジスタ、デプレッション型トラン
ジスタ、及びインバータ回路の組み合わせ回路が、アド
レス信号線の数（Ａ₀−Ａ₁₉）だけ連結されてなる。ま
た、ラッチ回路２５は、ＮＯＲ回路２５ａ、ＮＯＴ回路
２５ｂ、２５ｃ及びコンデンサＣを有している。

【００３４】次に、動作を説明する。アドレス一致検出
回路２４は、記憶アドレス値（アドレス一致回路内のト
ランジスタの配置により定まる）と入力アドレス（アド
レス信号Ａ₀−Ａ₁₉により定まる）が一致した場合には
“０”を出力する。今、アドレス一致検出回路２４の記
憶アドレスは、アドレス信号Ａ₀が“１”、Ａ₁が
“０”、…Ａ₁₉が“０”であるとする。この時、アドレ
ス信号Ａ₀−Ａ₁₉のいずれか一つでも不一致であればそ
の箇所のトランジスタはオフ状態となり、出力Ｓ₃は
“１”となる。一方、入力アドレスが記憶アドレスと一
致した場合には、全てのトランジスタがオン状態になる
ため、出力Ｓ₃は“０”となる。ラッチ回路２５は、一
度アドレスの一致が検出されると、その後どのアドレス
が入力されても電源がオフされない限り、“０”を出力
し続ける。

【００３５】通常、電源投入時には記憶アドレスと入力
アドレスとは不一致であり、信号Ｓ ₆は“０”となる
が、信号Ｓ₄、Ｓ₅も“０”であるため信号Ｓ₆は瞬時
のうちに“１”になる。よって、アドレス不一致の状態
では、制御信号Ｓ₂は“０”となっている。その後、入
力アドレスが記憶アドレスと一致すると、即ち、入力ア
ドレスが前記の記憶アドレス（Ａ₀が“１”、Ａ₁が
“０”、…Ａ₁₉が“０”）と一致すると、信号Ｓ₃は
“０”、信号Ｓ₄は“１”となり、よって信号Ｓ₆は
“０”となる。その結果、制御信号Ｓ₂は“１”とな
る。一度信号Ｓ₆が“０”になると信号Ｓ₅は“１”に
なるので、その後は信号Ｓ₄のレベルに拘わらず信号Ｓ
₆は“０”を維持し、制御信号Ｓ₂は常に“１”とな
る。この制御信号Ｓ₂は、データ切り換え回路３０へ入
力され、メモリセルアレイの記憶データとパリティ出力
データとの切り換えがなされる。その結果、入力アドレ
スが記憶アドレスと一致した場合には、その後はメモリ
セルアレイの記憶データは出力されず、常にパリティ出
力データが外部へ出力される。従って、ユーザーが複写
等の目的で通常アクセスされないアドレスにアクセスし
た場合にはパリティ演算回路の乱数データが出力される
ので、記憶データのコピーを目的とする不正な読み出し
を防止することができる。なお、図８の例ではアドレス
一致検出回路２４は特定の１アドレスを記憶したが、複
数のアドレスを記憶するように構成することも可能であ
る。その場合には直列接続されたトランジスタＴ₀₀−Ｔ
₁₉₁からなる記憶部を複数設け、それらを並列接続すれ
ばよい。他の実施例上述の実施例においては、乱数発生回路１０の入力にア
ドレスバッファ１から出力されるアドレスデータを使用
しているが、この乱数発生回路１０の入力には、半導体
記憶装置内で使用される他の種々のデータを利用するこ
とが可能である。

【００３６】この他の例の構成を図９乃至図１１に示
す。図９は、乱数発生回路１０の入力として、メモリセ
ルアレイ３の記憶データを使用した場合を示し、図１０
は、乱数発生回路１０の入力として制御回路５内で使用
される複数の制御データを使用した場合を示す。また、
図１１は、乱数発生回路１０の入力として、アドレスバ
ッファ１からのアドレスデータ、メモリセルアレイ３の
記憶データ及び任意の制御データを使用した場合を示
す。先にも述べたように、本発明におけるパリティ演算
回路は乱数発生回路として機能しており、入力されるデ
ータは乱数の発生源として使用される。従って、入力さ
れるデータは特定の関係のデータである必要は無く、乱
数を発生するという観点からはむしろ相互に何らの相関
もないデータであるほうが好ましいともいえる。従っ
て、上記の例以外でも種々のデータを使用することが可
能である。

【００３７】また、上記の実施例においては、メモリセ
ルアレイからの出力データの内の１ビットのみをパリテ
ィ出力データと切り換えて外部へ出力しているが、パリ
ティ演算回路、データ切り換え回路等を複数設けること
により、より多くのデータについてパリティ出力データ
との切り換えを行うように構成してもよい。

【００３８】

【発明の効果】以上説明したように、本発明において
は、半導体記憶装置はパリティ演算値を乱数データとし
て出力するので、簡易かつ小規模な回路構成にもかかわ
らず半導体記憶装置内に乱数発生回路を設けた場合と等
価となる。

【００３９】また、半導体記憶装置に対して不正な読み
出しが行われていると判断された場合には、記憶データ
の代わりに乱数発生回路が発生した乱数データを外部へ
出力することとしたので、記憶データのコピー等を目的
とする不正な読み出しを防止することが可能となる。

【図面の簡単な説明】

【図１】本発明の第１実施例に係る半導体記憶装置の構
成を示す図である。

【図２】乱数発生回路の構成を示す図である。

【図３】図２に示す乱数発生回路の入出力を示す図であ
る。

【図４】出力データ制御回路の構成例を示す図である。

【図５】図４に示す出力データ制御回路の入出力関係を
示す図である。

【図６】データ切り換え回路の構成例を示す図、及び、
その入出力を示す図である。

【図７】データ切り換え回路の他の構成例を示す図、及
び、その入出力を示す図である。

【図８】出力データ制御回路の他の構成例を示す図であ
る。

【図９】本発明に係る半導体記憶装置の他の実施例の構
成を示す図である。

【図１０】本発明に係る半導体記憶装置の他の実施例の
構成を示す図である。

【図１１】本発明に係る半導体記憶装置の他の実施例の
構成を示す図である。

【符号の説明】

１…アドレスバッファ２…ロウデコーダ３…メモリセルアレイ４…コラムデコーダ５…制御回路６…出力バッファ１０…乱数発生回路２０…出力データ制御回路３０…データ切り換え回路

───────────────────────────────────────────────────── フロントページの続き (72)発明者中山智弘神奈川県川崎市中原区上小田中1015番地富士通株式会社内 (72)発明者志賀隆則神奈川県川崎市中原区上小田中1015番地富士通株式会社内 (72)発明者藤田佳幸神奈川県川崎市中原区上小田中1015番地富士通株式会社内

Claims

【特許請求の範囲】

【請求項１】半導体記憶装置内で使用されるデータが
入力され、前記データのパリティ演算値を乱数データと
して出力することを特徴とする半導体記憶装置。
【請求項２】データ記憶部（３）と、半導体記憶装置
内で使用される複数のデータのパリティ演算値を乱数デ
ータとして出力する乱数発生回路（１０）と、前記デー
タ記憶部から読み出された記憶データ及び前記乱数発生
回路により出力された乱数データが入力され、通常読み
出し状態において前記記憶データを選択し、不正読み出
し状態において前記乱数データを選択して外部に出力す
る出力回路（３０）と、を有することを特徴とする半導
体記憶装置。
【請求項３】通常読み出し状態においてはアクセスさ
れないアドレスを記憶し、入力アドレスが前記記憶アド
レスと一致するか否かを検出するアドレス一致検出回路
と、アドレスの一致が検出された場合に前記出力回路に
乱数データを出力させるための制御信号を発生する出力
データ制御部（２０）を有することを特徴とする請求項
３記載の半導体記憶装置。