JPH0934787A - 情報処理装置 - Google Patents
情報処理装置Info
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- JPH0934787A JPH0934787A JP7205089A JP20508995A JPH0934787A JP H0934787 A JPH0934787 A JP H0934787A JP 7205089 A JP7205089 A JP 7205089A JP 20508995 A JP20508995 A JP 20508995A JP H0934787 A JPH0934787 A JP H0934787A
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- interrupt signal
- input operation
- cache memory
- cache memories
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- Y02—TECHNOLOGIES OR APPLICATIONS FOR MITIGATION OR ADAPTATION AGAINST CLIMATE CHANGE
- Y02D—CLIMATE CHANGE MITIGATION TECHNOLOGIES IN INFORMATION AND COMMUNICATION TECHNOLOGIES [ICT], I.E. INFORMATION AND COMMUNICATION TECHNOLOGIES AIMING AT THE REDUCTION OF THEIR OWN ENERGY USE
- Y02D10/00—Energy efficient computing, e.g. low power processors, power management or thermal management
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- Memory System Of A Hierarchy Structure (AREA)
- Power Sources (AREA)
Abstract
(57)【要約】
【目的】 外部二次キャッシュメモリを備えた電池駆動
型のパソコンにおいて、その性能を低下させることなく
低消費電力化を図ることができるようにした。 【構成】 第１の所定時間Ｔ１内に入力動作信号を検出
しなかったときは（待機状態）、第１のキャッシュメモ
リ９を無効化して第１の電源線ｄをオフする（Ｓ６→Ｓ
７→Ｓ８）。第１の所定時間Ｔ１より大きい第２の所定
時間Ｔ２内に入力動作が検出されたときは（休止状
態）、第１及び第２のキャッシュメモリ９、９′を無効
化して第１及び第２の電源線ｄ、ｄ′をオフする（Ｓ６
→Ｓ１０→Ｓ１１）。
型のパソコンにおいて、その性能を低下させることなく
低消費電力化を図ることができるようにした。 【構成】 第１の所定時間Ｔ１内に入力動作信号を検出
しなかったときは（待機状態）、第１のキャッシュメモ
リ９を無効化して第１の電源線ｄをオフする（Ｓ６→Ｓ
７→Ｓ８）。第１の所定時間Ｔ１より大きい第２の所定
時間Ｔ２内に入力動作が検出されたときは（休止状
態）、第１及び第２のキャッシュメモリ９、９′を無効
化して第１及び第２の電源線ｄ、ｄ′をオフする（Ｓ６
→Ｓ１０→Ｓ１１）。
Description
【０００１】
【発明の実施の形態】本発明は情報処理装置に関し、よ
り詳しくは外部二次キャッシュメモリ・サブシステムを
備えた電池駆動型パーソナル・コンピュータ等の情報処
理装置に関する。
り詳しくは外部二次キャッシュメモリ・サブシステムを
備えた電池駆動型パーソナル・コンピュータ等の情報処
理装置に関する。
【０００２】
【従来の技術】近年の中央演算処理装置（以下、「ＣＰ
Ｕ」という）の演算処理能力の向上や半導体技術の進歩
に伴ってパーソナル・コンピュータ（以下、「パソコ
ン」という）等の情報処理装置の性能が飛躍的に向上し
ている。すなわち、半導体技術の向上は、パソコンに内
蔵されるディジタル回路の動作の基本となるクロック周
波数を高くすることが可能となり、クロック周波数が高
くなるほどＣＰＵの演算処理能力が速くなり、パソコン
の処理能力の性能向上を図ることができる。
Ｕ」という）の演算処理能力の向上や半導体技術の進歩
に伴ってパーソナル・コンピュータ（以下、「パソコ
ン」という）等の情報処理装置の性能が飛躍的に向上し
ている。すなわち、半導体技術の向上は、パソコンに内
蔵されるディジタル回路の動作の基本となるクロック周
波数を高くすることが可能となり、クロック周波数が高
くなるほどＣＰＵの演算処理能力が速くなり、パソコン
の処理能力の性能向上を図ることができる。
【０００３】ところが、クロック周波数を高くしようと
すると前記ディジタル回路を構成するトランジスタ等の
スイッチング素子の総数が増大するため、消費電力の増
大化を招くという欠点が生じてきた。
すると前記ディジタル回路を構成するトランジスタ等の
スイッチング素子の総数が増大するため、消費電力の増
大化を招くという欠点が生じてきた。
【０００４】そこで、主電源となる電池の動作時間を長
くすることによりディジタル回路やスイッチング素子の
動作電圧を低下させたり、一定時間の間キーボードやマ
ウスへの入力がないときは電源をオフする等現在多くの
可搬型パソコンで使用されている消費電力制御によっ
て、従来の性能を損なうことなく消費電力を抑制する手
法が既に実用化されている。
くすることによりディジタル回路やスイッチング素子の
動作電圧を低下させたり、一定時間の間キーボードやマ
ウスへの入力がないときは電源をオフする等現在多くの
可搬型パソコンで使用されている消費電力制御によっ
て、従来の性能を損なうことなく消費電力を抑制する手
法が既に実用化されている。
【０００５】また、近年では、ＣＰＵのより一層の高速
処理化を図るため該ＣＰＵの内部に或る程度の容量を備
えたキャッシュ・メモリを内蔵したパソコンも開発され
ており、さらに現在では、多くの高性能パソコンはＣＰ
Ｕの外部に二次キャッシュ・メモリを備えており、電池
駆動型パソコンにおいても演算処理等性能を重視する製
品には外部二次キャッシュ・メモリを備えた製品が開発
され実用化されてきている。
処理化を図るため該ＣＰＵの内部に或る程度の容量を備
えたキャッシュ・メモリを内蔵したパソコンも開発され
ており、さらに現在では、多くの高性能パソコンはＣＰ
Ｕの外部に二次キャッシュ・メモリを備えており、電池
駆動型パソコンにおいても演算処理等性能を重視する製
品には外部二次キャッシュ・メモリを備えた製品が開発
され実用化されてきている。
【０００６】
【発明が解決しようとする課題】しかしながら、上記外
部二次キャッシュメモリを備えた電池駆動型パソコンに
おいては、高速演算は可能であるが外部二次キャッシュ
メモリを設けたことにより消費電力が増大するという欠
点がある。すなわち、従来においてはサスペンド時に非
動作モードにする程度の大雑把な方法でしか消費電力の
制御を行っておらず、演算処理の高速化による性能向上
に伴い消費電力が増大し、したがって性能向上と低消費
電力化とを同時に満足させることができないという課題
があった。
部二次キャッシュメモリを備えた電池駆動型パソコンに
おいては、高速演算は可能であるが外部二次キャッシュ
メモリを設けたことにより消費電力が増大するという欠
点がある。すなわち、従来においてはサスペンド時に非
動作モードにする程度の大雑把な方法でしか消費電力の
制御を行っておらず、演算処理の高速化による性能向上
に伴い消費電力が増大し、したがって性能向上と低消費
電力化とを同時に満足させることができないという課題
があった。
【０００７】本発明はこのような事情に鑑みなされたも
のであって、性能を低下させることなく低消費電力化を
図ることができる情報処理装置を提供することを目的と
する。
のであって、性能を低下させることなく低消費電力化を
図ることができる情報処理装置を提供することを目的と
する。
【０００８】
【課題を解決するための手段】上記目的を達成するため
に本発明のうち請求項１記載の発明は、キャッシュメモ
リ・サブシステムを備えた情報処理装置において、入力
動作を常時監視する監視手段を有すると共に、前記監視
手段により所定時間入力動作が検出されなかったときは
前記キャッシュメモリ・サブシステムを非動作状態に制
御する制御手段を備えていることを特徴としている。
に本発明のうち請求項１記載の発明は、キャッシュメモ
リ・サブシステムを備えた情報処理装置において、入力
動作を常時監視する監視手段を有すると共に、前記監視
手段により所定時間入力動作が検出されなかったときは
前記キャッシュメモリ・サブシステムを非動作状態に制
御する制御手段を備えていることを特徴としている。
【０００９】ここで、上記非動作状態とはキャッシュメ
モリの記憶内容が無効化（フラッシュ）された状態をい
う。
モリの記憶内容が無効化（フラッシュ）された状態をい
う。
【００１０】したがって、請求項１記載の発明によれ
ば、監視手段により所定時間入力動作が検出されなかっ
たときは前記キャッシュメモリ・サブシステムが非動作
状態に制御される。
ば、監視手段により所定時間入力動作が検出されなかっ
たときは前記キャッシュメモリ・サブシステムが非動作
状態に制御される。
【００１１】また、請求項２記載の発明は、請求項１記
載の発明において、前記キャッシュメモリ・サブシステ
ムが、個別に制御可能な複数のキャッシュメモリを有す
ると共に、前記監視手段は、前記入力動作が第１の所定
時間なされなかったときに第１の割込信号を発生する第
１の割込信号発生手段を備え、かつ、前記制御手段が、
前記第１の割込信号が発生したときは前記複数のキャッ
シュメモリのうちの少なくとも１つ以上のキャッシュメ
モリを非動作状態として該キャッシュメモリの通電を禁
止する非動作・通電禁止手段を有していることを特徴と
している。
載の発明において、前記キャッシュメモリ・サブシステ
ムが、個別に制御可能な複数のキャッシュメモリを有す
ると共に、前記監視手段は、前記入力動作が第１の所定
時間なされなかったときに第１の割込信号を発生する第
１の割込信号発生手段を備え、かつ、前記制御手段が、
前記第１の割込信号が発生したときは前記複数のキャッ
シュメモリのうちの少なくとも１つ以上のキャッシュメ
モリを非動作状態として該キャッシュメモリの通電を禁
止する非動作・通電禁止手段を有していることを特徴と
している。
【００１２】これにより、監視手段が第１の所定時間内
に入力動作信号を検出しなかったときは、第１の割込信
号を発生させ、制御手段は前記第１の割込信号の発生に
より少なくとも１つ以上のキャッシュメモリを非動作状
態として該キャッシュメモリへの通電を禁止する。
に入力動作信号を検出しなかったときは、第１の割込信
号を発生させ、制御手段は前記第１の割込信号の発生に
より少なくとも１つ以上のキャッシュメモリを非動作状
態として該キャッシュメモリへの通電を禁止する。
【００１３】さらに、請求項３記載の発明は、請求項２
記載の発明に加えて、前記第１の所定時間より大きい第
２の所定時間に亙って前記入力動作がなされなかったと
きに第２の割込信号を発生する第２の割込信号発生手段
を備え、かつ、前記制御手段が、前記第２の割込信号が
発生したときは全ての前記キャッシュメモリを非動作状
態としてこれらキャッシュメモリの通電を禁止する非動
作・通電禁止手段を有していることを特徴としている。
記載の発明に加えて、前記第１の所定時間より大きい第
２の所定時間に亙って前記入力動作がなされなかったと
きに第２の割込信号を発生する第２の割込信号発生手段
を備え、かつ、前記制御手段が、前記第２の割込信号が
発生したときは全ての前記キャッシュメモリを非動作状
態としてこれらキャッシュメモリの通電を禁止する非動
作・通電禁止手段を有していることを特徴としている。
【００１４】これにより、監視手段が第１の所定時間よ
り大きい第２の所定時間内に入力動作信号を検出しなか
ったときは、第２の割込信号を発生させ、制御手段は前
記第２の割込信号の発生により全てのキャッシュメモリ
を非動作状態として全キャッシュメモリへの通電を禁止
する。
り大きい第２の所定時間内に入力動作信号を検出しなか
ったときは、第２の割込信号を発生させ、制御手段は前
記第２の割込信号の発生により全てのキャッシュメモリ
を非動作状態として全キャッシュメモリへの通電を禁止
する。
【００１５】また、請求項４記載の発明は、前記監視手
段が前記第１の割込信号が発生してから前記第２の割込
信号が発生するまでの間に前記入力動作を検出したとき
は、前記制御手段は非動作状態とされた前記少なくとも
１つ以上のキャッシュメモリに電力を供給する電力供給
手段を有していることを特徴としている。
段が前記第１の割込信号が発生してから前記第２の割込
信号が発生するまでの間に前記入力動作を検出したとき
は、前記制御手段は非動作状態とされた前記少なくとも
１つ以上のキャッシュメモリに電力を供給する電力供給
手段を有していることを特徴としている。
【００１６】これにより、第２の所定時間内に入力動作
が検出されたときは、非動作状態とされたキャッシュメ
モリは再び動作状態とされる。
が検出されたときは、非動作状態とされたキャッシュメ
モリは再び動作状態とされる。
【００１７】請求項５記載の発明は、前記監視手段が前
記第２の割込信号が発生した後に前記入力動作を検出し
たときは、前記制御手段は非動作状態とされた前記全て
のキャッシュメモリに電力を供給する電力供給手段を有
していることを特徴としている。
記第２の割込信号が発生した後に前記入力動作を検出し
たときは、前記制御手段は非動作状態とされた前記全て
のキャッシュメモリに電力を供給する電力供給手段を有
していることを特徴としている。
【００１８】これにより、その後入力動作信号を検出す
ると非動作状態とされた全キャッシュメモリは再び動作
状態とされる。
ると非動作状態とされた全キャッシュメモリは再び動作
状態とされる。
【００１９】
【発明の実施の形態】以下、本発明の実施の形態を図面
に基づいて詳説する。
に基づいて詳説する。
【００２０】図１は本発明に係る情報処理装置としての
パソコンの一実施の形態を示すブロック構成図であっ
て、該パソコンは、マウスやキーボード等からなる入力
装置１と、グラフィック装置やディスク装置、割り込み
コントローラ等のサブシステム群２と、該サブシステム
群２に電源を供給する電池３と、一定周期のクロック信
号を基準にデクリメント動作を行うカウンタが内蔵され
た非動作状態検出部４と、各種データを記憶するメイン
メモリ５と該メインメモリ５を制御するメインメモリ・
コントローラ６と、外部二次キャッシュメモリ・サブシ
ステム７と、上記各構成要素に接続されて装置全体を制
御するＣＰＵ８とを主要部として構成されている。
パソコンの一実施の形態を示すブロック構成図であっ
て、該パソコンは、マウスやキーボード等からなる入力
装置１と、グラフィック装置やディスク装置、割り込み
コントローラ等のサブシステム群２と、該サブシステム
群２に電源を供給する電池３と、一定周期のクロック信
号を基準にデクリメント動作を行うカウンタが内蔵され
た非動作状態検出部４と、各種データを記憶するメイン
メモリ５と該メインメモリ５を制御するメインメモリ・
コントローラ６と、外部二次キャッシュメモリ・サブシ
ステム７と、上記各構成要素に接続されて装置全体を制
御するＣＰＵ８とを主要部として構成されている。
【００２１】さらに、前記外部二次キャッシュメモリ・
サブシステム７は、複数のキャッシュメモリ（本実施の
形態では第１及び第２のキャッシュメモリ９、９′）
と、該第１及び第２のキャッシュメモリ９、９′に電源
を供給する電源供給スイッチ１０と、前記第１及び第２
のキャッシュメモリ９、９′を制御する外部二次キャッ
シュメモリ・コントローラ１１とを備えている。
サブシステム７は、複数のキャッシュメモリ（本実施の
形態では第１及び第２のキャッシュメモリ９、９′）
と、該第１及び第２のキャッシュメモリ９、９′に電源
を供給する電源供給スイッチ１０と、前記第１及び第２
のキャッシュメモリ９、９′を制御する外部二次キャッ
シュメモリ・コントローラ１１とを備えている。
【００２２】ＣＰＵ８は、ＣＰＵバスａを介してキャッ
シュメモリ・コントローラ１１及びメインメモリ・コン
トローラ６との間でデータの授受を行う。
シュメモリ・コントローラ１１及びメインメモリ・コン
トローラ６との間でデータの授受を行う。
【００２３】外部二次キャッシュメモリ・コントローラ
１１は、ＣＰＵ８から送出される外部トランザクション
を常時監視し、キャッシュメモリ・バスｂを介して必要
なデータアクセスを第１及び第２のキャッシュメモリ
９、９′との間で行い、データの一括無効化やロック等
をＣＰＵ８からの指令に基づき行う。また、外部二次キ
ャッシュメモリ・コントローラ１１は、第１及び第２の
キャッシュメモリ９、９′の双方がいずれも有効状態に
あるときは所謂ｍウェイ・セット・アソシアティブ・キ
ャッシュとしてＣＰＵ８に対してｍ個のウェイネスを提
供し、いずれか一方のみが有効状態にあるときはｍ／２
ウェイ・セット・アソシアティブ・キャッシュとしてＣ
ＰＵ８に対してｍ／２個のウェイネスを提供する。
１１は、ＣＰＵ８から送出される外部トランザクション
を常時監視し、キャッシュメモリ・バスｂを介して必要
なデータアクセスを第１及び第２のキャッシュメモリ
９、９′との間で行い、データの一括無効化やロック等
をＣＰＵ８からの指令に基づき行う。また、外部二次キ
ャッシュメモリ・コントローラ１１は、第１及び第２の
キャッシュメモリ９、９′の双方がいずれも有効状態に
あるときは所謂ｍウェイ・セット・アソシアティブ・キ
ャッシュとしてＣＰＵ８に対してｍ個のウェイネスを提
供し、いずれか一方のみが有効状態にあるときはｍ／２
ウェイ・セット・アソシアティブ・キャッシュとしてＣ
ＰＵ８に対してｍ／２個のウェイネスを提供する。
【００２４】さらに、外部二次キャッシュメモリ・コン
トローラ１１は、制御信号線ｃを介して電源供給スイッ
チ１０に接続されている。該電源供給スイッチ１０は電
界効果型トランジスタ（ＦＥＴ）等で構成され、前記制
御信号線ｃからの信号に基づいて前記第１のキャッシュ
メモリ９に対応する第１の電源線ｄへの電源供給、及び
前記第２のキャッシュメモリ９′に対応する第２の電源
線ｄ′への電源供給を夫々独立にオン・オフ制御する。
トローラ１１は、制御信号線ｃを介して電源供給スイッ
チ１０に接続されている。該電源供給スイッチ１０は電
界効果型トランジスタ（ＦＥＴ）等で構成され、前記制
御信号線ｃからの信号に基づいて前記第１のキャッシュ
メモリ９に対応する第１の電源線ｄへの電源供給、及び
前記第２のキャッシュメモリ９′に対応する第２の電源
線ｄ′への電源供給を夫々独立にオン・オフ制御する。
【００２５】メインメモリ・コントローラ６は、ＣＰＵ
８が発行する外部トランザクションを常時監視し、メイ
ンメモリ・バスｅを介して必要なデータアクセスをメイ
ンメモリ５との間で行う。また、前記メインメモリ・コ
ントローラ６は、ＣＰＵ８が発行する前記外部トランザ
クションの対象がサブシステム群２又は非動作状態検出
部４の場合は、システムバスｆへのバスブリッジとして
動作し、トランザクション・フォーマットを変換してシ
ステムバスｆを介して夫々対象となるサブシステム群２
内のサブシステムに伝達し、必要なデータアクセスを行
う。
８が発行する外部トランザクションを常時監視し、メイ
ンメモリ・バスｅを介して必要なデータアクセスをメイ
ンメモリ５との間で行う。また、前記メインメモリ・コ
ントローラ６は、ＣＰＵ８が発行する前記外部トランザ
クションの対象がサブシステム群２又は非動作状態検出
部４の場合は、システムバスｆへのバスブリッジとして
動作し、トランザクション・フォーマットを変換してシ
ステムバスｆを介して夫々対象となるサブシステム群２
内のサブシステムに伝達し、必要なデータアクセスを行
う。
【００２６】非動作状態検出部４は、入力装置１からの
入力動作信号ｇを常時監視し、図２に示すように、入力
動作の検出状態に応じて「動作状態」、「待機状態」、
「休止状態」となる。
入力動作信号ｇを常時監視し、図２に示すように、入力
動作の検出状態に応じて「動作状態」、「待機状態」、
「休止状態」となる。
【００２７】すなわち、通常の動作状態にある場合にお
いて、第１の所定時間Ｔ１の間入力動作が検出されなか
った場合は割込信号線ｈに割込信号を発生させ、非動作
状態検出部４は待機状態となる（矢印Ｕで示す）。そし
て、該待機状態において最後の入力動作が発生してから
第２の所定時間Ｔ２が経過すると再度割込信号を割込信
号線ｈ上に発生させ、その後非動作状態検出部４は休止
状態となる（矢印Ｖで示す）。また、待機状態で第２の
所定期間Ｔ２が経過する以前に入力動作が検出されたと
きは非動作状態検出部４は再び通常の動作状態に復帰す
る（矢印Ｗで示す）。また、休止状態のときに非動作状
態検出部４が前記入力動作を検出したときも再び通常の
動作状態に復帰する（矢印Ｘで示す）。
いて、第１の所定時間Ｔ１の間入力動作が検出されなか
った場合は割込信号線ｈに割込信号を発生させ、非動作
状態検出部４は待機状態となる（矢印Ｕで示す）。そし
て、該待機状態において最後の入力動作が発生してから
第２の所定時間Ｔ２が経過すると再度割込信号を割込信
号線ｈ上に発生させ、その後非動作状態検出部４は休止
状態となる（矢印Ｖで示す）。また、待機状態で第２の
所定期間Ｔ２が経過する以前に入力動作が検出されたと
きは非動作状態検出部４は再び通常の動作状態に復帰す
る（矢印Ｗで示す）。また、休止状態のときに非動作状
態検出部４が前記入力動作を検出したときも再び通常の
動作状態に復帰する（矢印Ｘで示す）。
【００２８】また、サブシステム群２に内蔵される割込
みコントローラは、前記割込信号ｈ等の割り込みを一括
処理し、プライオリティ制御下、割込信号線ｉを介して
ＣＰＵ８に通知する。割込信号ｈの動作状態は前記割込
みコントローラによって検出され、最高位のプライオリ
ティになるまで保留された後、割込信号線ｉを介してＣ
ＰＵ８に通知される。
みコントローラは、前記割込信号ｈ等の割り込みを一括
処理し、プライオリティ制御下、割込信号線ｉを介して
ＣＰＵ８に通知する。割込信号ｈの動作状態は前記割込
みコントローラによって検出され、最高位のプライオリ
ティになるまで保留された後、割込信号線ｉを介してＣ
ＰＵ８に通知される。
【００２９】ＣＰＵ８は、割込信号線ｉからの割込み要
因が非動作状態検出部４からの割込みであることを検出
したとき、低消費電力制御ドライバを起動する。
因が非動作状態検出部４からの割込みであることを検出
したとき、低消費電力制御ドライバを起動する。
【００３０】図３は低消費電力ドライバの制御手順を示
すフローチャートである。
すフローチャートである。
【００３１】すなわち、ステップＳ１では非動作状態検
出部４からの割込みがあったか否かを判断する。そし
て、その答が否定（Ｎｏ）のときは低消費電力制御モー
ドにはなく他のドライバの制御モードにあるため該当す
る他のドライバを呼び出す（ステップＳ２）。
出部４からの割込みがあったか否かを判断する。そし
て、その答が否定（Ｎｏ）のときは低消費電力制御モー
ドにはなく他のドライバの制御モードにあるため該当す
る他のドライバを呼び出す（ステップＳ２）。
【００３２】一方、ステップＳ１の答が肯定（Ｙｅｓ）
のときは低消費電力制御モードの要求がなされており、
低消費電力制御ドライバを呼び出す（ステップＳ３）。
次いで、ステップＳ４では非動作状態検出部４が入力動
作を検出したか否かを判断し、その答が否定（Ｎｏ）の
ときは、非動作状態検出部４が待機状態にあるので、ス
テップＳ６に進み、第１の所定時間Ｔ１が経過したか否
かを判断する。そして、その答が肯定（Ｙｅｓ）のとき
は、非動作状態検出部４は待機状態となり、ＣＰＵ８は
キャッシュメモリ・コントローラ１１に対して第１のキ
ャッシュメモリ９の無効化指令（フラッシュ）を行い
（ステップＳ７）、その後制御信号線ｃを介して当該無
効にされた第１のキャッシュメモリ９に接続された第１
の電源線ｄをオフ状態にすべく電源供給スイッチ１０に
指示し（ステップＳ８）処理を終了する。これにより、
前記待機状態において、キャッシュメモリの容量は１／
２となり、外部二次キャッシュメモリ・システムにおけ
る消費電力は低下することとなる。
のときは低消費電力制御モードの要求がなされており、
低消費電力制御ドライバを呼び出す（ステップＳ３）。
次いで、ステップＳ４では非動作状態検出部４が入力動
作を検出したか否かを判断し、その答が否定（Ｎｏ）の
ときは、非動作状態検出部４が待機状態にあるので、ス
テップＳ６に進み、第１の所定時間Ｔ１が経過したか否
かを判断する。そして、その答が肯定（Ｙｅｓ）のとき
は、非動作状態検出部４は待機状態となり、ＣＰＵ８は
キャッシュメモリ・コントローラ１１に対して第１のキ
ャッシュメモリ９の無効化指令（フラッシュ）を行い
（ステップＳ７）、その後制御信号線ｃを介して当該無
効にされた第１のキャッシュメモリ９に接続された第１
の電源線ｄをオフ状態にすべく電源供給スイッチ１０に
指示し（ステップＳ８）処理を終了する。これにより、
前記待機状態において、キャッシュメモリの容量は１／
２となり、外部二次キャッシュメモリ・システムにおけ
る消費電力は低下することとなる。
【００３３】一方、ステップＳ６の答が否定（Ｎｏ）の
とき、すなわち最後の入力動作から第２の所定時間Ｔ２
（＞Ｔ１）が経過したときは、非動作状態検出部４は休
止状態となり、ＣＰＵ８はキャッシュメモリ・コントロ
ーラ１１に対して他方のキャシュメモリである第２のキ
ャッシュメモリ９′の無効化指令（フラッシュ）を行い
（ステップＳ１０）、その後制御信号線ｃを介して当該
無効にされた第２のキャッシュメモリ９′に接続された
第２の電源線ｄ′をオフ状態にすべく電源供給スイッチ
１０に指示し（ステップＳ１１）処理を終了する。これ
により、前記休止状態においては第１及び第２のキャシ
ュメモリ９、９′の双方が無効化されて第１及び第２の
電源線ｄ、ｄ′がオフされるので、外部二次キャッシュ
メモリの容量は「０」となり、消費電力は最小となる。
とき、すなわち最後の入力動作から第２の所定時間Ｔ２
（＞Ｔ１）が経過したときは、非動作状態検出部４は休
止状態となり、ＣＰＵ８はキャッシュメモリ・コントロ
ーラ１１に対して他方のキャシュメモリである第２のキ
ャッシュメモリ９′の無効化指令（フラッシュ）を行い
（ステップＳ１０）、その後制御信号線ｃを介して当該
無効にされた第２のキャッシュメモリ９′に接続された
第２の電源線ｄ′をオフ状態にすべく電源供給スイッチ
１０に指示し（ステップＳ１１）処理を終了する。これ
により、前記休止状態においては第１及び第２のキャシ
ュメモリ９、９′の双方が無効化されて第１及び第２の
電源線ｄ、ｄ′がオフされるので、外部二次キャッシュ
メモリの容量は「０」となり、消費電力は最小となる。
【００３４】ステップＳ４で入力動作を検出して非動作
状態検出部４が動作状態になったと判断されたときはス
テップＳ１２に進み、待機状態で入力動作を検出したか
否かを判断する。そして、待機状態で入力動作を検出し
たときは停止中の第１及び第２のキャッシュメモリ９、
９′の内、第２のキャッシュメモリ９′への第２の電源
線ｄ′がオンされ、当該第２のキャッシュメモリが有効
化される。これにより、前記動作状態に復帰した時点で
第２のキャッシュメモリ９′の容量は最大となる。
状態検出部４が動作状態になったと判断されたときはス
テップＳ１２に進み、待機状態で入力動作を検出したか
否かを判断する。そして、待機状態で入力動作を検出し
たときは停止中の第１及び第２のキャッシュメモリ９、
９′の内、第２のキャッシュメモリ９′への第２の電源
線ｄ′がオンされ、当該第２のキャッシュメモリが有効
化される。これにより、前記動作状態に復帰した時点で
第２のキャッシュメモリ９′の容量は最大となる。
【００３５】また、ステップＳ１２の答が否定（Ｎ
ｏ）、すなわち休止状態で入力動作を検出したときは第
１及び第２の電源線ｄ、ｄ′がオンされ、第１及び第２
のキャッシュメモリ９、９′が共に有効化される。これ
により、前記動作状態に復帰した時点で第１及び第２の
キャッシュメモリ９、９′の容量は最大となり、したが
って外部二次キャッシュメモリ・サブシステムの消費電
力は最大となる。
ｏ）、すなわち休止状態で入力動作を検出したときは第
１及び第２の電源線ｄ、ｄ′がオンされ、第１及び第２
のキャッシュメモリ９、９′が共に有効化される。これ
により、前記動作状態に復帰した時点で第１及び第２の
キャッシュメモリ９、９′の容量は最大となり、したが
って外部二次キャッシュメモリ・サブシステムの消費電
力は最大となる。
【００３６】
【発明の効果】以上詳述したように本発明に係る情報処
理装置は、入力動作を常時監視する監視手段を有すると
共に、前記監視手段により所定時間入力動作が検出され
なかったときは前記キャッシュメモリ・サブシステムを
非動作状態に制御する制御手段を備えているので、所定
時間入力動作が検出されなかったときにキャッシュメモ
リ・サブシステムを非動作状態とすることにより、装置
の性能を損なうことなく消費電力の低減化を図ることが
できる。
理装置は、入力動作を常時監視する監視手段を有すると
共に、前記監視手段により所定時間入力動作が検出され
なかったときは前記キャッシュメモリ・サブシステムを
非動作状態に制御する制御手段を備えているので、所定
時間入力動作が検出されなかったときにキャッシュメモ
リ・サブシステムを非動作状態とすることにより、装置
の性能を損なうことなく消費電力の低減化を図ることが
できる。
【００３７】すなわち、前記キャッシュメモリ・サブシ
ステムが個別に制御可能な複数のキャッシュメモリを有
すると共に、前記監視手段が、前記入力動作が第１の所
定時間なされなかったときに第１の割込信号を発生する
第１の割込信号発生手段を備え、かつ、前記制御手段
が、前記第１の割込信号が発生したときは前記複数のキ
ャッシュメモリのうちの少なくとも１つ以上のキャッシ
ュメモリを非動作状態として該キャッシュメモリの通電
を禁止する非動作・通電禁止手段を有することにより、
使用者による入力動作待機中のように演算装置の負荷が
軽いときはキャッシュメモリの一部を非動作状態とし、
メモリ容量の削減を図ることにより装置の消費電力を低
減することができる。
ステムが個別に制御可能な複数のキャッシュメモリを有
すると共に、前記監視手段が、前記入力動作が第１の所
定時間なされなかったときに第１の割込信号を発生する
第１の割込信号発生手段を備え、かつ、前記制御手段
が、前記第１の割込信号が発生したときは前記複数のキ
ャッシュメモリのうちの少なくとも１つ以上のキャッシ
ュメモリを非動作状態として該キャッシュメモリの通電
を禁止する非動作・通電禁止手段を有することにより、
使用者による入力動作待機中のように演算装置の負荷が
軽いときはキャッシュメモリの一部を非動作状態とし、
メモリ容量の削減を図ることにより装置の消費電力を低
減することができる。
【００３８】また、前記監視手段が、更に、第１の所定
時間より大きい第２の所定時間に亙って前記入力動作が
なされなかったときに第２の割込信号を発生する第２の
割込信号発生手段を備え、かつ、前記制御手段が、更に
前記第２の割込信号が発生したときは全ての前記キャッ
シュメモリを非動作状態としてこれらキャッシュメモリ
の通電を禁止する非動作・通電禁止手段を有することに
より、装置が休止状態にあるような場合は全てのキャッ
シュメモリを非動作状態とし、装置の消費電力を低減す
ることができる。
時間より大きい第２の所定時間に亙って前記入力動作が
なされなかったときに第２の割込信号を発生する第２の
割込信号発生手段を備え、かつ、前記制御手段が、更に
前記第２の割込信号が発生したときは全ての前記キャッ
シュメモリを非動作状態としてこれらキャッシュメモリ
の通電を禁止する非動作・通電禁止手段を有することに
より、装置が休止状態にあるような場合は全てのキャッ
シュメモリを非動作状態とし、装置の消費電力を低減す
ることができる。
【００３９】このように装置の待機状態や休止状態等装
置の状態に応じてキャッシュメモリの容量を増減するこ
ともでき、余分な電力消費が回避され、高性能な装置の
性能を損なうことなく消費電力の低減化を図ることがで
きる。
置の状態に応じてキャッシュメモリの容量を増減するこ
ともでき、余分な電力消費が回避され、高性能な装置の
性能を損なうことなく消費電力の低減化を図ることがで
きる。
【図１】本発明に係る情報処理装置の一実施の形態とし
てのパソコンの全体構成図である。
てのパソコンの全体構成図である。
【図２】非動作状態検出部の状態遷移図である。
【図３】低消費電力制御ドライバの制御手順を示すフロ
ーチャートである。
ーチャートである。
４ 非動作状態検出部（監視手段、第１及び第２のの
割込信号発生手段） ５ メインメモリ（主記憶装置） ７ キャッシュメモリ・サブシステム ８ ＣＰＵ（制御手段、非動作・通電禁止手段） ９、９′キャッシュメモリ
割込信号発生手段） ５ メインメモリ（主記憶装置） ７ キャッシュメモリ・サブシステム ８ ＣＰＵ（制御手段、非動作・通電禁止手段） ９、９′キャッシュメモリ
Claims (5)
- 【請求項１】 キャッシュメモリ・サブシステムを備え
た情報処理装置において、 入力動作を常時監視する監視手段を有すると共に、前記
監視手段により所定時間入力動作が検出されなかったと
きは前記キャッシュメモリ・サブシステムを非動作状態
に制御する制御手段を備えていることを特徴とする情報
処理装置。 - 【請求項２】 前記キャッシュメモリ・サブシステム
は、個別に制御可能な複数のキャッシュメモリを有する
と共に、前記監視手段は、前記入力動作が第１の所定時
間なされなかったときに第１の割込信号を発生する第１
の割込信号発生手段を備え、 かつ、前記制御手段が、前記第１の割込信号が発生した
ときは前記複数のキャッシュメモリのうちの少なくとも
１つ以上のキャッシュメモリを非動作状態として該キャ
ッシュメモリの通電を禁止する非動作・通電禁止手段を
有していることを特徴とする請求項１記載の情報処理装
置。 - 【請求項３】 前記キャッシュメモリ・サブシステム
は、個別に制御可能な複数のキャッシュメモリを有する
と共に、前記監視手段は、前記入力動作が第１の所定時
間なされなかったときに第１の割込信号を発生する第１
の割込信号発生手段と、前記第１の所定時間より大きい
第２の所定時間に亙って前記入力動作がなされなかった
ときに第２の割込信号を発生する第２の割込信号発生手
段とを備え、 かつ、前記制御手段は、前記第１の割込信号が発生した
ときは前記複数のキャッシュメモリのうちの少なくとも
１つ以上のキャッシュメモリを非動作状態として該キャ
ッシュメモリの通電を禁止する一方、前記第２の割込信
号が発生したときは全ての前記キャッシュメモリを非動
作状態としてこれらキャッシュメモリの通電を禁止する
非動作・通電禁止手段を有していることを特徴とする請
求項１記載の情報処理装置。 - 【請求項４】 前記監視手段が前記第１の割込信号が発
生してから前記第２の割込信号が発生するまでの間に前
記入力動作を検出したときは、前記制御手段は非動作状
態とされた前記少なくとも１つ以上のキャッシュメモリ
に電力を供給する電力供給手段を有していることを特徴
とする請求項３記載の情報処理装置。 - 【請求項５】 前記監視手段が前記第２の割込信号が発
生した後に前記入力動作を検出したときは、前記制御手
段は非動作状態とされた前記全てのキャッシュメモリに
電力を供給する電力供給手段を有していることを特徴と
する請求項３記載の情報処理装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7205089A JPH0934787A (ja) | 1995-07-20 | 1995-07-20 | 情報処理装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7205089A JPH0934787A (ja) | 1995-07-20 | 1995-07-20 | 情報処理装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0934787A true JPH0934787A (ja) | 1997-02-07 |
Family
ID=16501253
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7205089A Pending JPH0934787A (ja) | 1995-07-20 | 1995-07-20 | 情報処理装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0934787A (ja) |
-
1995
- 1995-07-20 JP JP7205089A patent/JPH0934787A/ja active Pending
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| R250 | Receipt of annual fees |
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