JPH09331069A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH09331069A JPH09331069A JP14919496A JP14919496A JPH09331069A JP H09331069 A JPH09331069 A JP H09331069A JP 14919496 A JP14919496 A JP 14919496A JP 14919496 A JP14919496 A JP 14919496A JP H09331069 A JPH09331069 A JP H09331069A
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Landscapes
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Abstract
(57)【要約】
【課題】 各素子を個片に切り出すことなく基板のまま
ベベル加工を施すことが可能な半導体装置の製造方法で
あって、個片に切り出した際に、加工端部の形状がキレ
イに維持されている半導体装置の製造方法を提供するこ
と。 【解決手段】 本発明の半導体装置の製造方法は、Ｐ−
Ｎ接合面に対して角度付けを行う半導体装置の製造方法
において、Ｐ−Ｎ接合面を有し、且つ、所定の位置に角
度付き溝を加工する面を有する半導体基板を用意する第
１のステップと、該半導体基板の前記角度付き溝を加工
する面の反対側の主表面に、該半導体基板用のエッチン
グ液に関して該半導体基板よりエッチングレートの小さ
い積層膜を形成する第２のステップと、該半導体基板の
前記所定の位置に所定の深さの角度付き溝を形成する第
３のステップと、該所定の深さの角度付き溝をケミカル
エッチングすることにより該所定の深さの角度付き溝を
前記積層膜まで深く掘り下げて前記Ｐ−Ｎ接合面に対し
て角度付けを行う第４のステップとを備える。
ベベル加工を施すことが可能な半導体装置の製造方法で
あって、個片に切り出した際に、加工端部の形状がキレ
イに維持されている半導体装置の製造方法を提供するこ
と。 【解決手段】 本発明の半導体装置の製造方法は、Ｐ−
Ｎ接合面に対して角度付けを行う半導体装置の製造方法
において、Ｐ−Ｎ接合面を有し、且つ、所定の位置に角
度付き溝を加工する面を有する半導体基板を用意する第
１のステップと、該半導体基板の前記角度付き溝を加工
する面の反対側の主表面に、該半導体基板用のエッチン
グ液に関して該半導体基板よりエッチングレートの小さ
い積層膜を形成する第２のステップと、該半導体基板の
前記所定の位置に所定の深さの角度付き溝を形成する第
３のステップと、該所定の深さの角度付き溝をケミカル
エッチングすることにより該所定の深さの角度付き溝を
前記積層膜まで深く掘り下げて前記Ｐ−Ｎ接合面に対し
て角度付けを行う第４のステップとを備える。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体装置の製造
方法に関するものであり、特に１５００Ｖを越える高耐
圧の大電力半導体装置の製造方法に関するものである。
方法に関するものであり、特に１５００Ｖを越える高耐
圧の大電力半導体装置の製造方法に関するものである。
【０００２】
【従来の技術】従来、この種の大電力半導体装置の高耐
圧化を達成するために、以下に挙げる二つの代表的な高
耐圧化技術がある。
圧化を達成するために、以下に挙げる二つの代表的な高
耐圧化技術がある。
【０００３】一方は、Ｐ−Ｎ接合面に対する角度付けを
行い高耐圧化を達成するいわゆるベベル加工方法であ
る。
行い高耐圧化を達成するいわゆるベベル加工方法であ
る。
【０００４】一般に、トランジスタなどの半導体素子に
おいてＳｉ表面をパッシベートしていない場合、電圧印
加時のＰ−Ｎ接合面及びその近傍において、空乏層の幅
が表面現象により結晶内部と比較して表面及びその近傍
において短くなる。この状態において、Ｐ−Ｎ接合面に
加わる電界強度が高まると、表面及びその近傍において
降伏に至ることになる。
おいてＳｉ表面をパッシベートしていない場合、電圧印
加時のＰ−Ｎ接合面及びその近傍において、空乏層の幅
が表面現象により結晶内部と比較して表面及びその近傍
において短くなる。この状態において、Ｐ−Ｎ接合面に
加わる電界強度が高まると、表面及びその近傍において
降伏に至ることになる。
【０００５】そこで、ベベル加工方法においては、Ｐ−
Ｎ接合の表面露出部に高電界がかかりにくくするため、
Ｐ−Ｎ接合面に対する角度付けを行い（即ちベベル加工
を行い）、前述の表面及びその近傍において空乏層の幅
を広げて、電界を弱めて高耐圧化を達成している。
Ｎ接合の表面露出部に高電界がかかりにくくするため、
Ｐ−Ｎ接合面に対する角度付けを行い（即ちベベル加工
を行い）、前述の表面及びその近傍において空乏層の幅
を広げて、電界を弱めて高耐圧化を達成している。
【０００６】もう一方は、ガードリング方法である。
【０００７】このガードリング方法とは、Ｐ−Ｎ接合の
周囲を別のガードリング接合（Ｐ−Ｎ接合）で取り囲む
ことにより、Ｐ−Ｎ接合に対して逆方向電圧が印加され
たときに、空乏層を基板水平方向に拡張させてＰ−Ｎ接
合にかかる電界を緩和させるものである。
周囲を別のガードリング接合（Ｐ−Ｎ接合）で取り囲む
ことにより、Ｐ−Ｎ接合に対して逆方向電圧が印加され
たときに、空乏層を基板水平方向に拡張させてＰ−Ｎ接
合にかかる電界を緩和させるものである。
【０００８】上述した２つの高耐圧化技術の内、特に印
加される電圧が１５００Ｖ以上数千Ｖのような要求に対
しては、専ら前者のベベル加工方法が採用されていた。
加される電圧が１５００Ｖ以上数千Ｖのような要求に対
しては、専ら前者のベベル加工方法が採用されていた。
【０００９】また、Ｐ−Ｎ接合面に対してベベル加工を
行う方法としては、従来、以下に述べる２つの方法があ
った。
行う方法としては、従来、以下に述べる２つの方法があ
った。
【００１０】一方は、サンドブラストや研磨により個々
の素子を個別に加工する方法である。他方は、半導体素
子が複数形成されている基板の下部に対して、ダイシン
グ・ソー及び角度付きブレードを用いて、Ｖ溝を形成し
た後、機械的加工の歪みの除去とチップ化を行うための
化学エッチングを行う方法である。
の素子を個別に加工する方法である。他方は、半導体素
子が複数形成されている基板の下部に対して、ダイシン
グ・ソー及び角度付きブレードを用いて、Ｖ溝を形成し
た後、機械的加工の歪みの除去とチップ化を行うための
化学エッチングを行う方法である。
【００１１】
【発明が解決しようとする課題】しかしながら、従来、
上述のベベル加工を行う方法は、いずれも問題があっ
た。
上述のベベル加工を行う方法は、いずれも問題があっ
た。
【００１２】前者の方法は、個々の素子を個別に加工し
なければならないことによる生産性上の問題を有してい
た。
なければならないことによる生産性上の問題を有してい
た。
【００１３】一方、後者の方法は、機械的加工時の応力
により加工端部の形状にカケが生じることがあった。以
下に、この問題点を超高耐圧静電誘導トランジスタ（Ｓ
ｔａｔｉｃ Ｉｎｄｕｃｔｉｏｎ Ｔｒａｎｓｉｓｔｏ
ｒ；以下、ＳＩＴとする）を例にとり、図面を用いて説
明する。図６を参照すると、ＳＩＴの製造工程途中の状
態が示されている。また、図６において、後に、分離さ
れる各素子間であって、角度付き溝が加工される面の反
対側には、ＳｉＯ2 膜１４が設けられている。また、Ｓ
ｉＯ2 膜１４の両端には、ゲート電極となるアルミニウ
ム膜７が夫々形成されている。次に、図７に示されるよ
うに、ＳｉＯ2 膜１４が形成された面とは反対側の面上
のＳｉＯ2 膜１４に対応する領域の中心、即ち素子間分
離領域中心Ａを始点として角度付きダイアモンドブレー
ド１３を用いて、図８に示されるような約１００μｍの
角度付き溝Ｖを形成する。ここで、角度付き溝Ｖが形成
される面となるアルミニウム膜（ドレイン電極）８上に
は、次の工程において、エッチングをする際にマスクと
なるフォトレジストなどの樹脂層１２が形成されてい
る。また、図７及び図８において、角度付きダイアモン
ドブレード１３により角度付き溝Ｖを形成する際に、複
数の素子領域を有する半導体基板上の角度付き溝Ｖが形
成される面の反対側の面は、接着樹脂１１を用いて支持
基体１０に張り合わされている。次に、シリコン層をエ
ッチングするのであるが、従来の方法では、主表面の素
子間分離領域にはＳｉＯ2 膜１４が形成されているた
め、図９に示されるように、二つの大きな問題が生じ
る。即ち、シリコンをエッチングしている際にＳｉＯ2
膜１４付近で横方向エッチングが進むことになり、端部
形状Ｅがダレてしまい希望する角度（図７に示されるθ
2 ）が得られない部分が多発する（図９における左
側）。また、素子分離領域がＳｉＯ2 膜１４では、シリ
コンのエッチング完了時間が不明確となるため、部分的
に分離不十分な領域が残ることになる（図９における右
側）。このような状態で、各素子を個片に分離すると、
図１０及び図１１に示されるようなＳＩＴ素子ができて
しまう。図面からも明白であるように、図１０及び図１
１に示されるＳＩＴ素子は、端部のベベル角度が所望の
角度θ2 を満たしていない。図１０に示されているＳＩ
Ｔ素子は、加工端部Ｅが欠けているし、図１１に示され
ているＳＩＴ素子は、加工端部Ｅにでっぱりを有してい
る。
により加工端部の形状にカケが生じることがあった。以
下に、この問題点を超高耐圧静電誘導トランジスタ（Ｓ
ｔａｔｉｃ Ｉｎｄｕｃｔｉｏｎ Ｔｒａｎｓｉｓｔｏ
ｒ；以下、ＳＩＴとする）を例にとり、図面を用いて説
明する。図６を参照すると、ＳＩＴの製造工程途中の状
態が示されている。また、図６において、後に、分離さ
れる各素子間であって、角度付き溝が加工される面の反
対側には、ＳｉＯ2 膜１４が設けられている。また、Ｓ
ｉＯ2 膜１４の両端には、ゲート電極となるアルミニウ
ム膜７が夫々形成されている。次に、図７に示されるよ
うに、ＳｉＯ2 膜１４が形成された面とは反対側の面上
のＳｉＯ2 膜１４に対応する領域の中心、即ち素子間分
離領域中心Ａを始点として角度付きダイアモンドブレー
ド１３を用いて、図８に示されるような約１００μｍの
角度付き溝Ｖを形成する。ここで、角度付き溝Ｖが形成
される面となるアルミニウム膜（ドレイン電極）８上に
は、次の工程において、エッチングをする際にマスクと
なるフォトレジストなどの樹脂層１２が形成されてい
る。また、図７及び図８において、角度付きダイアモン
ドブレード１３により角度付き溝Ｖを形成する際に、複
数の素子領域を有する半導体基板上の角度付き溝Ｖが形
成される面の反対側の面は、接着樹脂１１を用いて支持
基体１０に張り合わされている。次に、シリコン層をエ
ッチングするのであるが、従来の方法では、主表面の素
子間分離領域にはＳｉＯ2 膜１４が形成されているた
め、図９に示されるように、二つの大きな問題が生じ
る。即ち、シリコンをエッチングしている際にＳｉＯ2
膜１４付近で横方向エッチングが進むことになり、端部
形状Ｅがダレてしまい希望する角度（図７に示されるθ
2 ）が得られない部分が多発する（図９における左
側）。また、素子分離領域がＳｉＯ2 膜１４では、シリ
コンのエッチング完了時間が不明確となるため、部分的
に分離不十分な領域が残ることになる（図９における右
側）。このような状態で、各素子を個片に分離すると、
図１０及び図１１に示されるようなＳＩＴ素子ができて
しまう。図面からも明白であるように、図１０及び図１
１に示されるＳＩＴ素子は、端部のベベル角度が所望の
角度θ2 を満たしていない。図１０に示されているＳＩ
Ｔ素子は、加工端部Ｅが欠けているし、図１１に示され
ているＳＩＴ素子は、加工端部Ｅにでっぱりを有してい
る。
【００１４】ここで、ベベル加工方法は、Ｐ−Ｎ接合面
に対して角度付けを行うことでＰ−Ｎ接合の表面及びそ
の近傍において空乏層の幅を広げて、電界を弱めること
により、高耐圧化を達成している。
に対して角度付けを行うことでＰ−Ｎ接合の表面及びそ
の近傍において空乏層の幅を広げて、電界を弱めること
により、高耐圧化を達成している。
【００１５】従って、前述の加工端部Ｅにカケが生じる
ということは、Ｐ−Ｎ接合面に対する角度に関して所望
の角度が得られないということであり、即ち高耐圧化を
満足できないということであり、歩留りと品質の安定性
の点で問題を有していた。
ということは、Ｐ−Ｎ接合面に対する角度に関して所望
の角度が得られないということであり、即ち高耐圧化を
満足できないということであり、歩留りと品質の安定性
の点で問題を有していた。
【００１６】本発明の目的は、これらの問題を解決すべ
く、各素子を個片に切り出すことなく基板のままベベル
加工を施すことが可能な半導体装置の製造方法であっ
て、個片に切り出した際に、加工端部の形状がキレイに
維持されている半導体装置の製造方法を提供することに
ある。
く、各素子を個片に切り出すことなく基板のままベベル
加工を施すことが可能な半導体装置の製造方法であっ
て、個片に切り出した際に、加工端部の形状がキレイに
維持されている半導体装置の製造方法を提供することに
ある。
【００１７】
【課題を解決するための手段】本発明は、上述した課題
を解決するために、以下に示す手段を提供する。
を解決するために、以下に示す手段を提供する。
【００１８】即ち、本発明によれば、Ｐ−Ｎ接合面に対
して角度付けを行う半導体装置の製造方法において、Ｐ
−Ｎ接合面を有し、且つ、所定の位置に角度付き溝を加
工する面を有する半導体基板を用意する第１のステップ
と、該半導体基板の前記角度付き溝を加工する面の反対
側の主表面に、該半導体基板用のエッチング液に関して
該半導体基板よりエッチングレートの小さい積層膜を形
成する第２のステップと、該半導体基板の前記所定の位
置に所定の深さの角度付き溝を形成する第３のステップ
と、該所定の深さの角度付き溝をケミカルエッチングす
ることにより該所定の深さの角度付き溝を前記積層膜ま
で深く掘り下げて前記Ｐ−Ｎ接合面に対して角度付けを
行う第４のステップと、を備えることを特徴とする半導
体装置の製造方法が得られる。
して角度付けを行う半導体装置の製造方法において、Ｐ
−Ｎ接合面を有し、且つ、所定の位置に角度付き溝を加
工する面を有する半導体基板を用意する第１のステップ
と、該半導体基板の前記角度付き溝を加工する面の反対
側の主表面に、該半導体基板用のエッチング液に関して
該半導体基板よりエッチングレートの小さい積層膜を形
成する第２のステップと、該半導体基板の前記所定の位
置に所定の深さの角度付き溝を形成する第３のステップ
と、該所定の深さの角度付き溝をケミカルエッチングす
ることにより該所定の深さの角度付き溝を前記積層膜ま
で深く掘り下げて前記Ｐ−Ｎ接合面に対して角度付けを
行う第４のステップと、を備えることを特徴とする半導
体装置の製造方法が得られる。
【００１９】ここで、前記半導体装置の製造方法の前記
第３のステップにおいて、所定の深さの角度付き溝を形
成する手段としては、ダイシング・ソー、又は角度付き
ダイアモンドブレード等が挙げられる。
第３のステップにおいて、所定の深さの角度付き溝を形
成する手段としては、ダイシング・ソー、又は角度付き
ダイアモンドブレード等が挙げられる。
【００２０】また、本発明によれば、前記半導体装置の
製造方法において、前記積層膜を積層膜用のエッチング
液を用いてエッチング除去し、各半導体装置を個片に分
離する第５のステップを更に備えることを特徴とする半
導体装置の製造方法が得られる。
製造方法において、前記積層膜を積層膜用のエッチング
液を用いてエッチング除去し、各半導体装置を個片に分
離する第５のステップを更に備えることを特徴とする半
導体装置の製造方法が得られる。
【００２１】ここで、前記半導体装置の製造方法の前記
第２のステップにおいて、前記半導体基板の前記角度付
き溝を加工する面の主表面に形成される前記積層膜とし
ては、アルミニウム膜、又はＳｉ3 Ｎ4 膜等が挙げられ
る。
第２のステップにおいて、前記半導体基板の前記角度付
き溝を加工する面の主表面に形成される前記積層膜とし
ては、アルミニウム膜、又はＳｉ3 Ｎ4 膜等が挙げられ
る。
【００２２】また、前記積層膜としてアルミニウム膜を
用いた場合、前記第５のステップにおいて、アルミニウ
ム膜をエッチングするエッチング液としては、燐酸と硝
酸とを１００対１の割合で混合したアルミニウムエッチ
ング液が挙げられる。
用いた場合、前記第５のステップにおいて、アルミニウ
ム膜をエッチングするエッチング液としては、燐酸と硝
酸とを１００対１の割合で混合したアルミニウムエッチ
ング液が挙げられる。
【００２３】
【発明の実施の形態】以下に、本発明の実施の形態の半
導体装置の製造方法について、図面を用いて説明する。
尚、本発明の半導体装置の製造方法に対する理解をより
明確なものにするために、本発明の半導体装置の製造方
法を超高耐圧静電誘導トランジスタ（ＳＩＴ）に適用し
た例を本発明の実施の形態として挙げる。また、本実施
の形態は、説明の簡略化のため、ＳＩＴの製造工程途中
からの説明とする。
導体装置の製造方法について、図面を用いて説明する。
尚、本発明の半導体装置の製造方法に対する理解をより
明確なものにするために、本発明の半導体装置の製造方
法を超高耐圧静電誘導トランジスタ（ＳＩＴ）に適用し
た例を本発明の実施の形態として挙げる。また、本実施
の形態は、説明の簡略化のため、ＳＩＴの製造工程途中
からの説明とする。
【００２４】図１を参照すると、ＳＩＴの工程途中の概
略断面図が示されている。即ち、ドレイン電極層となる
Ｎ+ 型シリコン層１と、Ｎ+ 型シリコン層１上に形成さ
れたドレイン層となるＮ- 型シリコン層２と、ゲート層
となるＰ+ 型シリコン層３及び６と、ソース層となるＮ
型シリコン層４と、Ｎ型シリコン層４上に形成されたソ
ース電極層となるＮ+ 型シリコン層５と、ゲート電極と
なるアルミニウム膜７と、ソース電極となるアルミニウ
ム膜８とドレイン電極となるアルミニウム膜９とを備え
た状態が示されている。ここで、従来と異なる点、即ち
本願発明の特徴は、アルミニウム膜７が素子分離後にゲ
ート電極となる部分だけでなく、従来、ＳｉＯ2 膜１４
を用いていた素子間分離領域となる部分にも連続して形
成されていることである。
略断面図が示されている。即ち、ドレイン電極層となる
Ｎ+ 型シリコン層１と、Ｎ+ 型シリコン層１上に形成さ
れたドレイン層となるＮ- 型シリコン層２と、ゲート層
となるＰ+ 型シリコン層３及び６と、ソース層となるＮ
型シリコン層４と、Ｎ型シリコン層４上に形成されたソ
ース電極層となるＮ+ 型シリコン層５と、ゲート電極と
なるアルミニウム膜７と、ソース電極となるアルミニウ
ム膜８とドレイン電極となるアルミニウム膜９とを備え
た状態が示されている。ここで、従来と異なる点、即ち
本願発明の特徴は、アルミニウム膜７が素子分離後にゲ
ート電極となる部分だけでなく、従来、ＳｉＯ2 膜１４
を用いていた素子間分離領域となる部分にも連続して形
成されていることである。
【００２５】次に、図１に示される状態から、図２に示
されるように、半導体基板を表裏逆転させて支持基体１
０にワックスなどの接着樹脂１１を用いて張り合わせ
る。また、ドレイン電極となるアルミニウム膜９上に
は、後の工程においてエッチングを行う際にマスクとな
る樹脂層１２が形成されている。樹脂層１２としては、
例えばフォトレジスト（商品名ＯＭＲ８３ 東京応化
製）や接着樹脂１１と同様のワックスをスピンコート、
キュアした層が挙げられる。
されるように、半導体基板を表裏逆転させて支持基体１
０にワックスなどの接着樹脂１１を用いて張り合わせ
る。また、ドレイン電極となるアルミニウム膜９上に
は、後の工程においてエッチングを行う際にマスクとな
る樹脂層１２が形成されている。樹脂層１２としては、
例えばフォトレジスト（商品名ＯＭＲ８３ 東京応化
製）や接着樹脂１１と同様のワックスをスピンコート、
キュアした層が挙げられる。
【００２６】次に、図２の素子間分離領域中心Ａに角度
付きダイアモンドブレード１３を用いて溝切りをして、
図３に示されるような、角度付き溝Ｖを形成する。本実
施の形態においては、ブレードの角度が９０度である角
度付きダイアモンドブレード１３を用いた。従って、Ｐ
−Ｎ接合面に対する角度であるベベル角度θ1 は４５度
となる。また、本実施の形態においては、角度付き溝Ｖ
の深さは１００μｍとした。
付きダイアモンドブレード１３を用いて溝切りをして、
図３に示されるような、角度付き溝Ｖを形成する。本実
施の形態においては、ブレードの角度が９０度である角
度付きダイアモンドブレード１３を用いた。従って、Ｐ
−Ｎ接合面に対する角度であるベベル角度θ1 は４５度
となる。また、本実施の形態においては、角度付き溝Ｖ
の深さは１００μｍとした。
【００２７】次に、シリコンのエッチング液を用いて、
角度付き溝Ｖの内壁をアルミニウム膜７が露呈するまで
エッチングを行う。ここで、シリコンのエッチング液
は、等方性を示すものを用いる。角度付き溝Ｖの内壁を
等方性のエッチング液でエッチングすると、Ｐ−Ｎ接合
面の角度は、角度付き溝Ｖの角度と同じ角度となる。本
実施の形態においては、シリコンのエッチング液として
は、弗酸と硝酸を１対２の容積比で混合した鏡面エッチ
ング用のエッチング液を使用した。また、このエッチン
グ液をしようして、約５分間エッチング処理をおこなっ
た。
角度付き溝Ｖの内壁をアルミニウム膜７が露呈するまで
エッチングを行う。ここで、シリコンのエッチング液
は、等方性を示すものを用いる。角度付き溝Ｖの内壁を
等方性のエッチング液でエッチングすると、Ｐ−Ｎ接合
面の角度は、角度付き溝Ｖの角度と同じ角度となる。本
実施の形態においては、シリコンのエッチング液として
は、弗酸と硝酸を１対２の容積比で混合した鏡面エッチ
ング用のエッチング液を使用した。また、このエッチン
グ液をしようして、約５分間エッチング処理をおこなっ
た。
【００２８】この工程において、素子間分離領域にアル
ミニウム膜７が形成されていることの効果が二つ生じる
ことになる。一つは、アルミニウム膜７とシリコンとの
色のコントラストが非常に明確であるため、エッチング
処理においてアルミニウム膜７が露呈したことが認識し
やすい、即ち、ウェハ内の全素子の分離の終了が極めて
確認しやすいことである。もう一つは、上述のシリコン
用エッチング液でアルミニウム膜７をエッチングした場
合、シリコンと比較して１／１０のエッチング速度であ
ることと、シリコンのエッチング処理を行っている際の
発泡現象と相俟って横方向のエッチング、所謂サイドエ
ッチが進み難いことから、加工端部Ｅの形状が従来例の
ようにダレることがない。即ち、加工端部Ｅは、所望の
ベベル角度θ1 を有することになる。
ミニウム膜７が形成されていることの効果が二つ生じる
ことになる。一つは、アルミニウム膜７とシリコンとの
色のコントラストが非常に明確であるため、エッチング
処理においてアルミニウム膜７が露呈したことが認識し
やすい、即ち、ウェハ内の全素子の分離の終了が極めて
確認しやすいことである。もう一つは、上述のシリコン
用エッチング液でアルミニウム膜７をエッチングした場
合、シリコンと比較して１／１０のエッチング速度であ
ることと、シリコンのエッチング処理を行っている際の
発泡現象と相俟って横方向のエッチング、所謂サイドエ
ッチが進み難いことから、加工端部Ｅの形状が従来例の
ようにダレることがない。即ち、加工端部Ｅは、所望の
ベベル角度θ1 を有することになる。
【００２９】次に、図４において露呈しているアルミニ
ウム膜７をアルミニウム用のエッチング液（例えば、Ｈ
2 ＰＯ4 ：ＨＮＯ3 ＝１００：１の容積比で混合したエ
ッチング液）でエッチング除去し、溶剤浸漬にて支持基
体１０から取り外して各素子を図５に示されるような個
片に分離する。
ウム膜７をアルミニウム用のエッチング液（例えば、Ｈ
2 ＰＯ4 ：ＨＮＯ3 ＝１００：１の容積比で混合したエ
ッチング液）でエッチング除去し、溶剤浸漬にて支持基
体１０から取り外して各素子を図５に示されるような個
片に分離する。
【００３０】ここで、本発明の効果を従来例と比較する
ために、Ｎ- 型シリコン層２の仕様を比抵抗ρ＝１３０
Ω・ｃｍ、厚み２００μｍ、ベベル角度θ1 ９０度の耐
圧ＶGD＝２７００〜２８００のＶのＳＩＴ（サイズ５ｍ
ｍ角）を製造した。その結果、本実施の形態の半導体装
置の製造方法によると、前記ＳＩＴが９３％の歩留まり
で得られたが、従来例の製造方法によるものは５０〜５
５％程度でしか得られなかった。
ために、Ｎ- 型シリコン層２の仕様を比抵抗ρ＝１３０
Ω・ｃｍ、厚み２００μｍ、ベベル角度θ1 ９０度の耐
圧ＶGD＝２７００〜２８００のＶのＳＩＴ（サイズ５ｍ
ｍ角）を製造した。その結果、本実施の形態の半導体装
置の製造方法によると、前記ＳＩＴが９３％の歩留まり
で得られたが、従来例の製造方法によるものは５０〜５
５％程度でしか得られなかった。
【００３１】尚、本実施の形態において、半導体装置は
ＳＩＴとして説明してきたが、ＳＩＴに限らずベベル加
工を施される半導体装置であれば本発明の半導体装置の
製造方法を適用可能なことはいうまでもない。
ＳＩＴとして説明してきたが、ＳＩＴに限らずベベル加
工を施される半導体装置であれば本発明の半導体装置の
製造方法を適用可能なことはいうまでもない。
【００３２】また、本実施の形態の理解を深めるため
に、具体的な数値及び材料を示して説明してきたが、こ
れに制限されるものではない。例えば、素子間分離領域
にはアルミニウム膜の代わりにＳｉ3 Ｎ4 等を用いても
良い。また、例えば、角度付きダイアモンドブレードに
変えてダイシング・ソーを用いて各角度付き溝Ｖを形成
しても良い。
に、具体的な数値及び材料を示して説明してきたが、こ
れに制限されるものではない。例えば、素子間分離領域
にはアルミニウム膜の代わりにＳｉ3 Ｎ4 等を用いても
良い。また、例えば、角度付きダイアモンドブレードに
変えてダイシング・ソーを用いて各角度付き溝Ｖを形成
しても良い。
【００３３】
【発明の効果】以上説明してきたように、本発明によれ
ば、各素子を個片に切り出すことなく基板のままベベル
加工を施すことが可能な半導体装置の製造方法であっ
て、個片に切り出した際に、加工端部の形状がキレイに
維持されている半導体装置の製造方法が得られる。
ば、各素子を個片に切り出すことなく基板のままベベル
加工を施すことが可能な半導体装置の製造方法であっ
て、個片に切り出した際に、加工端部の形状がキレイに
維持されている半導体装置の製造方法が得られる。
【図１】本実施の形態において、角度付け溝を形成する
面の反対側の面にアルミニウム膜を形成する工程を示す
図である。
面の反対側の面にアルミニウム膜を形成する工程を示す
図である。
【図２】本実施の形態において、角度付け溝を行う面に
フォトレジストを塗布し、反対側の面を接着樹脂で支持
基体に固定する工程を示す図である。
フォトレジストを塗布し、反対側の面を接着樹脂で支持
基体に固定する工程を示す図である。
【図３】本実施の形態において、角度付け溝を形成する
工程を示す図である。
工程を示す図である。
【図４】本実施の形態において、角度付け溝の内壁をア
ルミニウム膜までエッチングする工程を示す図である。
ルミニウム膜までエッチングする工程を示す図である。
【図５】本実施の形態の半導体装置の製造方法により得
られる半導体装置を示す図である。
られる半導体装置を示す図である。
【図６】従来例において、角度付け溝を形成する面の反
対側の面にＳｉＯ2 膜を形成する工程を示す図である。
対側の面にＳｉＯ2 膜を形成する工程を示す図である。
【図７】従来例において、角度付け溝を行う面にフォト
レジストを塗布し、反対側の面を接着樹脂で支持基体に
固定する工程を示す図である。
レジストを塗布し、反対側の面を接着樹脂で支持基体に
固定する工程を示す図である。
【図８】従来例において、角度付け溝を形成する工程を
示す図である。
示す図である。
【図９】従来例において、角度付け溝の内壁をエッチン
グする工程を示す図であって、問題点を示す図である。
グする工程を示す図であって、問題点を示す図である。
【図１０】従来例において得られる欠陥を有した半導体
装置を示す図である。
装置を示す図である。
【図１１】従来例において得られる他の欠陥を有した半
導体装置を示す図である。
導体装置を示す図である。
１ Ｎ+ 型シリコン層 ２ Ｎ- 型シリコン層 ３ Ｐ+ 型シリコン層 ４ Ｎ 型シリコン層 ５ Ｎ+ 型シリコン層 ６ Ｐ+ 型シリコン層 ７ アルミニウム膜 ８ アルミニウム膜 ９ アルミニウム膜 １０ 支持基体 １１ 接着樹脂 １２ 樹脂層 １３ 角度付きダイアモンドブレード １４ ＳｉＯ2 膜 Ａ 素子間分離領域中心 Ｅ 加工端部 Ｖ 角度付き溝
Claims (7)
- 【請求項１】 Ｐ−Ｎ接合面に対して角度付けを行う半
導体装置の製造方法において、 Ｐ−Ｎ接合面を有し、且つ、所定の位置に角度付き溝を
加工する面を有する半導体基板を用意する第１のステッ
プと、 該半導体基板の前記角度付き溝を加工する面の反対側の
主表面に、該半導体基板用のエッチング液に関して該半
導体基板よりエッチングレートの小さい積層膜を形成す
る第２のステップと、 該半導体基板の前記所定の位置に所定の深さの角度付き
溝を形成する第３のステップと、 該所定の深さの角度付き溝をケミカルエッチングするこ
とにより該所定の深さの角度付き溝を前記積層膜まで深
く掘り下げて前記Ｐ−Ｎ接合面に対して角度付けを行う
第４のステップと、 を備えることを特徴とする半導体装置の製造方法。 - 【請求項２】 請求項１に記載の半導体装置の製造方法
において、 前記第３のステップは、 該半導体基板の前記所定の位置にダイシング・ソーによ
り所定の深さの角度付き溝を形成する第３のステップと
することを特徴とする半導体装置の製造方法。 - 【請求項３】 請求項１に記載の半導体装置の製造方法
において、 前記第３のステップは、 該半導体基板の前記所定の位置に角度付きダイアモンド
ブレードにより所定の深さの角度付き溝を形成する第３
のステップとすることを特徴とする半導体装置の製造方
法。 - 【請求項４】 請求項１乃至請求項３のいずれかに記載
の半導体装置の製造方法において、 前記第４のステップの後に、前記積層膜を積層膜用のエ
ッチング液を用いてエッチング除去し、各半導体装置を
個片に分離する第５のステップを更に備えることを特徴
とする半導体装置の製造方法。 - 【請求項５】 請求項１乃至請求項４のいずれかに記載
の半導体装置の製造方法において、 前記積層膜は、アルミニウム膜であることを特徴とする
半導体装置の製造方法。 - 【請求項６】 請求項５に記載の半導体装置の製造方法
において、 前記第５のステップは、 前記アルミニウム膜を、燐酸と硝酸とを１００対１の割
合で混合したアルミニウムエッチング液で除去し、各半
導体装置を個片に分離する第５のステップとすることを
特徴とする半導体装置の製造方法。 - 【請求項７】 請求項１乃至請求項４のいずれかに記載
の半導体装置の製造方法において、 前記積層膜は、Ｓｉ3 Ｎ4 膜であることを特徴とする半
導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14919496A JPH09331069A (ja) | 1996-06-11 | 1996-06-11 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14919496A JPH09331069A (ja) | 1996-06-11 | 1996-06-11 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH09331069A true JPH09331069A (ja) | 1997-12-22 |
Family
ID=15469879
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP14919496A Withdrawn JPH09331069A (ja) | 1996-06-11 | 1996-06-11 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH09331069A (ja) |
-
1996
- 1996-06-11 JP JP14919496A patent/JPH09331069A/ja not_active Withdrawn
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20030902 |