JPH09322579A - モータの速度制御信号発生回路 - Google Patents

Abstract

(57)【要約】 【課題】 １つのカウンタで、加速及び減速指令を発生
する。 【解決手段】 第１、第２エッジ検出回路４０、４２
で、ＦＧパルス（入力信号）の１周期毎のパルスが出力
される。カウンタ４４は、第２エッジ検出回路４２に出
力によってリセットされ、その後クロックＣＬＫをカウ
ントする。そして、一定時間が経過してカウントアップ
したときは、カウントアップ検出回路５０からカウント
アップ信号が出力され、これによってフリップフロップ
５４が次の第２エッジ検出回路４２の出力までの間
「１」にセットされて、その間、スロー信号（加速指
令）Ｓが出力される。一方、カウントアップする前にエ
ッジ検出がなされた場合には、第１エッジ検出回路４０
により、その時のカウント値とカウントアップ値の差が
データ保持回路４８に保持される。そして、一致検出回
路６４において、カウンタ４４のカウント値がこの値に
一致するまでファスト信号（減速指令）Ｆが出力され
る。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、１つのカウンタに
より、加速及び減速のための速度制御信号を発生するモ
ータの速度制御信号発生回路に関する。

【０００２】

【従来の技術】従来より、モータの回転速度を所定値に
制御するために各種の手段が採用されている。例えば、
直流電力を三相の交流モータに供給する速度制御回路で
は、６つのスイッチングトランジスタのオンオフを制御
して、所望の三相の交流電流をモータに供給する。そし
て、このスイッチングの際のモータへの供給電流量を制
御して、モータの回転数を所望のものに制御している。

【０００３】ここで、回転数を制御するためには、モー
タの回転速度を検出することが必要である。このモータ
の回転数検出に、モータの回転に伴う逆起電力の検出が
利用されている。すなわち、スイッチングトランジスタ
をオンオフして、モータ駆動電流をスイッチング波形
（矩形波）とし、これによってモータを回転させる際に
発生する逆起電力を検出する。そして、検出された逆起
電力のゼロクロスを検出してＦＧパルスを作成し、得ら
れたＦＧパルスによりモータの駆動力を制御することが
行われている。

【０００４】ここで、ＦＧパルスは速度ディスクリ回路
に入力され、速度ディスクリ回路が、入力されてくるＦ
Ｇパルスの周期を設定時間と比較し、設定時間との差に
応じて加速指令または減速パルスを発生する。そこで、
この加速パルスまたは減速パルスに応じ、モータ駆動電
流の大きさを制御することによって、モータ回転数を所
望回転数に制御できる。

【０００５】このような速度ディスクリ回路の構成例を
図４に示す。モータの回転数に応じて発生するＦＧパル
スは、１／２分周器１で、１／２の周波数の位相が互い
に反対の信号１／２ＦＧ信号及び反転１／２ＦＧ信号
（図においては、アッパーバーで反転を示す）が得られ
る。得られた１／２ＦＧ信号及び反転１／２ＦＧ信号
は、トリガパルス発生回路２に入力される。

【０００６】トリガパルス発生回路２は、１／２ＦＧ信
号及び反転１／２ＦＧ信号と、インバータ１４を介し供
給される基準クロックＣＫ０が反転された反転ＣＫ０と
からトリガパルスＴ１，Ｔ２を発生する。すなわち、ト
リガパルス発生回路２は、１／２ＦＧ信号が立ち上がる
と、反転ＣＫ０の１クロックだけ「０」になるトリガパ
ルスＴ１を出力し、反転１／２ＦＧ信号が立ち上がる
と、反転ＣＫ０の１クロックだけ「０」になるトリガパ
ルスＴ２を出力する。

【０００７】トリガパルスＴ１は、フリップフロップ３
に入力される。このフリップフロップ３は、２つのナン
ドゲート４、５からなっており、ナンドゲート４の一方
の入力にトリガパルスＴ１が印加される。ナンドゲート
５の出力であるフリップフロップ３の反転出力である反
転Ｑ１が第１カウンタ６に入力される。この第１カウン
タ６には、基準クロックＣＫ０も供給されており、フリ
ップフロップ３の反転Ｑ１の立ち下がりでリセットされ
てクロックＣＫ０のカウントを開始し、カウント値が所
定値に達したときに、１クロックだけ「０」となるカウ
ントアップ信号Ｒ１を出力する。そして、この信号Ｒ１
は、フリップフロップ３のナンドゲート５の１つの入力
端に入力される。

【０００８】従って、１／２ＦＧ信号の立ち下がりによ
って、トリガパルスＴ１が「０」になり、これによって
フリップフロップ３の反転Ｑ１が「０」にセットされ
る。そして、反転Ｑ１の「０」により、第１カウンタ６
がリセットされてクロックＣＫ０をカウントし、予め決
定されている値までカウントしたときにＲ１が「０」に
なり、これがフリップフロップ３のナンドゲート５に供
給され、反転Ｑ１が「１」になり、カウントが終了す
る。

【０００９】また、トリガパルスＴ２は、フリップフロ
ップ７に供給される。このフリップフロップ７は、ナン
ドゲート８、９から構成されており、その反転出力であ
る反転Ｑ２が、第２カウンタ１０に供給される。この第
２カウンタ１０には、クロックＣＫ０が供給されてお
り、反転Ｑ２が「０」の期間クロックＣＫ０をカウント
アップし、所定値に至ったときにカウントアップ信号Ｒ
２に「０」が出力される。従って、フリップフロップ
７、第２カウンタ１０は、上述のフリップフロップ３、
第１カウンタ６と同様の動作を行う。但し、第１カウン
タ６は、１／２ＦＧ信号の立ち上がりに応じてカウント
を開始し、第２カウンタ１０は、１／２ＦＧ信号の立ち
下がりに応じてカウントを開始する。

【００１０】また、フリップフロップ３のナンドゲート
４の出力であるＱ１出力及びフリップフロップ７のナン
ドゲート８の出力であるＱ２出力は、ゲート回路１１に
入力される。このゲート回路１１は、２つのアンドゲー
ト１２、１３から構成されている。そして、フリップフ
ロップ３の出力Ｑ１、フリップフロップ７の出力Ｑ２が
アンドゲート１２に入力され、フリップフロップ３の反
転Ｑ１、フリップフロップ７の反転Ｑ２がアンドゲート
１２に入力されている。

【００１１】従って、図５に示すように、反転１／２Ｆ
Ｇ信号の立ち下がりにより、トリガパルスＴ１が「０」
となり、これによって、反転Ｑ１が瞬時「０」になり、
第１カウンタ６がカウントを開始し、カウントアップし
たときにＲ１が瞬時「０」になり、これによって、反転
Ｑ１が「１」に戻り、第１カウンタ６のカウントが終了
する。このカウントアップまでの設定時間（Ｋで示す）
が、ＦＧの１周期（Ａで示す）より短いときは、反転Ｑ
２は、「１」のままである。そこで、アンドゲート１３
よりカウント終了の時点から、次の反転１／２ＦＧ信号
の立ち下がりまでの期間「１」が、スロー信号Ｓとして
出力される。これは、図においてＫで示すカウントアッ
プまでの設定時間が目標の１周期の時間であれば、検出
したＦＧの周期がこれより長いことを意味しており、回
転速度が遅いためである。

【００１２】また、第２カウンタ１０において、ＦＧ周
期内にカウントアップしたときも同様にアンドゲート１
３からスロー信号Ｓ（加速指令）が出力される。このよ
うに、２つのカウンタ６、１０のいずれもがカウント動
作を行っていない時間に、アンドゲート１３からＦＧパ
ルスの１周期Ａと設定時間Ｋとの差についてのスロー信
号Ｓが出力される。

【００１３】一方、ＦＧの周期Ａが、設定時間Ｋより短
い場合には、カウンタ６、１０の一方のカウント中に他
のカウンタがカウント動作を開始する。そこで、両カウ
ンタ６、１０の動作中にアンドゲート１２から「１」が
出力される。従って、このアンドゲート１２の出力がＦ
Ｇパルスの１周期Ａと設定時間Ｋとの差についてのファ
スト信号Ｆ（減速指令）として出力される。

【００１４】このようにして、２つのカウンタを利用し
て、回転速度と目標とする速度の差についての信号Ｓ，
Ｆを得ることができ、この信号によって、モータ駆動電
流を制御することによって、モータ回転数を設定値に制
御することができる。

【００１５】

【発明が解決しようとする課題】このように、上記従来
例では、２つのカウンタを使用し、交互にカウントを行
い、両者のカウント動作の状態に応じて、スロー信号
Ｓ、ファスト信号Ｆを発生している。ここで、制御回路
は、なるべく単純で、小さい方がよい。そこで、回路を
さらに簡略化することが望まれていた。

【００１６】本発明は、上記課題に鑑みなされたもので
あり、カウンタを１つとして、加速指令減速指令を発生
することができるモータの速度制御信号発生回路を提供
することを目的とする。

【００１７】

【課題を解決するための手段】本発明は、モータの回転
速度を示す速度検出信号に基づき速度制御信号を発生す
るモータの速度制御発生回路であって、速度検出信号の
周期毎にカウント値をリセットして所定のクロックのカ
ウントを行い、カウント値が所定値に至ったときにカウ
ントアップ信号を出力するカウント手段と、このカウン
ト手段のリセットの時にカウントアップ信号が出力され
ていた場合に加速、カウントアップ信号が出力されてい
なかった時に減速を指令する速度制御信号を発生する制
御信号発生手段と、を有することを特徴とする。

【００１８】このように、カウンタにより、速度検出信
号の周期毎にカウント値をリセットし、新たなカウント
を繰り返す。カウンタのカウントは、所定のクロックの
カウントであり、所定値までのカウントアップにかかる
時間は常に一定である。従って、次の速度検出信号の周
期の始まりにおいて、カウンタがカウントアップしてし
まっていれば、モータの回転速度が遅いことを示してい
る。一方、次の速度検出信号の周期の始まりにおいて、
カウンタがカウントアップしていなかった時は、モータ
の回転速度が速いことを示している。

【００１９】そこで、リセット時のカウンタの状態に応
じて、加速または減速指令を出力することで、１つのカ
ウンタによって速度検出信号の状態を検出し正しい、速
度制御信号を得ることができる。

【００２０】また、本発明では、上記カウント手段は、
カウントアップ信号を出力された時に、次のリセットま
での時間におけるカウント手段のカウントを禁止すると
ともに、この時間に対応する加速を指令する速度制御信
号を出力する特徴とする。

【００２１】モータの回転速度が早い場合には、カウン
タがカウントアップする。そして、次のリセットまでの
時間が、回転速度の速すぎる程度を表している。そこ
で、この時間加速指令を出力することで、検出した回転
速度と目標回転速度との差を表す加速指令を得ることが
できる。そこで、この加速指令を用いて、モータ駆動電
流量を制御することなどによって、好適なモータ回転速
度制御が行える。

【００２２】また、本発明では、上記制御信号発生手段
は、カウント手段のリセット時までにカウントアップ信
号が出力されていなかった時に、その時のカウント値に
対応する値を記憶するデータ保持手段と、このデータ保
持手段に記憶されている値と、カウント手段のカウント
値を比較し、カウント手段のリセットを行わずにカウン
トを継続していればカウントアップ信号が出力されたは
ずの時間を検出する差時間検出手段と、を有し、カウン
ト手段のリセットから差時間検出手段で検出されたカウ
ントアップ信号が出力されたはずの時間までの間、減速
を指令する速度制御信号を出力することを特徴とする。

【００２３】このように、カウンタにおける残りカウン
トの値をデータ保持手段に保持しておき、次のカウント
の際に、この値に達した時点を検出する。そして、リセ
ットした時点からこの値に達した時点までを求める。こ
の時間は、目標となる１周期の時間と検出した１周期の
差である。そこで、この時間についての減速指令を出力
することで、モータの回転が遅すぎる程度についての減
速指令が得られる。そこでこの減速指令に基づいて、モ
ータ駆動電流を制御することなどによって、好適なモー
タ回転速度制御が行える。

【００２４】

【発明の実施の形態】以下、本発明に好適な実施の形態
（以下、実施形態という）について、図面に基づいて説
明する。

【００２５】図１は、本実施形態の全体構成を示すブロ
ック図である。モータ回転に伴う逆起電力のゼロクロス
検出などによって、生成されたＦＧパルス等のモータ回
転検出信号（入力信号）は、入力信号は、第１エッジ検
出回路４０に入力される。この第１エッジ検出回路４０
は、所定の高周波数のクロックＣＬＫ信号を用いて、入
力信号の立ち下がりを検出し、１クロック分のパルス幅
のロード用パルスを出力する。このロード用パルスは、
第２エッジ検出回路４２に入力される。第２エッジ検出
回路４２は、第１エッジ検出回路４０からのロード用パ
ルスに応じて、次の１クロック分のパルス幅のカウンタ
をリセットするためのリセット用パルスを出力する。こ
のリセット用パルスは、オアゲート６２を介し、カウン
タ４４に供給される。カウンタ４４は、このリセット用
パルスの「１」に従って、カウント値が「０」にクリア
されると共に、リセット用パルスの「０」に従って、カ
ウント動作を開始する。すなわち、カウンタ４４には、
クロックＣＬＫも供給されており、リセット用パルスが
「０」の時に、クロックＣＬＫをカウントする。

【００２６】カウンタ４４の各ビットは、インバータ４
６を介し、データ保持回路４８に接続さている。図にお
いては、インバータ４６を１つだけ記載したが、カウン
タ４４の各ビットの出力を反転し、これがデータ保持回
路４８の各ビットに接続されている。そして、このデー
タ保持回路４８には、第１エッジ検出回路４０からのロ
ードパルスＬが供給されており、データ保持回路４８は
このロードパルスＬによって、カウンタ４４の各ビット
の反転値を取り込む。

【００２７】ここで、カウンタ４４のカウントアップが
全てのビット「１」となる時であり、カウンタ４４の各
ビットの値を反転することで、カウントアップ値から現
在のカウント値の差が算出できる。なお、カウントアッ
プ値が全て「１」でなければ、反転した値をカウントア
ップ値に加算して差を求め、これをデータ保持回路４８
に取り込めばよい。このようにして、データ保持回路４
８は、入力信号の１周期毎にカウンタ４４のカウント値
を取り込む。

【００２８】また、カウンタ４４の出力は、カウントア
ップ検出部５０にも供給されている。このカウントアッ
プ検出部５０は、カウンタ４４のカウント値がカウント
アップ値になったときにカウントアップパルスを出力す
る。

【００２９】そして、このカウントアップパルスは、デ
ータ保持回路４８にリセットパルスとして供給されてお
り、データ保持回路４８のデータは、このカウントアッ
プパルスによって「０」にリセットされる。また、カウ
ントアップパルスは、インバータ５２を介しフリップフ
ロップ５４に供給される。

【００３０】このフリップフロップ５４は、２つのナン
ドゲート５６、５８からなっており、反転カウントアッ
プパルスは、ナンドゲート５６の１つの入力端に入力さ
れる。一方、フリップフロップ５４の他のナンドゲート
５８には、第２エッジ検出回路４２の出力であるリセッ
トパルスが、インバータ６０により、反転されて入力さ
れている。そして、ナンドゲート５６の出力が、オアゲ
ート６２を介し、リセット信号として、カウンタ４４に
供給されている。

【００３１】従って、通常時には、フリップフロップ５
４の２つの入力端に「１」が入力されており、第２エッ
ジ検出回路からのリセット信号の反転信号は、１周期毎
に「０」になるため、その出力は「０」になっている。

【００３２】ここで、カウントアップパルスが発生する
と、ナンドゲート５６の一端に「０」が入力されて、そ
の出力が「１」にセットされる。そして、この状態は、
第２エッジ検出回路４２から「１」が出力され、ナンド
ゲート５８に「０」が入力されるまでの期間継続する。

【００３３】従って、フリップフロップ５４は、カウン
タ４４のカウントアップから、入力パルスの１周期の終
点までの間だけ「１」になる。そこで、これがスロー信
号Ｓとして出力される。

【００３４】なお、第２エッジ検出回路４２の出力信号
と、ナンドゲート５６の出力信号は、オアゲート６２を
介し、カウンタ４４のリセット端子に供給される。従っ
て、カウンタは、スロー信号が出力されている期間は、
カウントが禁止され「０」を維持し、スロー信号Ｓが
「０」になるとカウントを開始する。

【００３５】また、カウンタ４４の出力とデータ保持回
路４８の出力は、一致検出回路６４に入力される。そし
て、一致検出回路６４は、カウンタ４４の出力とデータ
保持回路４８の出力が全てのビットで一致したときに、
「１」を出力する。

【００３６】この一致検出回路６４の出力は、フリップ
フロップ６６のセット端子に入力されている。また、フ
リップフロップ６６のリセット端子には、第２エッジ検
出回路４２からのリセット信号が入力されている。

【００３７】従って、フリップフロップ６６は、入力周
期の１周期毎に、「０」にリセットされ、カウンタ４４
のカウント値がデータ保持回路４８に保持されている値
に一致したときに「１」がセットされる。そこで、この
フリップフロップ６６の反転出力端子からの信号は、入
力信号の１周期の始めからカウンタ４４のカウント値が
データ保持回路４８のカウント値に一致するまでの間の
み、「１」が出力される。

【００３８】なお、一致検出回路６４は、一致を検出し
た後、クロック信号ＣＬＫの数クロックの間出力の
「１」を保持するようにすることが好適である。これに
より、一致検出の直後にフリップフロップ６６にリセッ
ト信号が入っても反転出力に「１」が出力されることを
防止することができる。従って、データ保持回路４８に
保持された値が「０」の時に、第２エッジ検出回路４２
からのリセット信号によって、フリップフロップ６６が
「０」にリセットされることを防止できる。

【００３９】そして、カウンタ４４は、第２エッジ検出
回路４２からのリセット用信号によって、カウント値が
リセットされてカウントを開始する。一方、リセットさ
れたときのカウント値とカウントアップ値の差がデータ
保持回路４８に保持されている。そこで、このフリップ
フロップ６６の出力が「１」の期間は、前回のカウンタ
４４のリセットの際に残したカウントアップまでの期間
に対応しており、これがファスト信号Ｆとして出力され
る。

【００４０】このような動作のタイミングチャートを図
２に示す。このように、カウンタ４４がカウントアップ
した場合には、次のカウントまでの間、フリップフロッ
プ５４からスロー信号Ｓが出力される。すなわち、入力
信号の１周期がカウンタの設定カウント期間より長かっ
たときに、その差の期間についての信号スロー信号Ｓと
して出力される。なお、スロー信号が出力されている期
間は、カウンタ４４のカウントが禁止されている。

【００４１】一方、カウントアップする前に、入力信号
の１周期が終了した場合には、その時の差データ（カウ
ントアップまでの残りの数）が、データ保持回路４８に
保持されると共に、カウンタ４４はリセットされてカウ
ントを直ぐに開始する。この時にリセット信号によっ
て、フリップフロップ６６の出力であるファスト信号Ｆ
が「１」にセットされる。そして、カウンタ４４のカウ
ント値がデータ保持回路４８の保持データと一致したと
きにファスト信号Ｆは「０」に戻される。従って、入力
信号の周期がカウンタの設定カウント期間より短かった
ときにこの差についてのファスト信号Ｆが出力される。

【００４２】このようにして、１つのカウンタを用い
て、２つのカウンタを用いる場合と同様のスロー信号
Ｓ，ファスト信号Ｆを生成できる。従って、このような
構成を速度ディスクリ回路を用いることによって、素子
数の低減、回路の簡略化が図れ、装置の低コスト化が図
れる。

【００４３】なお、上述の例では、ＦＧパルスを入力信
号としたが、回転速度を検出するパルス信号であれば、
モール素子の出力や、ロータリエンコーダの出力など各
種のものが利用できる。

【００４４】「全体システムの構成」図３は、モータ速
度制御のシステム全体構成を示すブロック図である。モ
ータ２０は、三相のコイル２０ａ，２０ｂ，２０ｃを有
し、これらコイル２０ａ，２０ｂ，２０ｃへ所定の電流
を供給して、ロータ（図示せず）を回転する。そして、
ロータに対向する部分であって１２０゜ずつ異なる位置
には、３つのホール素子２２ａ，２２ｂ，２２ｃが設け
られており、ロータの回転位相に応じた３相のホール波
形を得る。すなわち、ロータの回転に伴うホール素子２
２ａ，２２ｂ，２２ｃの電流変化がホールアンプ２４
ａ，２４ｂ，２４ｃによって増幅されてホール波形とし
て出力される。

【００４５】ホールアンプ２４ａ，２４ｂ，２４ｃの出
力は、マトリクス回路２６に供給される。このマトリク
ス回路２６は、ロータの回転位相に伴うホール波形に基
づき、モータ２０のコイル２０ａ，２０ｂ，２０ｃに対
し供給するモータ駆動電流の位相を決定する。そして、
このマトリクス回路２６からの信号は出力駆動回路２８
に供給される。

【００４６】この出力駆動回路２８は、２つのスイッチ
ングトランジスタの直列接続からなるアームを３本持
ち、合計６つのスイッチングトランジスタのオンオフを
マトリクス回路２６からの信号により制御する。これに
よって、モータ２０の各コイル２０ａ，２０ｂ，２０ｃ
に三相のモータ駆動電流が流れ、モータ２０が駆動され
る。

【００４７】ここで、モータ２０には、その駆動電流の
状態から、回転に伴う逆起電力の変化をＦＧパルスとし
て出力するＦＧパルス発生器３０が設けられている。そ
こで、このＦＧパルス発生器３０からＦＧパルスが発生
され、このＦＧパルスが、速度ディスクリ回路３２に入
力される。

【００４８】速度ディスクリ回路３２は、上述のような
構成をしており、ＦＧパルスの周期が予め設定されてい
る時間に比べて長いときは、回転数が遅いことを示すス
ロー信号Ｓを出力し、入力信号の周期が予め設定されて
いる時間に比べて短いときは、回転数が早いことを示す
ファスト信号Ｆを出力する。

【００４９】なお、カウンタがカウントアップする設定
回転数をモータ回転数指令によって決定することによっ
て、モータの設定回転数が変更され、モータ２０の回転
数を設定回転数に制御することもできる。

【００５０】速度ディスクリ回路３２の出力信号は、出
力制御回路３６に供給され、ここで、積分され、アナロ
グの速度制御信号に変換される。すなわち、スロー信号
Ｓ，ファスト信号Ｆの積分により、設定速度との差に応
じたアナログ信号が得られ、これによって、出力駆動回
路２８における各スイッチングトランジスタのオン時の
電流量が制御される。すなわち、スロー信号Ｓの多いと
きには、モータ駆動電流を大きく変更し、これによって
モータの出力トルクを増大し、回転数を大きくする。ま
た、ファスト信号Ｆの多いときには、モータ駆動電流を
小さく変更し、モータ出力トルクを小さくして、回転数
を小さくする。これによって、モータの回転数が設定回
転数に制御される。

【図面の簡単な説明】

【図１】 実施形態の構成を示すブロック図である。

【図２】 図１の回路の動作を示すタイミングチャート
である。

【図３】 全体システムをの構成例を示すブロック図で
ある。

【図４】 従来例の速度ディスクリ回路の構成を示すブ
ロック図である。

【図５】 従来例の速度ディスクリ回路の動作を示すタ
イミングチャートである。

【符号の説明】

２０ モータ、２２ａ，２２ｂ，２２ｃ ホール素子、
２４ａ，２４ｂ，２４ｃ ホールアンプ、２６ マトリ
クス回路、２８ 出力駆動回路、３０ ＦＧパルス発生
器、３２ 速度ディスクリ回路、３６ 出力制御回路。

Claims (3)

【特許請求の範囲】
1. 【請求項１】 モータの回転速度を示す速度検出信号に
   基づき速度制御信号を発生するモータの速度制御発生回
   路であって、 速度検出信号の周期毎にカウント値をリセットして所定
   のクロックのカウントを行い、カウント値が所定値に至
   ったときにカウントアップ信号を出力するカウント手段
   と、 このカウント手段のリセットの時にカウントアップ信号
   が出力されていた場合に加速、カウントアップ信号が出
   力されていなかった時に減速を指令する速度制御信号を
   発生する制御信号発生手段と、 を有することを特徴とするモータの速度制御信号発生回
   路。
2. 【請求項２】 請求項１に記載の回路において、 上記カウント手段は、カウントアップ信号を出力された
   時に、次のリセットまでの時間におけるカウント手段の
   カウントを禁止するとともに、この時間に対応する加速
   を指令する速度制御信号を出力することを特徴とするモ
   ータの速度制御信号発生回路。
3. 【請求項３】 請求項１または２に記載の回路におい
   て、 上記制御信号発生手段は、 カウント手段のリセット時までにカウントアップ信号が
   出力されていなかった時に、その時のカウント値に対応
   する値を記憶するデータ保持手段と、 このデータ保持手段に記憶されている値と、カウント手
   段のカウント値を比較し、カウント手段のリセットを行
   わずにカウントを継続していればカウントアップ信号が
   出力されたはずの時間を検出する差時間検出手段と、 を有し、 カウント手段のリセットから差時間検出手段で検出され
   たカウントアップ信号が出力されたはずの時間までの
   間、減速を指令する速度制御信号を出力することを特徴
   とするモータの速度制御信号発生回路。