JPH09312558A

JPH09312558A - データ伝送回路

Info

Publication number: JPH09312558A
Application number: JP8128831A
Authority: JP
Inventors: Hiroshi Tamemoto; 博爲本; Shigenori Imai; 繁規今井; Yuuki Kajikawa; 祐希鍜治川; Kazuya Fujimoto; 和也藤本; Hiroshi Tanaka; 洋田中; Kazuo Taki; 和男瀧
Original assignee: Sharp Corp
Current assignee: Sharp Corp
Priority date: 1996-05-23
Filing date: 1996-05-23
Publication date: 1997-12-02
Anticipated expiration: 2016-05-23
Also published as: JP3262258B2

Abstract

(57)【要約】【課題】選択されない経路上のスイッチ回路ＳＳの切
り換えを行わないようにして、不要な充放電電流や貫通
電流をなくすデータ伝送回路を提供する。【解決手段】パストランジスタＱ1〜Ｑ4のソース−ド
レイン間を信号経路とするスイッチ回路ＳＳをバイナリ
ーツリー構造に接続したデータ信号切替回路１と、アド
レス信号の各ビット信号Ａ0〜Ａ3をデータ信号切替回路
１の２分木状の各段における選択された経路上のスイッ
チ回路ＳＳの制御入力端子にのみ供給するアドレス信号
分配回路２とを設ける。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、ディジタル回路に
おいてデータ信号の分配や選択などを行うデータ伝送回
路に関する。

【０００２】

【従来の技術】ディジタル回路で使用されるデータ分配
回路（デマルチプレクサ）やデータ選択回路（マルチプ
レクサ）等のデータ伝送回路は、通常はＣＭＯＳ[Compl
ementary Metal Oxide Semiconductor]論理回路によっ
て構成されている。このＣＭＯＳ論理回路は、相補型の
ＰチャンネルとＮチャンネルのＭＯＳトランジスタを用
いたものであり、ＴＴＬ[Transistor Transistor Logi
c]などに比べて消費電力が極めて少なくなるという利点
を有する。

【０００３】上記ＣＭＯＳ論理回路を用いたデータ分配
回路の回路例を図１１に示す。このデータ分配回路は、
入力信号ＩＮと２ビットのアドレス信号Ａ0，Ａ1を入力
する４個の３入力ＡＮＤゲート１１によって構成され
る。ただし、各３入力ＡＮＤゲート１１に入力されるア
ドレス信号Ａ0，Ａ1は、適宜インバータ回路１２，１２
によって反転される。従って、これら４個の３入力ＡＮ
Ｄゲート１１は、アドレス信号Ａ0，Ａ1に応じていずれ
か１個のみが入力信号ＩＮを通過させるので、この入力
信号ＩＮを４箇所の出力信号ＯＵＴ1〜ＯＵＴ4に振り分
けることができる。

【０００４】各３入力ＡＮＤゲート１１は、図１２に示
すように、３個のＰチャンネルＭＯＳトランジスタＱ21
〜Ｑ23の並列回路と３個のＮチャンネルＭＯＳトランジ
スタＱ24〜Ｑ26の直列回路を電源ＶDDと接地ＧＮＤの間
に直列に接続した論理回路の出力に、ＰチャンネルとＮ
チャンネルのＭＯＳトランジスタＱ27，Ｑ28によるイン
バータ回路を接続することにより構成される。

【０００５】従って、入力が定常状態であれば必ず３個
のＰチャンネルＭＯＳトランジスタＱ21〜Ｑ23が全て遮
断されるか、３個のＮチャンネルＭＯＳトランジスタＱ
24〜Ｑ26のいずれかが遮断され、しかも、その出力がＭ
ＯＳトランジスタＱ27，Ｑ28の高インピーダンスのゲー
トに入力されるので、消費電力が極めて少なくなる。

【０００６】しかし、上記データ分配回路の場合であれ
ば、アドレス信号Ａ0，Ａ1が切り替わる信号変化の過渡
期に、ＰチャンネルとＮチャンネルのＭＯＳトランジス
タＱ21〜Ｑ26が同時に導通することがあり、この際に電
源ＶDDと接地ＧＮＤの間に貫通電流が流れることにな
る。

【０００７】そこで、このような電源接地間の貫通電流
をなくすと共にトランジスタ数も削減できるパストラン
ジスタを用いた回路方式が従来から提案されている。パ
ストランジスタを用いたデータ選択回路の回路例を図１
３に示す。このデータ選択回路は、４ビットのアドレス
信号Ａ0〜Ａ3に応じて、１６ビットの各入力信号ＩＮ0
〜ＩＮ15からいずれかを選択し出力信号ＯＵＴとして出
力する回路であり、１５個のスイッチ回路ＳＳをバイナ
リーツリー（binary tree）構造（２分木状）に接続す
ることにより構成される。

【０００８】各スイッチ回路ＳＳは、図１４に示すよう
に、２つの選択端子ｂ，ｃがそれぞれパストランジスタ
Ｑ31，Ｑ32を介して１つの共通端子ａに接続されたもの
である。パストランジスタＱ31，Ｑ32は、ここではいず
れもＮチャンネルＭＯＳトランジスタからなり、ソース
−ドレイン間を介して選択端子ｂ，ｃと共通端子ａとの
間を接続するように配置されている。

【０００９】また、一方のパストランジスタＱ32のゲー
トには、制御入力端子ｓが接続され、他方のパストラン
ジスタＱ31のゲートにはこの制御入力端子ｓを反転させ
た制御入力端子ｓバーが接続されている。従って、各ス
イッチ回路ＳＳは、制御入力端子ｓの信号レベルに応じ
て、パストランジスタＱ31又はパストランジスタＱ32の
いずれかが導通するので、選択端子ｂ，ｃに入力された
信号のいずれか一方を選択して共通端子ａから出力する
ことができる。

【００１０】図１３に示したように、上記バイナリーツ
リー構造の最上段には１個のスイッチ回路ＳＳ30が配置
され、２段目には２個のスイッチ回路ＳＳ20，ＳＳ21が
配置され、３段目には４個のスイッチ回路ＳＳ10〜ＳＳ
13が配置され、最下段には８個のスイッチ回路ＳＳ00〜
ＳＳ07が配置される。そして、順次上段のスイッチ回路
ＳＳの選択端子ｂ，ｃにそれぞれ下段のスイッチ回路Ｓ
Ｓの共通端子ａを接続することにより、１５個のスイッ
チ回路ＳＳがバイナリーツリー構造に接続される。ここ
で、各スイッチ回路ＳＳは、バイナリーツリー構造にお
ける各節点（node）に配置されることになる。そして、
各スイッチ回路ＳＳが配置される段は、この２分木にお
ける節点の深さ（depth）を表し、最上段のスイッチ回
路ＳＳ30が根（root）となる。

【００１１】１６ビットの各入力信号ＩＮ0〜ＩＮ15
は、最下段の８個のスイッチ回路ＳＳ00〜ＳＳ07の各選
択端子ｂ，ｃに入力され、出力信号ＯＵＴは、最上段の
１個のスイッチ回路ＳＳ30の共通端子ａから出力され
る。また、４ビットのアドレス信号の各ビット信号Ａ0
〜Ａ3とこれを反転したビット信号Ａ0バー〜Ａ3バー
は、それぞれバイナリーツリー構造のスイッチ回路ＳＳ
の制御入力端子ｓ，ｓバーに入力される。

【００１２】即ち、最上位のビット信号Ａ3，Ａ3バーは
最上段のスイッチ回路ＳＳ30の制御入力端子ｓ，ｓバー
に入力され、ビット信号Ａ2，Ａ2バーは２段目のスイッ
チ回路ＳＳ20〜ＳＳ21の制御入力端子ｓ，ｓバーに入力
され、ビット信号Ａ1，Ａ1バーは３段目のスイッチ回路
ＳＳ10〜ＳＳ13の制御入力端子ｓ，ｓバーに入力され、
ビット信号Ａ0，Ａ0バーは最下段のスイッチ回路ＳＳ00
〜ＳＳ07の制御入力端子ｓ，ｓバーに入力される。

【００１３】従って、１６ビットの各入力信号ＩＮ0〜
ＩＮ15は、バイナリーツリー構造の各段のスイッチ回路
ＳＳを通過する際に、これらアドレス信号の各ビット信
号Ａ0〜Ａ3に応じて順次隣接するもののいずれかが選択
され、最後に最上段のスイッチ回路ＳＳ30で選択された
入力信号ＩＮ0〜ＩＮ15のいずれかが出力信号ＯＵＴと
して出力されることになる。

【００１４】例えば、アドレス信号Ａ0〜Ａ3が“Ａｈ”
（「ｈ」は１６進表記を示す）、即ち２進表記で“１０
１０”である場合には、ビット信号Ａ0，Ａ2がＨレベル
になると共にビット信号Ａ1バー，Ａ3バーがＨレベルに
なる。この結果、最上段のスイッチ回路ＳＳ30はパスト
ランジスタＱ32のみが導通し、２段目のスイッチ回路Ｓ
Ｓ20〜ＳＳ21はパストランジスタＱ31のみが導通し、３
段目のスイッチ回路ＳＳ10〜ＳＳ13はパストランジスタ
Ｑ32のみが導通し、最下段のスイッチ回路ＳＳ00〜ＳＳ
07はパストランジスタＱ31のみが導通する。従って、こ
の場合には、入力信号ＩＮ10がスイッチ回路ＳＳ05，Ｓ
Ｓ12，ＳＳ21，ＳＳ30の経路を通って出力信号ＯＵＴと
して出力される。

【００１５】また、このアドレス信号Ａ0〜Ａ3が“５
ｈ”（２進表記で“０１０１”）に変化した場合には、
ビット信号Ａ0バー，Ａ2バーがＨレベルになると共にビ
ット信号Ａ1，Ａ3がＨレベルになるので、最上段のスイ
ッチ回路ＳＳ30はパストランジスタＱ31のみが導通し、
２段目のスイッチ回路ＳＳ20〜ＳＳ21はパストランジス
タＱ32のみが導通し、３段目のスイッチ回路ＳＳ10〜Ｓ
Ｓ13はパストランジスタＱ31のみが導通し、最下段のス
イッチ回路ＳＳ00〜ＳＳ07はパストランジスタＱ32のみ
が導通する。従って、この場合には、入力信号ＩＮ5が
スイッチ回路ＳＳ02，ＳＳ11，ＳＳ20，ＳＳ30の経路を
通って出力信号ＯＵＴとして出力される。

【００１６】なお、上記データ選択回路は、スイッチ回
路ＳＳのパストランジスタＱが双方向にデータ信号を伝
送させることができるので、入出力を逆にしてデータ分
配回路として用いることもできる。

【００１７】

【発明が解決しようとする課題】ところが、上記データ
選択回路では、アドレス信号Ａ0〜Ａ3が“Ａｈ”から
“５ｈ”に変化した場合には、ビット信号Ａ0〜Ａ3が全
て反転するので、全てのスイッチ回路ＳＳにおけるパス
トランジスタＱ31，Ｑ32の導通と遮断が切り替わる。す
ると、例えば入力信号ＩＮ13の場合であれば、アドレス
信号Ａ0〜Ａ3が“Ａｈ”の間は、スイッチ回路ＳＳ06の
パストランジスタＱ32で直ちに遮断されるが、アドレス
信号Ａ0〜Ａ3が“５ｈ”に変わると、スイッチ回路ＳＳ
06，ＳＳ13，ＳＳ21の経路が通じ、スイッチ回路ＳＳ30
のパストランジスタＱ32まで達して遮断されることにな
る。

【００１８】従って、入力信号ＩＮ13の供給側では、こ
のようにアドレス信号Ａ0〜Ａ3の変化によって経路が延
長されると、この延長された経路上の浮遊容量や寄生容
量などの充放電を行うために電流を流す必要が生じる。
そして、アドレス信号Ａ0〜Ａ3がどのように変化した場
合にも、このような無駄な充放電電流は多少なりとも発
生する。

【００１９】このため、従来のパストランジスタを用い
たデータ選択回路では、ＣＭＯＳ論理回路を用いた場合
に生じる電源接地間の貫通電流はなくすことはできる
が、アドレス信号Ａ0〜Ａ3の変化時に、選択されない経
路上のスイッチ回路ＳＳのパストランジスタＱまでが切
り換わるので、これらの経路上で不要な信号変化が生じ
無駄な充放電電流が流れるために、消費電力を十分に減
少させることができないという問題があった。

【００２０】また、アドレス信号のビット信号Ａ0〜Ａ3
とこれを反転させたビット信号Ａ0バー〜Ａ3バーとの間
にタイミングスキューが生じた場合には、このアドレス
信号が変化する過渡期に、各スイッチ回路ＳＳのパスト
ランジスタＱ31とパストランジスタＱ32が同時に導通す
るおそれがある。例えば最下位のビット信号Ａ0とビッ
ト信号Ａ0バーとの間にタイミングスキューが発生する
と、最下段の各スイッチ回路ＳＳ00〜ＳＳ07のパストラ
ンジスタＱ31，Ｑ32が同時に導通し、入力信号ＩＮ0，
ＩＮ1の間や入力信号ＩＮ2，ＩＮ3の間などの隣接する
入力信号ＩＮの間が短絡されて、これらの信号レベルが
異なる場合に貫通電流が流れるおそれがある。

【００２１】しかも、アドレス信号Ａ0〜Ａ3が変化する
と、上記のように、選択されない経路上のスイッチ回路
ＳＳのパストランジスタＱまでが切り換わるので、例え
ば最下位のビット信号Ａ0が変化した場合には、最下段
の８個全てのスイッチ回路ＳＳでこのような入力信号Ｉ
Ｎ間の貫通電流が流れるおそれが生じる。

【００２２】このため、従来のパストランジスタを用い
たデータ選択回路では、アドレス信号Ａ0〜Ａ3の変化時
に、選択されない経路上のスイッチ回路ＳＳのパストラ
ンジスタＱを介しても入力信号ＩＮ間に貫通電流が流れ
るおそれが生じるので、これによっても消費電力を十分
に減少させることができないという問題があった。

【００２３】本発明は、上記事情に鑑み、選択されない
経路上のスイッチ回路の切り換えを行わないようにし
て、不要な充放電電流や貫通電流をなくすデータ伝送回
路を提供することを目的としている。

【００２４】

【課題を解決するための手段】本発明のデータ伝送回路
は、１つの共通端子にそれぞれＭＯＳトランジスタのソ
ース−ドレイン間を介して２つの選択端子を接続すると
共に、これらのＭＯＳトランジスタのゲートに制御入力
の入力信号をそのまま又は反転させて入力することによ
り、該入力信号に応じていずれか一方の選択端子のみを
共通端子と導通させるスイッチ回路が、順次上段のスイ
ッチ回路の２つの選択端子にそれぞれ下段のスイッチ回
路の共通端子を接続することによりバイナリーツリー構
造に接続されたデータ信号切替回路を備えたデータ伝送
回路において、アドレス信号の各ビット信号を該データ
信号切替回路のバイナリーツリー構造の各段に対応さ
せ、該データ信号切替回路における最上段のスイッチ回
路の制御入力に、該最上段に対応するビット信号を供給
すると共に、以降の各段について、該段の複数のスイッ
チ回路のうち、ビット信号が供給された１段上の段のス
イッチ回路における共通端子と導通する側の選択端子に
接続されたスイッチ回路の制御入力にのみ、該段に対応
するビット信号を供給するアドレス信号分配回路を備え
ており、そのことにより上記目的が達成される。

【００２５】好ましくは、前記アドレス信号分配回路
が、前記アドレス信号における最上段に対応するものを
除く各ビット信号ごとに、前記スイッチ回路を該ビット
信号の対応する段よりも１段少ない段数のバイナリーツ
リー構造に接続すると共に、該バイナリーツリー構造の
最下段のスイッチ回路の各選択端子に、該選択端子から
ビット信号が出力されなくなった場合にも直前のビット
信号を出力し続ける保持回路を接続したアドレス信号切
換回路をそれぞれ備え、該最上段に対応するものを除く
各ビット信号をそれぞれのアドレス信号切換回路におけ
る最上段のスイッチ回路の共通端子に入力し、該最上段
に対応するビット信号を該各アドレス信号切換回路と前
記データ信号切替回路とにおける該最上段のスイッチ回
路の制御入力に入力し、かつ、該各アドレス信号切換回
路における各保持回路が出力するビット信号を他のより
段数の多い各アドレス信号切換回路と該データ信号切替
回路とにおける該ビット信号が対応する段のスイッチ回
路の制御入力にそれぞれ入力するものである。

【００２６】また、好ましくは、前記データ信号切替回
路が、バイナリーツリー構造の最上段のスイッチ回路の
共通端子にデータ信号を入力すると共に、最下段のスイ
ッチ回路の選択端子のいずれかからこのデータ信号を出
力するデータ分配回路である。

【００２７】また、好ましくは、前記データ信号切替回
路が、バイナリーツリー構造の最下段の各スイッチ回路
の各選択端子にデータ信号を入力すると共に、最上段の
スイッチ回路の共通端子からこれらのうちのいずれかの
データ信号を出力するデータ選択回路である。

【００２８】また、好ましくは、前記データ信号切替回
路が、バイナリーツリー構造の最上段のスイッチ回路の
共通端子にデータ信号を入力すると共に、最下段のスイ
ッチ回路の選択端子のいずれかからこのデータ信号を出
力し、かつ、他の最下段のスイッチ回路の選択端子から
所定の論理レベルを出力するデコーダ回路である。

【００２９】以下作用について説明する。

【００３０】上記構成により、アドレス信号の各ビット
信号は、データ信号切替回路の全てのスイッチ回路では
なく、そのアドレス信号によって選択される経路上のス
イッチ回路のみに供給される。従って、このアドレス信
号によって選択されない全ての経路上のスイッチ回路は
選択端子の切り換えを行わないので、これらの経路上で
の不要な信号変化がなくなり無駄な充放電電流をなくす
ことができる。しかも、必要最小限のスイッチ回路のみ
が選択端子の切り換えを行うので、アドレス信号の変化
時にデータ信号間に貫通電流が流れるおそれも減少させ
ることができる。

【００３１】なお、ここでいうアドレス信号は、メモリ
やＩ／Ｏポートのアドレスを示す信号に限らず、コード
化された信号一般を示す。

【００３２】また、上記構成により、データ信号切替回
路と同様にスイッチ回路をバイナリーツリー構造に接続
したアドレス信号切換回路をアドレス信号の各ビット信
号ごとに設けることによってアドレス信号分配回路を構
成することができる。各アドレス信号切換回路は、デー
タ信号切替回路の対応する段における選択される経路上
のスイッチ回路にのみビット信号を供給するように分配
を行う。また、データ信号切替回路における選択されな
い経路上の各スイッチ回路には、保持回路から以前のビ
ット信号が供給されるので、これらのスイッチ回路では
選択端子の切り換えが起こらない。

【００３３】さらに、上記構成により、データ伝送回路
をデータ分配回路として用いることができる。

【００３４】さらに、上記構成により、データ伝送回路
をデータ選択回路として用いることができる。

【００３５】さらに、上記構成により、データ伝送回路
をデコーダ回路として用いることができる。この場合、
データ信号切替回路の各スイッチ回路は、共通端子と導
通しない側の選択端子から所定の論理レベルを出力する
ように構成される。

【００３６】

【発明の実施の形態】以下に本発明の実施の形態を図面
に基づき具体的に説明する。

【００３７】（実施形態１）図１〜図８は本発明データ
伝送回路の実施形態１を示す。なお、図１３に示した従
来例と同様の機能を有する構成部材には同じ符号を付し
てある。

【００３８】本実施形態１では、データ伝送回路をデー
タ分配／選択回路に適用した場合を説明する。このデー
タ分配／選択回路は、図１に示すように、データ信号切
替回路１とアドレス信号分配回路２とで構成される。

【００３９】データ信号切替回路１は、図１３に示した
データ選択回路とほぼ同様の構成であり、１５個のスイ
ッチ回路ＳＳをバイナリーツリー構造に接続したもので
ある。そして、アドレス信号分配回路２から供給される
ビット信号に応じて、入出力端子ＩＯXに入力された信
号をいずれかの入出力端子ＩＯ0〜ＩＯ15から出力させ
るデータ分配回路として用いたり、入出力端子ＩＯ0〜
ＩＯ15に入力された１６ビットの信号のいずれかを選択
して入出力端子ＩＯXから出力させるデータ選択回路と
して用いることができる。

【００４０】各スイッチ回路ＳＳは、図２に示すよう
に、１つの共通端子ａと２つの選択端子ｂ，ｃと１つの
制御入力端子ｓを有する。一方の選択端子ｂは、Ｐチャ
ンネルとＮチャンネルのＭＯＳトランジスタからなるパ
ストランジスタＱ1，Ｑ2の並列回路を介して共通端子ａ
に接続されている。また、他方の選択端子ｃは、Ｐチャ
ンネルとＮチャンネルのＭＯＳトランジスタからなるパ
ストランジスタＱ3，Ｑ4の並列回路を介して共通端子ａ
に接続されている。そして、制御入力端子ｓは、パスト
ランジスタＱ1，Ｑ4のゲートに接続されると共に、イン
バータ回路３を介してパストランジスタＱ2，Ｑ3のゲー
トに接続されている。

【００４１】従って、このスイッチ回路ＳＳは、制御入
力端子ｓの信号レベルに応じてパストランジスタＱ1，
Ｑ2の双方又はパストランジスタＱ3，Ｑ4の双方のいず
れかが導通する。このため、共通端子ａに入力された信
号を選択端子ｂ，ｃのいずれか一方に振り分けて出力し
たり、選択端子ｂ，ｃに入力された信号のいずれか一方
を選択して共通端子ａから出力することができる。

【００４２】上記スイッチ回路ＳＳは、図３に示すよう
に、ＮチャンネルのＭＯＳトランジスタからなるパスト
ランジスタＱ5，Ｑ6によって構成することもできる。こ
の場合、選択端子ｂ，ｃは、それぞれこれらのパストラ
ンジスタＱ5，Ｑ6を介して共通端子ａに接続される。ま
た、制御入力端子ｓは、パストランジスタＱ6のゲート
に接続されると共に、インバータ回路３を介してパスト
ランジスタＱ5のゲートに接続される。

【００４３】このスイッチ回路ＳＳは、図１４に示した
従来例の場合と同様に、インバータ回路３を設ける代わ
りに制御入力端子ｓバーを設けて、この制御入力端子ｓ
バーをパストランジスタＱ5のゲートに接続するように
してもよい。なお、パストランジスタＱ5，Ｑ6は、Ｐチ
ャンネルのＭＯＳトランジスタで構成することもでき
る。

【００４４】データ信号切替回路１は、図１に示したよ
うに、上記バイナリーツリー構造の最上段に１個のスイ
ッチ回路ＳＳ30を配置し、２段目に２個のスイッチ回路
ＳＳ20，ＳＳ21を配置し、３段目に４個のスイッチ回路
ＳＳ10〜ＳＳ13を配置し、最下段に８個のスイッチ回路
ＳＳ00〜ＳＳ07を配置する。そして、順次上段のスイッ
チ回路ＳＳの選択端子にそれぞれ下段のスイッチ回路Ｓ
Ｓの共通端子を接続することにより、１５個のスイッチ
回路ＳＳをバイナリーツリー構造に接続する。

【００４５】また、最上段のスイッチ回路ＳＳ30の共通
端子には入出力端子ＩＯXが接続され、最下段の８個の
スイッチ回路ＳＳ00〜ＳＳ07の各選択端子にはそれぞれ
入出力端子ＩＯ0〜ＩＯ15が接続されている。

【００４６】このデータ信号切替回路１をデータ分配回
路として用いる場合には、入出力端子ＩＯXにデータ信
号を入力し、いずれかの入出力端子ＩＯ0〜ＩＯ15から
データ信号を出力させる。また、データ選択回路として
用いる場合には、入出力端子ＩＯ0〜ＩＯ15にそれぞれ
データ信号を入力し、いずれかのデータ信号を入出力端
子ＩＯXから出力させる。

【００４７】アドレス信号分配回路２は、７個のスイッ
チ回路Ｓをバイナリーツリー構造に接続したアドレス信
号切換回路２ａと、３個のスイッチ回路Ｓをバイナリー
ツリー構造に接続したアドレス信号切換回路２ｂと、１
個のスイッチ回路Ｓからなるアドレス信号切換回路２ｃ
とで構成されている。

【００４８】スイッチ回路Ｓは、図２や図３などに示し
たデータ信号切替回路１のスイッチ回路ＳＳと同じ構成
のものである。アドレス信号切換回路２ａは、最上段の
１個のスイッチ回路Ｓ20と２段目の２個のスイッチ回路
Ｓ10，Ｓ11と最下段の４個のスイッチ回路Ｓ00〜Ｓ03と
からなる。そして、最上段のスイッチ回路Ｓ20の共通端
子には、アドレス信号の最下位のビット信号Ａ0が入力
される。また、最下段の４個のスイッチ回路Ｓ00〜Ｓ03
の各選択端子は、それぞれ保持回路Ｈ00〜Ｈ07を介し
て、上記データ信号切替回路１の最下段のスイッチ回路
ＳＳ00〜ＳＳ07の各制御入力端子ｓに接続されている。

【００４９】アドレス信号切換回路２ｂは、最上段の１
個のスイッチ回路Ｓ21と最下段の２個のスイッチ回路Ｓ
12，Ｓ13とからなる。そして、最上段のスイッチ回路Ｓ
21の共通端子には、アドレス信号のビット信号Ａ1が入
力される。また、最下段の２個のスイッチ回路Ｓ12，Ｓ
13の各選択端子は、それぞれホールド回路Ｈ14〜Ｈ17を
介して、アドレス信号切換回路２ａの最下段のスイッチ
回路Ｓ00〜Ｓ03の各制御入力端子ｓに接続されると共
に、上記データ信号切替回路１の３段目のスイッチ回路
ＳＳ10〜ＳＳ13の各制御入力端子ｓにも接続されてい
る。

【００５０】アドレス信号切換回路２ｃは、１個のスイ
ッチ回路Ｓ22からなり、このスイッチ回路Ｓ22の共通端
子には、アドレス信号のビット信号Ａ2が入力される。
また、このスイッチ回路Ｓ22の各選択端子は、それぞれ
ホールド回路Ｈ24，Ｈ25を介して、アドレス信号切換回
路２ａの２段目のスイッチ回路Ｓ10，Ｓ11の各制御入力
端子ｓに接続されると共に、アドレス信号切換回路２ｂ
の最下段のスイッチ回路Ｓ12，Ｓ13の各制御入力端子ｓ
にも接続され、さらに、上記データ信号切替回路１の２
段目のスイッチ回路ＳＳ20，ＳＳ21の各制御入力端子ｓ
にも接続されている。なお、このアドレス信号切換回路
２ｃは、１個のスイッチ回路Ｓ22をバイナリーツリー構
造に接続したものと考えることができ、このスイッチ回
路Ｓ22が最上段と最下段のものとなる。

【００５１】上記ホールド回路Ｈは、図４に示すよう
に、２個のインバータ回路４，４を巡回状に接続したフ
リップフロップ回路であり、入力信号をこれらのインバ
ータ回路４，４で保持することにより、入力側がハイイ
ンピーダンス状態になった場合にも、引き続き直前の入
力信号を出力し続けることができる。なお、このホール
ド回路Ｈは、４個以上の偶数個のインバータ回路を巡回
状に接続したものであってもよいし、他の通常の構成の
フリップフロップ回路を用いることもできる。

【００５２】また、アドレス信号分配回路２では、アド
レス信号の最上位のビット信号Ａ3をホールド回路Ｈ30
を介して、アドレス信号切換回路２ａ，２ｂ，２ｃの最
上段のスイッチ回路Ｓ20〜Ｓ22と上記データ信号切替回
路１の最上段のスイッチ回路ＳＳ30の各制御入力端子ｓ
に入力するようになっている。なお、このビット信号Ａ
3は、ハイインピーダンス状態となることがなければ、
ホールド回路Ｈ30を介することなく直接各制御入力端子
ｓに入力するようにしてもよい。

【００５３】上記構成のデータ分配／選択回路におい
て、アドレス信号Ａ0〜Ａ3が“Ａｈ”（２進表記で“１
０１０”）から“５ｈ”（２進表記で“０１０１”）に
変化する場合の動作を説明する。

【００５４】まず、アドレス信号Ａ0〜Ａ3が“Ａｈ”と
なる場合には、最上位のビット信号Ａ3によって、保持
回路Ｈ30の出力であるノードＮ30がＨレベルになる。す
ると、図５に示すように、アドレス信号分配回路２で
は、スイッチ回路Ｓ20〜Ｓ22がノードＮ21，Ｎ23，Ｎ25
側の選択端子に切り替わる。また、ビット信号Ａ2によ
ってこのノードＮ25がＬレベルになるので、スイッチ回
路Ｓ11，Ｓ13がノードＮ12，Ｎ16側の選択端子に切り替
わると共に、ビット信号Ａ1によってこのノードＮ16が
Ｈレベルになるので、スイッチ回路Ｓ02がノードＮ05側
の選択端子に切り替わり、ビット信号Ａ0によってこの
ノードＮ05がＬレベルになる。

【００５５】従って、ビット信号Ａ3によってノードＮ3
0がＨレベルになることにより、データ信号切替回路１
の最上段のスイッチ回路ＳＳ30がノードＳＮ31側の選択
端子に切り替わり、ビット信号Ａ2によってノードＮ25
がＬレベルになることにより、２段目のスイッチ回路Ｓ
Ｓ21がノードＳＮ22側の選択端子に切り替わり、ビット
信号Ａ1によってノードＮ16がＨレベルになることによ
り、３段目のスイッチ回路ＳＳ12がノードＳＮ15側の選
択端子に切り替わり、ビット信号Ａ0によってノードＮ0
5がＬレベルになることにより、最下段のスイッチ回路
ＳＳ05が入出力端子ＩＯ10側の選択端子に切り替わる。
そして、データ信号切替回路１では、ノードＳＮ31，Ｓ
Ｎ22，ＳＮ15を通る経路を介して入出力端子ＩＯXと入
出力端子ＩＯ10が接続される。

【００５６】即ち、アドレス信号分配回路２では、図６
に示すように、時刻ｔ1にアドレス信号Ａ0〜Ａ3が“Ａ
ｈ”になると、順次ノードＮ30がＨレベルとなり、ノー
ドＮ25がＬレベルとなり、ノードＮ16がＨレベルとな
り、ノードＮ05がＬレベルとなる。また、これに伴いデ
ータ信号切替回路１では、図７に示すように、順次ノー
ドＳＮ15，ＳＮ22，ＳＮ31が入出力端子ＩＯ10と接続さ
れ、最終的に入出力端子ＩＯXが入出力端子ＩＯ10と接
続される。そして、アドレス信号分配回路２の他のノー
ドＮは、ホールド回路Ｈによって以前の信号レベルが保
持されるので、データ信号切替回路１の他のノードＮ
も、以前の状態が維持される。

【００５７】次に、アドレス信号Ａ0〜Ａ3が“５ｈ”に
変化すると、最上位のビット信号Ａ3によってノードＮ3
0がＬレベルに変わる。すると、図８に示すように、ア
ドレス信号分配回路２では、スイッチ回路Ｓ20〜Ｓ22が
ノードＮ20，Ｎ22，Ｎ24側の選択端子に切り替わる。ま
た、ビット信号Ａ2によってこのノードＮ24がＨレベル
になるので、スイッチ回路Ｓ10，Ｓ12がノードＮ11，Ｎ
15側の選択端子に切り替わると共に、ビット信号Ａ1に
よってこのノードＮ15がＬレベルになるので、スイッチ
回路Ｓ01がノードＮ02側の選択端子に切り替わり、ビッ
ト信号Ａ0によってこのノードＮ02がＨレベルになる。

【００５８】従って、ビット信号Ａ3によってノードＮ3
0がＬレベルになることにより、データ信号切替回路１
の最上段のスイッチ回路ＳＳ30がノードＳＮ30側の選択
端子に切り替わり、ビット信号Ａ2によってノードＮ24
がＨレベルになることにより、２段目のスイッチ回路Ｓ
Ｓ20がノードＳＮ21側の選択端子に切り替わり、ビット
信号Ａ1によってノードＮ15がＬレベルになることによ
り、３段目のスイッチ回路ＳＳ11がノードＳＮ12側の選
択端子に切り替わり、ビット信号Ａ0によってノードＮ0
2がＨレベルになることにより、最下段のスイッチ回路
ＳＳ02が入出力端子ＩＯ5側の選択端子に切り替わる。
そして、データ信号切替回路１では、ノードＳＮ30，Ｓ
Ｎ21，ＳＮ12を通る経路を介して入出力端子ＩＯXと入
出力端子ＩＯ5が接続される。

【００５９】即ち、アドレス信号分配回路２では、図６
に示すように、時刻ｔ2にアドレス信号Ａ0〜Ａ3が“５
ｈ”に変化すると、順次ノードＮ30がＬレベルに遷移
し、ノードＮ24がＨレベルとなり、ノードＮ15がＬレベ
ルとなり、ノードＮ02がＨレベルとなる。また、これに
伴いデータ信号切替回路１では、図７に示すように、順
次ノードＳＮ12，ＳＮ21，ＳＮ30が入出力端子ＩＯ5と
接続され、最終的に入出力端子ＩＯXが入出力端子ＩＯ5
と接続される。

【００６０】また、この場合にも、図８に示すように、
アドレス信号分配回路２のホールド回路Ｈ05，Ｈ16，Ｈ
25によってノードＮ05，Ｎ16，Ｎ25の直前の信号レベル
が維持されるので、入出力端子ＩＯ10からノードＳＮ1
5，ＳＮ22，ＳＮ31に至る経路もそのまま維持され、ス
イッチ回路ＳＳ30で遮断されることになる。

【００６１】即ち、図６に示すように、時刻ｔ2にアド
レス信号Ａ0〜Ａ3が“５ｈ”に変化した後にも、アドレ
ス信号分配回路２のノードＮ25，Ｎ16，Ｎ05の信号レベ
ルが維持され、これに伴いデータ信号切替回路１でも、
図７に示すように、ノードＳＮ15，ＳＮ22，ＳＮ31が入
出力端子ＩＯ10と接続された状態が維持される。

【００６２】従って、この入出力端子ＩＯ10に入力され
たデータ信号は、アドレス信号Ａ0〜Ａ3が“５ｈ”に変
化した後にも、ノードＳＮ15，ＳＮ22，ＳＮ31の経路が
維持されるので、新たな経路の浮遊容量などを充放電す
るための電流を供給する必要がない。しかも、今回選択
された経路以外の他の経路では、アドレス信号Ａ0〜Ａ3
が“Ａｈ”となる以前から維持されているため、入出力
端子ＩＯ0〜ＩＯ15から供給する充放電電流は必要最小
限に抑えることができる。

【００６３】なお、図５及び図８では、初期状態によっ
ていずれの選択端子に切り替わっているかが不明なスイ
ッチ回路ＳＳ，Ｓについては、この切り換え状態を示し
ていない。

【００６４】この結果、上記のようにアドレス信号Ａ0
〜Ａ3が“Ａｈ”から“５ｈ”に変化した場合に、図６
から明らかなように、確実に信号レベルが変化するのは
アドレス信号分配回路２のノードＮ30だけとなり、初期
状態によってはノードＮ24，Ｎ15，Ｎ02の信号レベルが
変化し、これらに至る図１に示すノードＮ22，Ｎ20，Ｎ
11の信号レベルも変化する可能性がある。

【００６５】また、図７から明らかなように、データ信
号切替回路１のノードＳＮ12，ＳＮ21，ＳＮ30も初期状
態によっては信号レベルが変化する。つまり、本実施形
態１のデータ分配／選択回路では、１箇所のノードの信
号レベルが確実に変化し、９箇所のノードの信号レベル
が変化する可能性を生じるので、最悪で１０箇所、最良
では１箇所のノードの信号レベルが変化する。

【００６６】また、この信号レベルの変化の可能性を５
０％とすると、平均５．５箇所（＝１＋９×０．５）の
ノードの信号レベルが変化する。これに対して、図１３
に示した従来例の場合には、１５個のスイッチ回路ＳＳ
のパストランジスタＱ31，Ｑ32の全てが切り替わるの
で、これらのスイッチ回路ＳＳの間の１４箇所のノード
の信号レベルが全て変化することになる。

【００６７】従って、本実施形態１のデータ分配／選択
回路は、信号レベルが変化するノードを、従来例に比べ
て最悪で約７１％（＝１０／１４）、最良で約７％（＝
１／１４）、平均では約３９％（＝５．５／１４）まで
低減させることができ、これによって無駄な充放電電流
の供給を減少させることができる。しかも、上記アドレ
ス信号の変化によって切り替わるデータ信号切替回路１
のスイッチ回路ＳＳの数も大幅に減少するので、入出力
端子ＩＯ0〜ＩＯ15のデータ信号間に貫通電流が流れる
可能性も従来例に比べて極めて少なくなる。

【００６８】（実施形態２）図９及び図１０は本発明デ
ータ伝送回路の実施形態２を示す。なお、図１〜図３に
示した実施形態１と同様の機能を有する構成部材には同
じ符号を付して具体的な説明は省略する。

【００６９】本実施形態２ではデコーダ回路に適用した
場合について説明する。このデコーダ回路は、図９に示
すように、データデコード回路５とアドレス信号分配回
路２とで構成される。アドレス信号分配回路２は、実施
形態１のものと同じ構成である。また、データデコード
回路５は、実施形態１のデータ信号切替回路１における
スイッチ回路ＳＳをスイッチ回路ＤＳに代えたものであ
る。

【００７０】スイッチ回路ＤＳは、図１０に示すよう
に、１つの共通端子ａと２つの選択端子ｂ，ｃと１つの
制御入力端子ｓを有し、パストランジスタＱ1〜Ｑ4とイ
ンバータ回路３によって図２に示した実施形態１のスイ
ッチ回路ＳＳと同様に構成されている。ただし、一方の
選択端子ｂはパストランジスタＱ7を介して接地され、
他方の選択端子ｃはパストランジスタＱ9を介して接地
されている。

【００７１】また、このパストランジスタＱ7のゲート
には制御入力端子ｓが接続され、パストランジスタＱ8
のゲートにはインバータ回路３を介して制御入力端子ｓ
が接続されている。従って、このスイッチ回路ＤＳは、
制御入力端子ｓによっていずれかの選択端子ｂ，ｃを共
通端子ａに導通させた場合に、導通させなかった側の選
択端子ｂ，ｃを開放するのではなく、この選択端子ｂ，
ｃを接地してＬレベルを出力させるようになる。

【００７２】上記データデコード回路５は、最上段のス
イッチ回路ＤＳ30の共通端子に入力端子Ｅｎａｂｌｅが
接続されてイネーブル信号が入力される。また、最下段
のスイッチ回路ＤＳ00〜ＤＳ07の各選択端子は出力端子
ＯＵＴ0〜ＯＵＴ15に接続されている。そして、実施形
態１のデータ分配／選択回路をデータ分配回路として用
いた場合と同様に、入力端子Ｅｎａｂｌｅに入力された
イネーブル信号ＥｎａｂｌｅのＨレベルをアドレス信号
Ａ0〜Ａ3に応じて選択した出力端子ＯＵＴ0〜ＯＵＴ15
のいずれかから出力することができる。また、選択され
なかった出力端子ＯＵＴ0〜ＯＵＴ15からは、Ｌレベル
が出力される。

【００７３】このようなデコーダ回路においても、アド
レス信号Ａ0〜Ａ3の変化により信号レベルが変化するノ
ードが少なくなるので、無駄な充放電電流の供給を減少
させることができる。また、このアドレス信号の変化に
よって切り替わるデータデコード回路５のスイッチ回路
ＤＳの数も大幅に減少するので、出力端子ＯＵＴ0〜Ｏ
ＵＴ15の間に貫通電流が流れる可能性も、従来に比べて
極めて少なくなる。

【００７４】

【発明の効果】以上の本発明のデータ伝送回路によれ
ば、データ信号切替回路における選択されない経路上の
スイッチ回路が選択端子の切り換えを行わないので、こ
れらの経路上での不要な信号変化がなくなり、浮遊容量
などに充放電電流を供給する無駄をなくして消費電力を
減少させることができるようになる。

【００７５】また、このように必要最小限のスイッチ回
路のみが選択端子の切り換えを行うので、アドレス信号
の変化時にデータ信号間に貫通電流が流れるおそれを減
少させて消費電力をさらに低減させることもできる。

【図面の簡単な説明】

【図１】本発明データ伝送回路の実施形態１を示すもの
であって、データ分配／選択回路の構成を示すブロック
図。

【図２】本発明データ伝送回路の実施形態１を示すもの
であって、スイッチ回路の構成を示す回路ブロック図。

【図３】本発明データ伝送回路の実施形態１を示すもの
であって、スイッチ回路の他の構成を示す回路ブロック
図。

【図４】本発明データ伝送回路の実施形態１を示すもの
であって、ホールド回路の構成を示すブロック図。

【図５】本発明データ伝送回路の実施形態１を示すもの
であって、アドレス信号がＡｈの場合のデータ分配／選
択回路の動作を示すブロック図。

【図６】本発明データ伝送回路の実施形態１を示すもの
であって、アドレス信号分配回路の動作を示すタイミン
グチャート。

【図７】本発明データ伝送回路の実施形態１を示すもの
であって、データ信号切替回路の動作を示すタイミング
チャート。

【図８】本発明データ伝送回路の実施形態１を示すもの
であって、アドレス信号が５ｈに変化した場合のデータ
分配／選択回路の動作を示すブロック図。

【図９】本発明データ伝送回路の実施形態２を示すもの
であって、データ分配／選択回路の構成を示すブロック
図。

【図１０】本発明データ伝送回路の実施形態２を示すも
のであって、スイッチ回路の構成を示す回路ブロック
図。

【図１１】従来例を示すものであって、ＣＭＯＳ論理回
路を用いたデータ分配回路の構成を示すブロック図。

【図１２】従来例を示すものであって、ＣＭＯＳ論理回
路を用いた３入力ＡＮＤゲートの構成を示す回路図。

【図１３】従来例を示すものであって、パストランジス
タを用いたデータ選択回路の構成を示す回路図。

【図１４】従来例を示すものであって、スイッチ回路の
構成を示す回路図。

【符号の説明】

１データ信号切替回路２アドレス信号分配回路２ａアドレス信号切換回路２ｂアドレス信号切換回路２ｃアドレス信号切換回路５データデコード回路ＳＳスイッチ回路Ｓスイッチ回路Ｈホールド回路ＤＳスイッチ回路ａ共通端子ｂ選択端子ｃ選択端子ｓ制御入力端子

───────────────────────────────────────────────────── フロントページの続き (72)発明者鍜治川祐希大阪府大阪市阿倍野区長池町22番22号シャープ株式会社内 (72)発明者藤本和也大阪府大阪市阿倍野区長池町22番22号シャープ株式会社内 (72)発明者田中洋大阪府大阪市阿倍野区長池町22番22号シャープ株式会社内 (72)発明者瀧和男神戸市垂水区御霊町４−６

Claims

【特許請求の範囲】

【請求項１】１つの共通端子にそれぞれＭＯＳトラン
ジスタのソース−ドレイン間を介して２つの選択端子を
接続すると共に、これらのＭＯＳトランジスタのゲート
に制御入力の入力信号をそのまま又は反転させて入力す
ることにより、該入力信号に応じていずれか一方の選択
端子のみを共通端子と導通させるスイッチ回路が、順次
上段のスイッチ回路の２つの選択端子にそれぞれ下段の
スイッチ回路の共通端子を接続することによりバイナリ
ーツリー構造に接続されたデータ信号切替回路を備えた
データ伝送回路において、アドレス信号の各ビット信号を該データ信号切替回路の
バイナリーツリー構造の各段に対応させ、該データ信号
切替回路における最上段のスイッチ回路の制御入力に、
該最上段に対応するビット信号を供給すると共に、以降
の各段について、該段の複数のスイッチ回路のうち、ビ
ット信号が供給された１段上の段のスイッチ回路におけ
る共通端子と導通する側の選択端子に接続されたスイッ
チ回路の制御入力にのみ、該段に対応するビット信号を
供給するアドレス信号分配回路を備えたデータ伝送回
路。
【請求項２】前記アドレス信号分配回路が、前記アドレス信号における最上段に対応するものを除く
各ビット信号ごとに、前記スイッチ回路を該ビット信号
の対応する段よりも１段少ない段数のバイナリーツリー
構造に接続すると共に、該バイナリーツリー構造の最下
段のスイッチ回路の各選択端子に、該選択端子からビッ
ト信号が出力されなくなった場合にも直前のビット信号
を出力し続ける保持回路を接続したアドレス信号切換回
路をそれぞれ備え、該最上段に対応するものを除く各ビット信号をそれぞれ
のアドレス信号切換回路における最上段のスイッチ回路
の共通端子に入力し、該最上段に対応するビット信号を該各アドレス信号切換
回路と前記データ信号切替回路とにおける該最上段のス
イッチ回路の制御入力に入力し、かつ、該各アドレス信号切換回路における各保持回路が出力す
るビット信号を他のより段数の多い各アドレス信号切換
回路と該データ信号切替回路とにおける該ビット信号が
対応する段のスイッチ回路の制御入力にそれぞれ入力す
るものである請求項１記載のデータ伝送回路。
【請求項３】前記データ信号切替回路が、バイナリー
ツリー構造の最上段のスイッチ回路の共通端子にデータ
信号を入力すると共に、最下段のスイッチ回路の選択端
子のいずれかからこのデータ信号を出力するデータ分配
回路である請求項１又は請求項２記載のデータ伝送回
路。
【請求項４】前記データ信号切替回路が、バイナリー
ツリー構造の最下段の各スイッチ回路の各選択端子にデ
ータ信号を入力すると共に、最上段のスイッチ回路の共
通端子からこれらのうちのいずれかのデータ信号を出力
するデータ選択回路である請求項１又は請求項２記載の
データ伝送回路。
【請求項５】前記データ信号切替回路が、バイナリー
ツリー構造の最上段のスイッチ回路の共通端子にデータ
信号を入力すると共に、最下段のスイッチ回路の選択端
子のいずれかからこのデータ信号を出力し、かつ、他の
最下段のスイッチ回路の選択端子から所定の論理レベル
を出力するデコーダ回路である請求項１又は請求項２記
載のデータ伝送回路。