JPH09305376A - リングバッファ制御装置および同装置を用いる画像印刷装置 - Google Patents

Abstract

(57)【要約】 【課題】 画像印刷装置等のデータ処理部と組み合わせ
て、データ処理部での処理を簡単にすることができるリ
ングバッファ制御装置を提供する。 【解決手段】 上位装置４からデータｄ１を受信する受
信バッファ（リングバッファメモリ）５への書き込み、
および同メモリからの読み出しをハードウエアロジック
により実行する。そのハードウエアロジックは、書き込
みアドレス制御部１１によりメモリ５への書き込みアド
レスを漸増し、読み出しアドレス制御部１２によりメモ
リ５からの読み出しアドレスを漸減する。書き込みアド
レスまたは読み出しアドレスがメモリ５の最終アドレス
に一致すると、先頭アドレスを書き込みアドレス制御部
１１または読み出しアドレス制御部１２にリロードし、
受信バッファをリングバッファメモリとして使用する。
また、上記各アドレスの漸増および漸減に伴いバッファ
サイズカウンタ２１を増減し、受信バッファ５が満杯の
時、受信管理部２からビジー信号を出力させ、受信バッ
ファ５が空の時、データ処理部（ＣＰＵ）３にその旨の
信号を出力する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、リングバッファ制
御装置および同装置を用いる画像印刷装置（インクジェ
ット式記録装置等）に関し、特にこのリングバッファ制
御装置と組み合わせて用いることによりデータ処理部の
構成を簡単にできるものに関する。

【０００２】

【従来の技術】従来、画像印刷装置においては、上位機
種から送られるデータ処理は、画像印刷装置に組み込ま
れたプログラムに基づくＣＰＵによるソフトウェアロジ
ックによって行われていた。

【０００３】例えば、図５に示すごとく、画像印刷装置
１０２は、ＣＰＵ１０６、ＲＯＭ１０８、ＲＡＭ１１
０、操作パネル１１２、データ入出力部１１４、印刷機
構インターフェース１１６、印刷機構部１１８およびシ
ステムバス１２０などを備えている。

【０００４】ＣＰＵ１０６はデータ入出力部１１４を介
してホストコンピュータ１０４から受信バッファにデー
タを受信したり、その後受信バッファからデータを読み
出すに際して、書き込み及び読み出しの各アドレスポイ
ンタを漸増または漸減し、またバッファサイズカウンタ
を増減し、受信バッファが満杯になったとき、ホストコ
ンピュータ１０４に対し、ビジー信号を出力するための
制御をする。さらにＣＰＵ１０６は、受信バッファから
読み出したデータを判別し、そのデータが文字コードデ
ータであった場合には文字パターンデータを作成する等
して、ＲＡＭ１１０内の印刷バファにビットマップ形式
のデータを作成すると共に印刷機構インタフェース１１
６を介して印刷機構部１１８を制御して、印刷用紙に印
刷をしなければならない。

【０００５】ところで、近年、高品質の印刷の要求が高
まっているため、画像印刷装置の解像度が次第に高くな
って来ている。高解像度、例えは、ドット解像度とし
て、７２０ｄｐｉの画像印刷装置では一行（縦６０ドッ
ト×横８インチとする）で最大４３，２００バイトのデ
ータを受信しなければならない。

【０００６】このような大量の印字データを記憶領域に
格納して処理する場合に、印字領域を循環メモリとして
使用し、メモリの使用効率を高めるリングバッファ制御
方式の画像印刷装置が提案されている。普通、画像印刷
装置は、この一行を短時間で印刷するが、プリンタの最
大の印刷速度で印刷を行わせるには、この短時間の間
に、前記ＣＰＵ１０６は、上記のようにホストコンピュ
ータ１０４からデータの受信に加えて、リングバッファ
制御、印刷データの作成、印刷に必要な処理やその他の
制御処理を実施する必要がある。通常ＣＰＵ１０６はこ
の短時間のうちデータの受信に相当の時間を使うので、
各種制御に用いられる時間は少なくなる。また、ホスト
コンピュータ１０４に対するビジー信号のアクティブ・
非アクティブの切替タイミングもＣＰＵ１０６が計測し
ておこなっているため、リングバッファ制御を含めた各
種制御に使用できる時間は更に少なくなる。

【０００７】

【発明が解決しようとする課題】このように、リングバ
ッファ制御を採用したとしても、画像印刷装置の解像度
などが向上すればするほど、より短時間に大量のデータ
展開とその処理を行わなければならない。そのため、画
像印刷装置の印刷速度を落とさずに印刷させるために
は、極めて高速のＣＰＵ１０６を使用しなければならな
いという問題点があった。なお、このような問題は、画
像印刷装置に限らず、データをＲＡＭ１０８内のバッフ
ァにリングバッファ制御で展開し、ＣＰＵ１０６で制御
する制御装置一般において生じている。

【０００８】そこで、本発明は、画像印刷装置等のデー
タ処理部と組み合わせて、データ処理部での処理を簡単
にすることができるリングバッファ制御装置および同装
置を用いる画像印刷装置を提供することを目的としてい
る。

【０００９】

【課題を解決するための手段】前述した目的を達成する
ために、本発明のうちで請求項１の発明は、上位装置か
ら受信したデータのリングバッファメモリへの書き込
み、および同メモリからの読み出しをハードウェアロジ
ックにより実行し、その読み出したデータをデータ処理
部で処理するリングバッファ制御装置であって、前記ハ
ードウェアロジックは、前記上位装置からデータを受信
する受信管理部からのインクリメント信号に基づいて前
記リングバッファメモリへの書き込みアドレスを順次漸
増する書き込みアドレス制御部と、前記データ処理部か
らのデクリメント信号に基づいて前記リングバッファメ
モリからの読み出しアドレスを漸減する読み出しアドレ
ス制御部と、前記リングバッファメモリの先頭アドレス
を格納する先頭アドレスレジスタと、前記リングバッフ
ァメモリの最終アドレスを格納する最終アドレスレジス
タと、前記書き込みアドレスと前記最終アドレスを比較
する第１の比較部と、前記読み出しアドレスと前記最終
アドレスを比較する第２の比較部とを備え、前記第１の
比較部において、前記書き込みアドレスと前記最終アド
レスが一致したとき、前記先頭アドレスレジスタの先頭
アドレスを前記書き込みアドレス制御部にリロードし、
前記第２の比較部において、前記読み出しアドレスと前
記先頭アドレスが一致したとき、前記先頭アドレスレジ
スタの先頭アドレスを前記読み出しアドレス制御部にリ
ロードすることを特徴とするものである。

【００１０】書き込みアドレスを順次漸増する書き込み
アドレス制御部と、読み出しアドレスを漸減させる読み
出しアドレス制御部と、先頭アドレスレジスタと、最終
アドレスレジスタと、前記書き込みアドレスと前記最終
アドレスを比較する第１の比較部と、前記書き込みアド
レスと前記最終アドレスを比較する第２の比較部とを有
するアドレス制御回路を設けて、受信バッファをリング
バッファメモリとしたものである。

【００１１】また請求項２記載の発明は、請求項１にお
いて、前記ハードウェアロジックは、さらに、前記リン
グバッファメモリのバッファサイズを格納するバッファ
サイズレジスタと、前記インクリメント信号およびデク
リメント信号を受けて前記リングバッファメモリの格納
領域のサイズを計数するバッファサイズカウンタと、前
記バッファサイズレジスタのバッファサイズと前記バッ
ファサイズカウンタの計数値を比較する第３の比較部と
を備え、前記書き込みアドレスの漸増にともない、前記
バッファサイズカウンタの計数値が前記バッファサイズ
レジスタのバッファサイズと一致したとき、前記第３の
比較部は、前記受信管理部から前記上位装置にビジー信
号を出力させるために前記受信管理部に一致信号を出力
することを特徴とするものである。

【００１２】バッファサイズレジスタとバッファサイズ
カウンタと第３の比較部とを備えたバッファサイズ管理
回路によって、メモリ領域の空きをカウントし、空きが
なくなると前記上位装置にビジー信号を出力して書き込
みを一時停止させる。

【００１３】また請求項３記載の発明は、請求項２にお
いて、前記バッファサイズカンウタが、前記リングバッ
ファメモリでの格納データがないことを示したとき、前
記データ処理部にデータ無し信号を出力することを特徴
とするものである。データ処理部はこのデータ無し信号
でリングバッファメモリにデータがないことを知ること
が出来る。

【００１４】また請求項４記載の発明は、請求項１から
３のいずれかのリングバッファ制御装置を備え、前記デ
ータ処理部は、データを印刷する印刷手段を備えること
を特徴とする画像印刷装置である。画像印刷装置は大量
の印字データを処理するので、この種のリングバッファ
制御装置が使用できる。

【００１５】また請求項５記載の発明は、請求項４にお
いて、前記印刷手段は、インク滴を印刷媒体に向けて噴
出するインクジェット式印刷ヘッドであることを特徴と
する画像印刷装置である。特にインクジェット式印刷ヘ
ッドを有する画像印刷装置は、高解像度が要求され、印
字データ量が多くなる。

【００１６】

【発明の実施の形態】本発明の実施の形態を、図示例と
ともに説明する。図１は本発明の一実施形態であるリン
グバッファ制御装置のブロック図である。

【００１７】図１において、リングバッファ制御装置１
は、受信管理部２とＣＰＵ（データ処理部）３との間に
接続されて用いられる。また、受信管理部２は上位装置
４に接続される。上位装置４は例えばパソコン１０とそ
のインターフェース１０ａとからなっている。受信管理
部２は上位装置４からデータｄ１を受信し、上位装置４
に対して必要に応じてビジー信号ｆ１を送信する。

【００１８】ハードウェアロジックで構成されるリング
バッファ制御装置１は、受信バッファ（リングバッファ
メモリ）５と、アドレス制御回路６と、バッファサイズ
管理回路７とを備えてなる。受信バッファ５をリングバ
ッファメモリとして使用するため、書き込みアドレスを
順次漸増させるとともに、読み出しアドレスを漸減させ
て受信バッファ５に対する書き込み位置と読み出し位置
を指定するのがアドレス制御回路６である。また受信バ
ッファ５のメモリ領域の残量を管理するのがバッファサ
イズ管理回路７である。

【００１９】受信管理部２はインクリメント信号ｆ２を
アドレス制御回路６に出力するとともに、データｄ２を
受信バッファ５に対して出力する。そして、アドレス制
御回路６は前記データｄ２が書き込まれる所定のアドレ
スａ１を受信バッファ５に対して指定する。この書き込
みアドレスａ１は順次漸増される。またＣＰＵ（データ
処理部）３はデクリメント信号ｆ３をアドレス制御回路
６に出力するとともに、受信バッファ５からデータｄ３
を読みだす。そして、アドレス制御回路６は前記データ
ｄ３が読みだされる所定のアドレスａ２を受信バッファ
５に対して指定する。この読み出しアドレスａ２は順次
漸減される。

【００２０】つぎに、受信バッファ５をリングバッファ
メモリとして機能させるアドレス制御回路６の詳細構成
を説明する。アドレス制御回路６は、書き込みアドレス
ポインタ（書き込みアドレス制御部）１１と、読み出し
アドレスポインタ（読み出しアドレス制御部）１２と、
先頭アドレスレジスタ１３と、最終アドレスレジスタ１
４と、第１比較部１５と、第２比較部１６とを備えてな
る。

【００２１】書き込みアドレスポインタ１１は、受信管
理部２からのインクリメント信号ｆ２に基づいて受信バ
ッファ５への書き込みアドレスａ１を順次漸増する。読
み出しアドレスポインタ１２は、ＣＰＵ３からのデクリ
メント信号ｆ３に基づいて受信バッファ５からの読み出
しアドレスａ２を漸減させる。先頭アドレスレジスタ１
３は受信バッファ５の先頭アドレスａ_f を格納し、最終
アドレスレジスタ１４は受信バッファ５の最終アドレス
ａ_e を格納する。

【００２２】第１の比較部１５は、書き込みアドレスａ
１と最終アドレスレジスタ１４に格納された最終アドレ
スａ_e とを比較し、書き込みアドレスａ１と最終アドレ
スａ_e が一致したとき一致信号ｆ６を出力して、先頭ア
ドレスａ_f を書き込みアドレスポインタ１１にリロード
する。すなわち、受信バッファ５のアドレスの最終アド
レスａ_e まで書き込むと、受信バッファ５のアドレスの
先頭アドレスａ_f から書き込みを始めるという循環を行
う。

【００２３】第２の比較部１６は、読み出しアドレスａ
２と最終アドレスａ_e を比較し、読み出しアドレスａ２
と先頭アドレスａ_f が一致したとき一致信号ｆ７を出力
し、先頭アドレスレジスタ１３の先頭アドレスａ_f を読
み出しアドレスポインタ１２にリロードする。すなわ
ち、受信バッファ５のアドレスの最終アドレスａ_e まで
読み込むと、受信バッファ５のアドレスの先頭アドレス
ａ_f から読み出しを始めるという循環を行う。

【００２４】以上説明したように、アドレス制御回路６
は、受信バッファ５におけるデータの書き込みを追いか
けるようにデータの読み出しを行う循環制御を行ってお
り、受信バッファ５のメモリ領域を有効に使用するよう
に機能する。ただし、メモリ領域の循環使用を可能にす
るためには、残りのメモリ領域を管理する必要があるの
で、バッファサイズ管理回路７が設けられている。

【００２５】バッファサイズ管理回路７は、バッファサ
イズカウンタ２１と、バッファサイズレジスタ２２と、
第３比較部２３とからなっている。バッファサイズカウ
ンタ２１は、インクリメント信号ｆ２およびデクリメン
ト信号ｆ３を受けて受信バッファ５（リングバッファメ
モリ）の格納領域のサイズを計数する。バッファサイズ
レジスタ２２は受信バッファ５の格納領域のサイズであ
るバッファサイズを格納する。第３の比較部２３は、バ
ッファサイズカウンタ２１の計数値と、バッファサイズ
レジスタ２２のバッファサイズとを比較し、バッファサ
イズカウンタ２１の計数値がバッファサイズレジスタ２
２のバッファサイズと一致したとき、受信管理部２から
上位装置４にビジー信号ｆ１を出力させるために受信管
理部２に一致信号ｆ４を出力する。またバッファサイズ
カウンタ２１が受信バッファ５の格納領域にデータが全
くなくなると、ＣＰＵ（データ処理部）３にエンプティ
信号ｆ５を出力し、ＣＰＵ（データ処理部）３が必要な
処置を実行できるようにする。

【００２６】つぎに、上述したハードウェアロジックを
有するリングバッファ制御装置１の作動を、図１のブロ
ック図と、図２及び図３のフローチャート図とに基づい
て説明する。図２はリングバッファ制御装置１によるデ
ータ受信処理の手順を示すフローチャート図であり、図
３はリングバッファ制御装置１による読み出し信号処理
の手順を示すフローチャート図である。

【００２７】まずデータ受信処理の手順を図１及び図２
により説明する。上位装置４からのデータｄ１にもとづ
いて受信管理部２から送信されるインクリメント信号ｆ
２と受信データｄ２がリングバッファ制御装置１で受信
される（Ｓ１）。特にインクリメント信号ｆ２は、書き
込みアドレスポインタ１１に出力され、書き込みアドレ
スａ１をインクリメントする（Ｓ２）と同時に、バッフ
ァサイズカウンタ２１にも出力され、その計数値をイン
クリメントする（Ｓ１１）。

【００２８】書き込みアドレスポインタ１１から出力さ
れる書き込みアドレスａ１に基づいて、受信バッファ５
は書き込みアドレスポインタ１１からの書き込みアドレ
スａ１で指令された位置にデータを書き込む（Ｓ３）。
この書き込みとともに、第１比較部１５によって、書き
込みアドレスポインタ１１からの書き込みアドレスａ１
と最終アドレスレジスタａ_e とが比較される（Ｓ４）。
第１比較部１５で一致信号ｆ６が生成されると（Ｓ５，
ＹＥＳ）、先頭アドレスシジスタａ_F を書き込みアドレ
スポインタ１１にリロードし（Ｓ６）、データ受信を終
える（Ｓ７）。第１比較部１５で一致信号ｆ６が生成さ
れないと（Ｓ５，ＮＯ）、そのままデータ受信を終える
（Ｓ７）。以上のフローＳ１〜Ｓ７を繰り返すことで、
次々にデータが受信される。

【００２９】一方、インクリメント信号ｆ２がバッファ
サイズカウンタ２１をインクリメントしたあと、エンプ
ティ信号ｆ５がクリアされる（Ｓ１２）。そして、第３
比較部２３において、バッファサイズカウンタ２１のイ
ンクリメントされたあとの計数値がバッファサイズレジ
スタ２２のバッファサイズと比較される（Ｓ１３）。受
信バッファ５が満杯状態になると、第３比較部２３で一
致信号ｆ４が生成され（Ｓ１４，ＹＥＳ）、その一致信
号ｆ４が受信管理部２に出力され、受信管理部２でビジ
ー信号ｆ１が生成されて上位装置４に出力される（Ｓ１
５）。第３比較部２３で一致信号ｆ４が生成されない
と、そのままフローを終える（Ｓ１６）。インクリメン
ト信号を受けるたびに、フローＳ１１〜Ｓ１６を繰り返
すことで、受信バッファ５のメモリ領域の空きを管理す
る。

【００３０】つぎにデータ読み出し処理の手順を図１及
び図３により説明する。ＣＰＵ（データ処理部）３から
読み出し信号（デクリメント信号ｆ３）が読み出しアド
レスポインタ１２に出力されると同時に、バッファサイ
ズカウンタ２１にも出力される（Ｓ２１）。この読み出
し信号（デクリメント信号ｆ３）に基づいて、読み出し
アドレスポインタ１２の読み出しアドレスａ２のデータ
をＣＰＵ３に転送する（Ｓ２２）。同時に、読み出しア
ドレスポインタ１２の読み出しアドレスａ２をデクリメ
ントする（Ｓ２３）。この読み出しとともに、第２比較
部１６によって、読み出しアドレスポインタ１２での読
み出しアドレスａ２と最終アドレスレジスタａ_e とが比
較される（Ｓ２４）。第２比較部１６で一致信号ｆ７が
生成されると（Ｓ２５，ＹＥＳ）、先頭アドレスシジス
タａ_F を読み出しアドレスポインタ１２にリロードし
（Ｓ２６）、データ受信を終える（Ｓ２７）。第２比較
部１６で一致信号ｆ７が生成されないと（Ｓ２５，Ｎ
Ｏ）、そのままデータ受信を終える（Ｓ２７）。以上の
フローＳ２１〜Ｓ２７を繰り返すことで、次々にデータ
が読みだされる。

【００３１】一方、デクリメント信号ｆ３がバッファサ
イズカウンタ２１をデクリメントする（Ｓ３１）。そし
て、第３比較部２３において、バッファサイズカウンタ
２１のデクリメントされたあとの計数値がバッファサイ
ズレジスタ２２のバファサイズと比較される（Ｓ３
２）。受信バッファ５が満杯状態から読み出しがされる
と、第３比較部２３で一致信号ｆ４が生成され（Ｓ３
３，ＹＥＳ）、受信管理部２からのビジー信号ｆ１が解
除されて（Ｓ３４）、受信バッファ５がもともと満杯で
なければ、第３比較部２３で一致信号ｆ４が生成され
ず、そのままフローを終える（Ｓ３５）。デクリメント
信号を受けるたびに、フローＳ３１〜Ｓ３５を繰り返す
ことで、受信バッファ５のメモリ領域の空きを管理す
る。

【００３２】またバッファサイズカウンタ２１のデクリ
メントされたあとの計数値がゼロになっているかどうか
判断する（Ｓ３６）。ゼロであると（Ｓ３６，ＹＥ
Ｓ）、エンプティ信号ｆ５を生成し、ＣＰＵ３に出力す
る（Ｓ３７）。ゼロでないと（Ｓ３６，ＮＯ）、フロー
を終える（Ｓ３８）。

【００３３】さらに、上述したリングバッファ制御装置
１が適用された画像印刷装置であってインクジェット式
印刷ヘッドを有するものを図４により説明する。図４に
おいて、９は画像印刷装置本体であり、１０はホストコ
ンピュータである。

【００３４】画像印刷装置本体９は、前述した受信管理
部２とリングバッファ制御装置１とＣＰＵ３を備える。
ＣＰＵ３に対するシステムバス３１には、ＲＯＭ３２
と、ＲＡＭ３３と、操作パネル３４と、印刷機構インタ
ーフェース３５が接続されている。また、印刷機構イン
ターフェース３５には、インクジェット式印刷ヘッド３
８を駆動するための印字ヘッド駆動部３６と、記録用紙
を印刷ヘッドに対して主走査方向及び副走査方向に相対
移動させるためのＣＲモータ３９やＬＦモータ４０を駆
動するためのモータ駆動部３７が接続されている。

【００３５】図５の画像印刷装置と異なり、ＣＰＵ３は
リングバッファ制御装置１内のゲートアレイ（アドレス
制御回路６とバッファサイズカウンタ７）に対してデク
リメント信号ｆ３を送信して、受信バッファ５から１パ
ス相当のデータｄ３を読みだす。なお、ホストコンピュ
ータ１０と受信管理部２及びリングバッファ制御装置１
におけるデータの授受については図２及び図３で説明し
た通りである。すなわち、ＣＰＵ３は受信バッファのア
ドレスポインタの管理やバッファサイズの管理という面
倒な作業から解放され、処理が簡単になる。したがっ
て、ＣＰＵ３が印刷に必要な他の機能に専念することが
できたり、それほど高速でもない安価なＣＰＵ３を採用
することを可能にする。

【００３６】さらに、インクジェット式印刷ヘッド３８
の詳細を説明する。ヘッド３８は、それぞれ例えば６４
個の噴射ノズル（記録素子）がそれぞれ形成されたシア
ンインク用記録ヘッド３８ａと、マゼンダインク用記録
ヘッド３８ｂと、イエローインク用記録ヘッド３８ｃ
と、ブラックインク用記録ヘッド３８ｄとが、主走査方
向に並設して設けられている。そして、各記録ヘッド３
８ａ〜３８ｂの６４個の噴射ノズル（記録素子）の各々
には、インク噴射のための圧電素子がそれぞれ設けら
れ、６４個の圧電素子が駆動されることにより、これら
の複数の噴射ノズル（記録素子）から噴射された４色の
カラーインクにより、記録用紙Ｐにフルカラーで画像記
録される。

【００３７】すなわち、前述したリングバッファ制御装
置１を適用すると、データ処理量が飛躍的に増大するフ
ルカラー印字の画像印刷装置について、ＣＰＵの負荷の
制限を気にすることなく、種々のオプション機能を付加
したり、装置全体を安価に製造することが可能になる。

【００３８】

【発明の効果】以上説明したように、請求項１の発明
は、上位装置から受信したデータのリングバッファメモ
リへの書き込み、および同メモリからの読み出しをハー
ドウェアロジックにより実行し、その読み出したデータ
をデータ処理部で処理する構成であるので、データ処理
部は、リングバッファメモリへの書き込みおよび読み出
しのための複雑な制御処理から開放され、他の処理に専
念できるとともに安価のものを使用できるいう効果を奏
する。また、ハードウェアロジックはメモリのデータ格
納領域を循環して使用するリングバッファ方式であるの
で、メモリ領域を一杯に使用して、メモリの使用効率を
高めるという効果を奏する。

【００３９】請求項２の発明は、請求項１におけるメモ
リ使用効率を高めるという効果に加えて、バッファサイ
ズを管理して受信状態を制御するように、受信管理部を
制御することによって、メモリの使用効率を高めつつデ
ータ処理部の一層の負荷軽減を可能にするという効果を
奏する。

【００４０】請求項３の発明は、請求項１から２の効果
に加えて、メモリ領域にデータが無くなったことをハー
ドウェアロジックが認識して信号を送り、前記データ処
理部のデータ無し対応を可能にするという効果を奏す
る。

【００４１】請求項４の発明は、請求項１から３の効果
が、データを印刷する印刷手段を備えるものに対して
と、特に有効であるという効果を奏する。なぜならば、
印刷は大量の印刷データを扱うとともに、安価に仕上げ
ることが求められるからである。

【００４２】請求項５の発明は、請求項４の効果が、イ
ンク滴を印刷媒体に向けて噴出するインクジェット式印
刷ヘッドに対して特に有効であるという効果を奏する。
なぜならば、インクジェット式印刷ヘッドは高い解像度
が求められ、印刷データの処理が複雑になるからであ
る。

【図面の簡単な説明】

【図１】本発明の一実施形態であるリングバッファ制御
装置のブロック図である。

【図２】本発明のリングバッファ制御装置によるデータ
受信処理の手順を示すフローチャート図である。

【図３】本発明のリングバッファ制御装置による読み出
し信号処理の手順を示すフローチャート図である。

【図４】本発明のリングバッファ制御装置を用いた画像
印刷装置のブロック図である。

【図５】従来の画像印刷装置のブロック図である。

【符号の説明】

１ リングバッファ制御装置 ２ 受信管理部 ３ ＣＰＵ（データ処理部） ４ 上位装置 ５ 受信バッファ（リングバッファメモリ） ６ アドレス制御回路 ７ バッファサイズ管理回路 １１ 書き込みアドレスポインタ（書き込みアドレス制
御部） １２ 読み出しアドレスポインタ（読み出しアドレス制
御部） １３ 先頭アドレスレジスタ １４ 最終アドレスレジスタ １５ 第１比較部 １６ 第２比較部 ２１ バッファサイズカンウタ ２２ バッファサイズレジスタ ２３ 第３比較部 ａ１ 書き込みアドレス ａ２ 読み出しアドレス ｄ１，ｄ２，ｄ３ データの流れ ｆ１ ビジー信号 ｆ２ インクリメント信号 ｆ３ デクリメント信号 ｆ４ 一致信号 ｆ５ エンプティ信号

Claims (5)

【特許請求の範囲】
1. 【請求項１】 上位装置から受信したデータのリングバ
   ッファメモリへの書き込み、および同メモリからの読み
   出しをハードウェアロジックにより実行し、その読み出
   したデータをデータ処理部で処理するリングバッファ制
   御装置であって、 前記ハードウェアロジックは、 前記上位装置からデータを受信する受信管理部からのイ
   ンクリメント信号に基づいて前記リングバッファメモリ
   への書き込みアドレスを順次漸増する書き込みアドレス
   制御部と、 前記データ処理部からのデクリメント信号に基づいて前
   記リングバッファメモリからの読み出しアドレスを漸減
   する読み出しアドレス制御部と、 前記リングバッファメモリの先頭アドレスを格納する先
   頭アドレスレジスタと、 前記リングバッファメモリの最終アドレスを格納する最
   終アドレスレジスタと、 前記書き込みアドレスと前記最終アドレスを比較する第
   １の比較部と、 前記読み出しアドレスと前記最終アドレスを比較する第
   ２の比較部とを備え、 前記第１の比較部において、前記書き込みアドレスと前
   記最終アドレスが一致したとき、前記先頭アドレスレジ
   スタの先頭アドレスを前記書き込みアドレス制御部にリ
   ロードし、 前記第２の比較部において、前記読み出しアドレスと前
   記先頭アドレスが一致したとき、前記先頭アドレスレジ
   スタの先頭アドレスを前記読み出しアドレス制御部にリ
   ロードすることを特徴とするリングバッファ制御装置。
2. 【請求項２】 請求項１において、前記ハードウェアロ
   ジックは、さらに、 前記リングバッファメモリのバッファサイズを格納する
   バッファサイズレジスタと、 前記インクリメント信号およびデクリメント信号を受け
   て前記リングバッファメモリの格納領域のサイズを計数
   するバッファサイズカウンタと、 前記バッファサイズレジスタのバッファサイズと前記バ
   ッファサイズカウンタの計数値を比較する第３の比較部
   とを備え、 前記書き込みアドレスの漸増にともない、前記バッファ
   サイズカウンタの計数値が前記バッファサイズレジスタ
   のバッファサイズと一致したとき、前記第３の比較部
   は、前記受信管理部から前記上位装置にビジー信号を出
   力させるために前記受信管理部に一致信号を出力するこ
   とを特徴とするリングバッファ制御装置。
3. 【請求項３】 請求項２において、前記バッファサイズ
   カンウタが、前記リングバッファメモリでの格納データ
   がないことを示したとき、前記データ処理部にデータ無
   し信号を出力することを特徴とするリングバッファ制御
   装置。
4. 【請求項４】 請求項１から３のいずれかのリングバッ
   ファ制御装置を備え、前記データ処理部は、データを印
   刷する印刷手段を備えることを特徴とする画像印刷装
   置。
5. 【請求項５】 請求項４において、前記印刷手段は、イ
   ンク滴を印刷媒体に向けて噴出するインクジェット式印
   刷ヘッドであることを特徴とする画像印刷装置。