JPH09293878A - Manufacture of thin-film transistor - Google Patents

Manufacture of thin-film transistor

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JPH09293878A
JPH09293878A JP12936396A JP12936396A JPH09293878A JP H09293878 A JPH09293878 A JP H09293878A JP 12936396 A JP12936396 A JP 12936396A JP 12936396 A JP12936396 A JP 12936396A JP H09293878 A JPH09293878 A JP H09293878A
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photoresist film
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Abstract

PROBLEM TO BE SOLVED: To provide a method for manufacturing a thin-film transistor which can provide respective self-aligned source, drain and channel regions, improve its operational speed, remarkably shorten its necessary processing time, eliminate any possibility of impurities mixed into a substrate, and reduce a time necessary for hydrogenation. SOLUTION: A photoresist film is subjected to a light exposure from the rear side of a glass substrate 10 (rear exposure). At this time, a gate electrode 11 is used as a mask and thus only the photoresist film 1 having the same width as a gate electrode 11 is left. The substrate is subjected to a plasma doping process with use of a photoresist film 1a on the photoresist film 15 extended in its pepriperal edge direction as a mask to introduce n-type impurities 16 into an amorphous silicon thin film 14. Therefore, source, drain and channel regions 14a, 14b and 14c are self-aligned respectively. Thereafter, the film 14 is irradiated with a laser beam for crystallization.

Description

【発明の詳細な説明】Detailed Description of the Invention

【0001】[0001]

【産業上の利用分野】本発明は薄い多結晶シリコン膜内
にソース、ドレインおよびチャネルの各領域を形成して
なる薄膜トランジスタに関する。
BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a thin film transistor having a source, drain and channel regions formed in a thin polycrystalline silicon film.

【0002】[0002]

【従来の技術】液晶ディスプレーでは、液晶の制御にガ
ラス基板上に集積化された薄膜トランジスタ( TFT ;
Thin Film Transistor)が用いられる。
2. Description of the Related Art In a liquid crystal display, a thin film transistor (TFT) integrated on a glass substrate for controlling liquid crystal.
Thin Film Transistor) is used.

【0003】従来、この種の薄膜トランジスタは例えば
図5に示すような構造となっている。すなわち、ガラス
基板100上にモリブデンタンタル(MoTa)からな
るゲート電極101が形成され、このゲート電極101
上に酸化膜(Ta2 5 )102が形成されている。こ
の酸化膜102を含むガラス基板100上には窒化シリ
コン(SiNX ) 膜103および二酸化シリコン膜(S
iO2 )104からなるゲート絶縁膜が形成され、更に
この二酸化シリコン膜104上に薄い多結晶シリコン膜
105が形成されている。この多結晶シリコン膜105
内には例えばn型不純物の導入によりソース領域105
aおよびドレイン領域105bがそれぞれ形成されてい
る。多結晶シリコン膜105上にはこの多結晶シリコン
膜105のチャネル領域105cに対応して二酸化シリ
コン膜(SiO2 )106が選択的に形成されている。
多結晶シリコン膜105および二酸化シリコン膜106
の上にはn+ ドープト多結晶シリコン膜107、更にこ
のn+ ドープド多結晶シリコン膜107上にソース領域
105aに対向してソース電極108、またドレイン領
域105bに対向してドレイン電極109がそれぞれ形
成されている。
Conventionally, this type of thin film transistor has a structure as shown in FIG. 5, for example. That is, a gate electrode 101 made of molybdenum tantalum (MoTa) is formed on a glass substrate 100, and this gate electrode 101 is formed.
An oxide film (Ta 2 O 5 ) 102 is formed thereon. On the glass substrate 100 including the oxide film 102, a silicon nitride (SiN x ) film 103 and a silicon dioxide film (S
A gate insulating film made of iO 2 ) 104 is formed, and a thin polycrystalline silicon film 105 is formed on the silicon dioxide film 104. This polycrystalline silicon film 105
The source region 105 is formed therein by introducing, for example, an n-type impurity.
a and the drain region 105b are formed respectively. On the polysilicon film 105, a silicon dioxide film (SiO 2 ) 106 is selectively formed corresponding to the channel region 105c of the polysilicon film 105.
Polycrystalline silicon film 105 and silicon dioxide film 106
Is formed on the n + -doped polycrystalline silicon film 107, a source electrode 108 is formed on the n + -doped polycrystalline silicon film 107 so as to face the source region 105a, and a drain electrode 109 is formed so as to face the drain region 105b. Has been done.

【0004】ところで、この従来の薄膜トランジスタ
は、次のような方法により製造されている。すなわち、
ガラス基板100の全面にモリブデンタンタル(MoT
a)膜を形成した後、このモリブデンタンタル膜をエッ
チングにより所定形状にパターニングしてゲート電極1
01を形成する。こののち、このゲート電極101を陽
極酸化させることによりその表面に酸化膜102を形成
する。
Incidentally, this conventional thin film transistor is manufactured by the following method. That is,
Molybdenum tantalum (MoT)
a) After forming the film, the molybdenum tantalum film is patterned into a predetermined shape by etching to form a gate electrode 1
01 is formed. Thereafter, the gate electrode 101 is anodized to form an oxide film 102 on its surface.

【0005】次に、PECVD(Plasma Enhanced Chem
ical Vapor Deposition)法により、酸化膜102上の全
面に窒化シリコン膜103,二酸化シリコン膜104お
よび非晶質シリコン薄膜を連続的に形成する。
Next, PECVD (Plasma Enhanced Chem)
A silicon nitride film 103, a silicon dioxide film 104 and an amorphous silicon thin film are continuously formed on the entire surface of the oxide film 102 by the ical vapor deposition method.

【0006】次に、この非晶質シリコン薄膜に例えばエ
キシマレーザによるレーザビームを照射することによ
り、この非晶質シリコン薄膜を一旦溶融させ、その後、
室温に冷却して結晶化させる。これによって非晶質シリ
コン薄膜が多結晶シリコン膜105となる。続いて、チ
ャネル領域となる部分の多結晶シリコン膜105上にチ
ャネル領域に対応する形状の二酸化シリコン膜106を
選択的に形成した後、n型不純物例えば燐(P)や砒素
(As)を含んだ非晶質シリコン薄膜を形成し、再度エ
キシマレーザによるレーザビームの照射によってn+
ープト非晶質シリコン膜107として不純物を電気的に
活性化させる。
Next, by irradiating the amorphous silicon thin film with a laser beam from, for example, an excimer laser, the amorphous silicon thin film is once melted, and thereafter,
Cool to room temperature and crystallize. As a result, the amorphous silicon thin film becomes the polycrystalline silicon film 105. Subsequently, a silicon dioxide film 106 having a shape corresponding to the channel region is selectively formed on the portion of the polycrystalline silicon film 105 which will be the channel region, and then an n-type impurity such as phosphorus (P) or arsenic (As) is included. Then, an amorphous silicon thin film is formed, and the impurities are electrically activated as the n + -doped amorphous silicon film 107 by irradiating a laser beam with an excimer laser again.

【0007】次に、スパッタガスとしてアルゴン(A
r)を用いたスパッタリング法により全面にアルミニウ
ム(Al)膜を形成した後、このアルミニウム膜および
+ ドープド多結晶シリコン膜107をそれぞれエッチ
ングにより所定の形状にパターニングし、ソース領域1
05aおよびドレイン領域105b上にソース電極10
8およびドレイン電極109を形成する。続いて、水素
にさらし二酸化シリコン膜106を通過する水素ラジカ
ル,原子状水素によってチャネル領域105cを水素化
することによってダングリングボンドなどを不活性化さ
せる。以上のプロセスにより図5に示した従来の薄膜ト
ランジスタを得ることができる。
Next, argon (A) is used as a sputtering gas.
After the aluminum (Al) film is formed on the entire surface by the sputtering method using r), the aluminum film and the n + -doped polycrystalline silicon film 107 are each patterned into a predetermined shape by etching, and the source region 1
05a and the source electrode 10 on the drain region 105b.
8 and the drain electrode 109 are formed. Subsequently, the channel region 105c is hydrogenated by hydrogen radicals and atomic hydrogen that are exposed to hydrogen and pass through the silicon dioxide film 106 to inactivate dangling bonds and the like. Through the above process, the conventional thin film transistor shown in FIG. 5 can be obtained.

【0008】[0008]

【発明が解決しようとする課題】しかしながら、上述の
ような従来の方法では次のような問題があった。第1
に、ソース領域105aおよびドレイン領域105bを
形成する際にストッパ(二酸化シリコン膜106)を使
用しているので、この二酸化シリコン膜106を形成す
るためにもマスクが必要であり、全工程におけるマスク
数が多くなり、プロセスが複雑化すると共に製造歩留り
が低下するという問題があった。また、この方法では、
ソース領域105aおよびドレイン領域105bをそれ
ぞれゲート電極101に対して自己整合的に形成するこ
とができない。そのためマスクの位置合わせの誤差を見
込んだマスク合わせの余裕が必要になり、デバイスの寸
法が大きくなり、高集積化を妨げる要因となると共に、
ゲート電極101とソース領域105aおよびドレイン
領域105bとの間に余分な重なりでき、この部分がコ
ンデンサ(寄生容量)として働き、トランジスタの高速
動作を妨げるという問題があった。
However, the above-mentioned conventional method has the following problems. First
Since a stopper (silicon dioxide film 106) is used when forming the source region 105a and the drain region 105b, a mask is also required to form the silicon dioxide film 106. And the process becomes complicated, and the production yield decreases. Also, with this method,
The source region 105a and the drain region 105b cannot be formed in a self-aligned manner with respect to the gate electrode 101, respectively. For this reason, it is necessary to provide a margin for mask alignment in consideration of an error in mask alignment, which increases the dimensions of the device and hinders high integration.
The gate electrode 101 and the source region 105a and the drain region 105b can be excessively overlapped, and this portion acts as a capacitor (parasitic capacitance), which hinders high-speed operation of the transistor.

【0009】第2に、従来の方法では、多結晶シリコン
膜105およびn+ ドープド多結晶シリコン膜107を
形成するために2つの非晶質シリコン薄膜を形成し、そ
れぞれレーザビームを照射して結晶化しているため、2
回のレーザビームの照射が必要であり、結晶化プロセス
に要する時間が長いという問題があった。
Secondly, according to the conventional method, two amorphous silicon thin films are formed in order to form the polycrystalline silicon film 105 and the n + -doped polycrystalline silicon film 107, and each is irradiated with a laser beam to be crystallized. Because it has become 2
The laser beam has to be irradiated once, and the crystallization process takes a long time.

【0010】第3に、ゲート絶縁膜としての二酸化シリ
コン膜104の他に、ストッパとしての二酸化シリコン
膜106を別に堆積させる必要があるため、PECVD
工程が2回必要であり、これによってもプロセスに要す
る時間が長くなるという問題があった。
Third, since it is necessary to separately deposit a silicon dioxide film 106 as a stopper in addition to the silicon dioxide film 104 as a gate insulating film,
There is a problem that two steps are required, which also increases the time required for the process.

【0011】第4に、従来の方法ではストッパとしての
二酸化シリコン膜106をウェットエッチングによりパ
ターニングしているが、このウェットエッチングの際に
エッチング速度の速いガラス基板100も削られるた
め、ガラス基板106に含まれているナトリウム(N
a)等の不純物がデバイスに混入してしまい悪影響を与
えることがある。
Fourth, in the conventional method, the silicon dioxide film 106 serving as a stopper is patterned by wet etching. However, the glass substrate 100 having a high etching rate is also removed during the wet etching. Sodium (N
Impurities such as a) may be mixed into the device and have an adverse effect.

【0012】第5に、多結晶シリコン膜105を水素化
する際に、チャネル領域105cの両端部の上が金属膜
(アルミニウム膜)とn+ ドープド多結晶シリコン膜1
07に覆われていて水素が通過する領域が狭くなり、十
分な水素化のためにはかなり時間がかかるという問題が
あった。
Fifth, when hydrogenating the polycrystalline silicon film 105, the metal film (aluminum film) and the n + -doped polycrystalline silicon film 1 are formed on both ends of the channel region 105c.
There is a problem that the area through which the hydrogen passes and which is covered by 07 becomes narrow, and it takes a considerable time for sufficient hydrogenation.

【0013】本発明はかかる問題点に鑑みてなされたも
ので、その目的は、多結晶シリコン膜に形成されるソー
ス,ドレイン領域を自己整合的に形成することができ、
動作速度が向上し、しかもプロセスに要する時間を大幅
に短くできると共に、基板内の不純物が混入する虞れが
なく、更には水素化に要する時間も短くすることができ
る薄膜トランジスタの製造方法を提供することにある。
The present invention has been made in view of the above problems, and an object thereof is to form source and drain regions formed in a polycrystalline silicon film in a self-aligned manner.
Provided is a method for manufacturing a thin film transistor, which has an improved operation speed, can significantly shorten the time required for the process, has no risk of impurities in the substrate being mixed, and can also shorten the time required for hydrogenation. Especially.

【0014】[0014]

【課題を解決するための手段】本発明に係る薄膜トラン
ジスタの製造方法は、基板の表面にゲート電極を形成
し、このゲート電極を含む前記基板上にゲート絶縁膜お
よび非晶質シリコン膜をこの順で形成した後、非晶質シ
リコン膜上にフォトレジスト膜を形成する工程と、基板
の裏面からゲート電極をマスクとしてフォトレジスト膜
を露光して選択的に除去することによりゲート電極に対
応する領域にのみフォトレジスト膜を残す工程と、フォ
トレジスト膜をマスクとして非晶質シリコン膜内に選択
的に不純物を導入してソース領域、ドレイン領域および
チャネル領域をそれぞれ形成する工程と、フォトレジス
ト膜を除去したのちレーザビームを照射することにより
非晶質シリコン膜の結晶化を行う工程とを含むものであ
る。ここで、非晶質シリコン膜内への不純物導入はプラ
ズマドーピング,イオンドーピング,イオン注入法によ
り行うことが好ましい。
According to a method of manufacturing a thin film transistor according to the present invention, a gate electrode is formed on a surface of a substrate, and a gate insulating film and an amorphous silicon film are formed in this order on the substrate including the gate electrode. Then, a step of forming a photoresist film on the amorphous silicon film, and a region corresponding to the gate electrode by exposing and selectively removing the photoresist film from the back surface of the substrate using the gate electrode as a mask. The photoresist film as a mask, a step of selectively introducing impurities into the amorphous silicon film by using the photoresist film as a mask to form a source region, a drain region, and a channel region, respectively. After the removal, a step of crystallizing the amorphous silicon film by irradiating with a laser beam is included. Here, it is preferable to introduce impurities into the amorphous silicon film by plasma doping, ion doping, or ion implantation.

【0015】この薄膜トランジスタの製造方法では、基
板の裏面からゲート電極をマスクとしてフォトレジスト
膜を露光することによって、ゲート電極に対応する領
域、すなわち非晶質シリコン膜内のチャネル形成予定領
域に対応する領域にのみフォトレジスト膜が残る。そし
て、このフォトレジスト膜をマスクとして、基板の表面
側からプラズマドーピング等を行い非晶質シリコン膜内
に選択的に不純物を導入することにより、ソース領域、
ドレイン領域およびチャネル領域がそれぞれ自己整合的
に形成される。
In this method of manufacturing a thin film transistor, the photoresist film is exposed from the back surface of the substrate by using the gate electrode as a mask, so as to correspond to the region corresponding to the gate electrode, that is, the region where the channel is to be formed in the amorphous silicon film. The photoresist film remains only in the region. Then, by using this photoresist film as a mask, plasma doping or the like is performed from the surface side of the substrate to selectively introduce impurities into the amorphous silicon film, thereby forming a source region,
The drain region and the channel region are formed in a self-aligned manner.

【0016】[0016]

【実施の形態】以下、本発明の実施の形態について図面
を参照して詳細に説明する。
Embodiments of the present invention will be described below in detail with reference to the drawings.

【0017】図1(a)〜(d)および図2(a),
(b)は本発明の一実施の形態に係る薄膜トランジスタ
の製造方法を工程順に表すものである。まず、同図
(a)に示したように、例えばスパッタガスとしてアル
ゴン(Ar)を用いたスパッタリング法により基板、例
えばガラス基板10の全面にアルミニウム(Al)膜1
1aおよび酸化アルミニウム(Al2 3 )膜11bか
らなるゲート電極11を形成する。続いて、例えば同じ
くスパッタガスとしてヘリウム(He)を用いたスパッ
タリング法により全面に窒化シリコン(SiNX ) 膜1
2を形成した後、引き続き二酸化シリコン(SiO2
膜13を形成する。次に、例えばスパッタガスとしてヘ
リウム(He)ガスを用いたスパッタリング法により二
酸化シリコン膜13上に例えば膜厚30nmの非晶質シ
リコン薄膜14を形成し、続いて例えば250〜400
℃の温度で熱処理を施すことにより、成膜中に非晶質シ
リコン薄膜14中に入ったヘリウムを外部に放出させ
る。
1 (a) to 1 (d) and FIG. 2 (a),
(B) shows a method for manufacturing a thin film transistor according to an embodiment of the present invention in the order of steps. First, as shown in FIG. 1A, an aluminum (Al) film 1 is formed on the entire surface of a substrate, for example, a glass substrate 10 by a sputtering method using argon (Ar) as a sputtering gas.
A gate electrode 11 composed of 1a and an aluminum oxide (Al 2 O 3 ) film 11b is formed. Then, a silicon nitride (SiN x ) film 1 is formed on the entire surface by, for example, a sputtering method using helium (He) as a sputtering gas.
After forming 2, the silicon dioxide (SiO 2 ) is continued.
The film 13 is formed. Next, an amorphous silicon thin film 14 having a film thickness of, for example, 30 nm is formed on the silicon dioxide film 13 by a sputtering method using, for example, helium (He) gas as a sputtering gas, and subsequently, for example, 250 to 400.
By performing a heat treatment at a temperature of ° C, the helium contained in the amorphous silicon thin film 14 during film formation is released to the outside.

【0018】次に、この非晶質シリコン薄膜14上にフ
ォトレジスト膜を形成する。続いて、図1(b)に示し
たようにフォトレジスト膜に対してガラス基板10の裏
面側から例えばg線(波長436nm)による露光(裏
面露光)を行う。このときゲート電極11がマスクとな
りゲート電極11と同じ幅のフォトレジスト膜15のみ
が残存することとなる。続いて、基板を加熱してリフロ
ーを生じさせることによりフォトレジスト膜15を周縁
部方向にゲート電極11の幅より大きく延ばして、非晶
質シリコン薄膜14の頂部にわたって広がるフォトレジ
スト膜15aとする。
Next, a photoresist film is formed on the amorphous silicon thin film 14. Subsequently, as shown in FIG. 1B, the photoresist film is exposed from the back surface side of the glass substrate 10 by, for example, g-line (wavelength 436 nm) (back surface exposure). At this time, the gate electrode 11 serves as a mask, and only the photoresist film 15 having the same width as the gate electrode 11 remains. Subsequently, the substrate is heated to cause reflow, so that the photoresist film 15 is extended in the peripheral direction larger than the width of the gate electrode 11 to form a photoresist film 15a that spreads over the top of the amorphous silicon thin film 14.

【0019】その後、図1(c)に示したように、図3
に示したプラズマ処理装置20を用いて非晶質シリコン
薄膜14に対してプラズマドーピングを行う。
After that, as shown in FIG.
Plasma doping is performed on the amorphous silicon thin film 14 using the plasma processing apparatus 20 shown in FIG.

【0020】このプラズマ処理装置20は図示しないポ
ンプにより真空排気された処理容器21内の載置テーブ
ル22上にドーピングの対象となる被処理物23(すな
わち、図1(b)の工程まで終了した基板10)を収容
した後、反応ガス導入口24からn型不純物の場合には
例えば燐(P)を含む反応ガス例えばフォスフィン(P
3 )、またp型不純物の場合には例えばボロン(B)
を含む反応ガス例えばジボラン(B2 6 )を導入する
と共に、高周波電源(RF)25により処理容器21内
に高周波を導入することによりn型不純物またはp型不
純物のプラズマを発生させて被処理物23に対して不純
物を導入するものである。
In this plasma processing apparatus 20, the object to be processed 23 to be doped (that is, the process of FIG. 1B) is finished on the mounting table 22 in the processing container 21 which is evacuated by a pump (not shown). After accommodating the substrate 10), a reaction gas containing phosphorus (P) such as phosphine (P
H 3 ), and in the case of p-type impurities, for example, boron (B)
A reaction gas containing, for example, diborane (B 2 H 6 ) is introduced, and a high frequency is introduced into the processing container 21 by a high frequency power supply (RF) 25 to generate plasma of n-type impurities or p-type impurities and to be processed. Impurities are introduced into the object 23.

【0021】本実施の形態では、フォトレジスト膜の耐
熱温度(例えば150℃)以下の温度例えば90℃の低
温で、かつ処理容器21内を200mTorrの真空と
し、反応ガスとして例えばアルゴン中に1%のフォスフ
ィン(PH3 )を含むガスを用いたプラズマドーピング
を5分間行うことにより、フォトレジスト膜15aをマ
スクとして非晶質シリコン薄膜14内にn型不純物16
を導入させる。これによりソース領域14a、ドレイン
領域14bおよびチャネル領域14cがそれぞれ自己整
合的に形成される。フォトレジスト膜15aは熱リフロ
ーによりゲート電極11の幅よりも大きく形成されてい
るので、ソース領域14a、ドレイン領域14bそれぞ
れとチャネル領域14cとの間にはオフセット領域19
が自己整合的に形成される。そののち、フォトレジスト
膜15aを除去する。
In this embodiment, the temperature is lower than the heat resistant temperature of the photoresist film (eg, 150 ° C.), for example, a low temperature of 90 ° C., the inside of the processing container 21 is evacuated to 200 mTorr, and the reaction gas is 1% in argon, for example. Plasma doping using a gas containing phosphine (PH 3 ) is performed for 5 minutes to use the photoresist film 15a as a mask to form n-type impurities 16 in the amorphous silicon thin film 14.
To introduce. Thereby, the source region 14a, the drain region 14b, and the channel region 14c are formed in a self-aligned manner. Since the photoresist film 15a is formed larger than the width of the gate electrode 11 by thermal reflow, the offset region 19 is provided between each of the source region 14a and the drain region 14b and the channel region 14c.
Are formed in a self-aligned manner. After that, the photoresist film 15a is removed.

【0022】次に、図1(d)に示したように、非晶質
シリコン薄膜14に例えばエキシマレーザによるレーザ
ビームを照射することにより、この非晶質シリコン薄膜
14のソース領域14a、ドレイン領域14bおよびチ
ャネル領域14cを一旦溶融させ、その後、室温に冷却
して結晶化させる。これによってソース領域14a、ド
レイン領域14bおよびチャネル領域14cを有する薄
い多結晶シリコン膜14Aが形成される。
Next, as shown in FIG. 1D, the amorphous silicon thin film 14 is irradiated with a laser beam by, for example, an excimer laser, so that the amorphous silicon thin film 14 has a source region 14a and a drain region. 14b and channel region 14c are once melted, and then cooled to room temperature to be crystallized. As a result, a thin polycrystalline silicon film 14A having the source region 14a, the drain region 14b and the channel region 14c is formed.

【0023】エネルギービームとしては、非晶質シリコ
ン薄膜14が吸収する波長のビーム例えばレーザビーム
が用いられ、特にエキシマレーザによるパルスレーザビ
ームを用いることが好ましい。エキシマレーザとして
は、XeClエキシマレーザによるパルスレーザビーム
(波長308nm)やXeFエキシマレーザによるパル
スレーザビーム(波長350nm)などが用いられる。
A beam having a wavelength absorbed by the amorphous silicon thin film 14, for example, a laser beam is used as the energy beam, and a pulse laser beam by an excimer laser is particularly preferable. As the excimer laser, a pulse laser beam (wavelength: 308 nm) using a XeCl excimer laser, a pulse laser beam (wavelength: 350 nm) using a XeF excimer laser, or the like is used.

【0024】次に、多結晶シリコン膜14Aをエッチン
グにより所定の形状にパターニングしたのち、図2
(a)に示したように、多結晶シリコン膜14Aのソー
ス領域14a上に、例えばスパッタガスとしてアルゴン
(Ar)を用いたスパッタリング法により、例えばアル
ミニウムからなるソース電極18a、またドレイン領域
14b上に同じくアルミニウムからなるドレイン電極1
8bをそれぞれ形成する。そののち図2(b)に示した
ように、水素プラズマ中でプラズマ水素化を行うことに
より多結晶シリコン膜14内のチャネル領域14cを水
素化してダングリングボンドなどを不活性化させる。
Next, the polycrystalline silicon film 14A is patterned into a predetermined shape by etching, and then, as shown in FIG.
As shown in (a), on the source region 14a of the polycrystalline silicon film 14A, on the source electrode 18a made of, for example, aluminum and on the drain region 14b by, for example, a sputtering method using argon (Ar) as a sputtering gas. Drain electrode 1 also made of aluminum
8b are formed respectively. After that, as shown in FIG. 2B, plasma hydrogenation is performed in hydrogen plasma to hydrogenate the channel region 14c in the polycrystalline silicon film 14 and inactivate dangling bonds.

【0025】このように本実施の形態による薄膜トラン
ジスタの製造方法によれば、図1(b)で示したよう
に、ソース領域14a、ドレイン領域14bおよびチャ
ネル領域14cを形成する際に、ゲート電極11をマス
クとして裏面露光を行いゲート電極11と同じ幅のフォ
トレジスト膜15を形成し、その後このフォトレジスト
膜15を延ばしたレジスト膜15Aをマスクとしてプラ
ズマドーピングを選択的に行うようにしたので、非晶質
シリコン薄膜14内にソース領域14a、ドレイン領域
14bおよび両端部にオフセット領域19を含むチャネ
ル領域14cを自己整合的に形成することができる。従
って、従来のようにマスク合わせに余裕をもたせる必要
がなく、ソースおよびドレイン領域の形成に伴って不要
な寄生容量が形成されることがなくなり、トランジスタ
の高速動作を妨げることがなくなる。また、チャネル領
域14cの両端部に設けられたオフセット領域19によ
り電界を弱めることができ、オフ電流の低減に効果があ
る。
As described above, according to the method of manufacturing the thin film transistor according to the present embodiment, as shown in FIG. 1B, when the source region 14a, the drain region 14b and the channel region 14c are formed, the gate electrode 11 is formed. Is used as a mask to form a photoresist film 15 having the same width as that of the gate electrode 11, and then the resist film 15A obtained by extending the photoresist film 15 is used as a mask to selectively perform plasma doping. The source region 14a, the drain region 14b, and the channel region 14c including the offset regions 19 at both ends can be formed in the crystalline silicon thin film 14 in a self-aligned manner. Therefore, there is no need to provide a margin for mask alignment unlike the related art, and unnecessary parasitic capacitance is not formed due to the formation of the source and drain regions, and the high-speed operation of the transistor is not hindered. Further, the electric field can be weakened by the offset regions 19 provided at both ends of the channel region 14c, which is effective in reducing the off current.

【0026】また、図1(d)の工程で示したように非
晶質シリコン薄膜14中のソース領域14a、ドレイン
領域14bおよびチャネル領域14cを1回のレーザ照
射により結晶化することができるので、従来の方法に比
較して結晶化プロセスに要する時間を2分の1に短縮す
ることができる。また、チャネル領域14cの上部にP
ECVD法によりシリコン酸化薄膜のパターンを形成す
る必要がなく、これに要する時間も短縮することができ
る。
Further, as shown in the step of FIG. 1D, the source region 14a, the drain region 14b and the channel region 14c in the amorphous silicon thin film 14 can be crystallized by one laser irradiation. The time required for the crystallization process can be shortened to half as compared with the conventional method. In addition, the P
It is not necessary to form a silicon oxide thin film pattern by the ECVD method, and the time required for this can be shortened.

【0027】更に、従来方法ではソース・ドレイン領域
の形成の際のマスクとしての二酸化シリコン膜102
(図5)をウエットエッチングによりパターニングする
際にガラス基板に含まれている不純物が混入する虞れが
あったが、本方法では上述のようにウエットエッチング
プロセスが不要であるため、このような虞れがなくな
る。
Further, in the conventional method, the silicon dioxide film 102 as a mask at the time of forming the source / drain regions.
There is a risk that impurities contained in the glass substrate may be mixed in when patterning (FIG. 5) by wet etching, but since this method does not require the wet etching process as described above, such a risk may occur. It disappears.

【0028】また、本方法では、水素化を行う際に、非
晶質シリコン薄膜14中のチャネル領域14cの両端部
が従来方法のように金属膜および多結晶シリコン膜によ
り覆われていないため、水素化に要する時間を大幅に短
縮することができる。
Further, in this method, when hydrogenation is performed, both ends of the channel region 14c in the amorphous silicon thin film 14 are not covered with the metal film and the polycrystalline silicon film unlike the conventional method. The time required for hydrogenation can be significantly reduced.

【0029】更に、従来方法では全工程で多数(6枚)
のマスクが必要であったが、これに対して本方法ではマ
スクとしてゲート電極、多結晶シリコン膜およびソース
・ドレイン電極の形成の際の3枚でよいため、プロセス
が簡略化される。
Further, in the conventional method, a large number (6 sheets) in all steps.
However, in this method, the number of masks required for forming the gate electrode, the polycrystalline silicon film, and the source / drain electrodes is three, so the process is simplified.

【0030】また、本方法では、ソース領域14aおよ
びドレイン領域14bをそれぞれ非晶質シリコン膜14
内にプラズマドーピングを行うことにより形成するよう
にしたので、下記の実験例(図4)に示したように従来
方法に比べてより低抵抗の多結晶シリコン膜14Aを得
ることができる。
Further, in this method, the source region 14a and the drain region 14b are formed in the amorphous silicon film 14 respectively.
Since it is formed by performing plasma doping inside, a polycrystalline silicon film 14A having a lower resistance than the conventional method can be obtained as shown in the following experimental example (FIG. 4).

【0031】〔実験例〕[Experimental Example]

【0032】図4は従来方法(通常のスパッタリング
法)により形成されたドープト非晶質シリコン膜(A〜
C)、および本発明によるプラズマドーピングによって
形成されたプラズマドープト非晶質シリコン膜(D)そ
れぞれについて、レーザビーム照射により結晶化したと
きのエネルギー量とシート抵抗との関係を表すものであ
る。ここで、本発明に係るプラズマドープト非晶質シリ
コン膜(D)は上述の実施の形態で示したプラズマトー
ピングの条件で形成したものである。また、比較対象と
なる従来のドープト非晶質シリコン膜としては、膜厚2
0nm(A)、30nm(B)、60nm(C)の3種
類のものを用意した。なお、レーザとしてはエキシマレ
ーザビーム(波長308nm)を用いた。
FIG. 4 shows a doped amorphous silicon film (A to A) formed by a conventional method (normal sputtering method).
FIG. 3 shows the relationship between the amount of energy when crystallized by laser beam irradiation and the sheet resistance for each of C) and the plasma-doped amorphous silicon film (D) formed by plasma doping according to the present invention. Here, the plasma-doped amorphous silicon film (D) according to the present invention is formed under the plasma-taping conditions shown in the above-mentioned embodiment. Further, as a conventional doped amorphous silicon film for comparison, a film thickness of 2
Three types of 0 nm (A), 30 nm (B), and 60 nm (C) were prepared. An excimer laser beam (wavelength 308 nm) was used as the laser.

【0033】この図からも明らかなように、従来のドー
プト非晶質シリコン膜(A〜C)に比べて、本発明によ
るプラズマドープト非晶質シリコン膜(D)のシート抵
抗は大幅に小さくなっている。各サンプルではそれぞれ
シート抵抗の低い領域が良好に結晶化していることが目
視により確認された。なお、同じ膜厚(30nm)で比
較対象となるドープト非晶質シリコン膜(B)は90℃
の低温で成膜した場合には240mJ/cm2 の低いエ
ネルギーで再び非晶質化してしまい、更にエネルギーを
大きくすると破壊されてしまう。従って、結晶粒径の大
きなものを作製することはできず、そのためシート抵抗
が高くなる。これに対して、同じ膜厚の本発明によるプ
ラズマドープト非晶質シリコン膜(D)では280mJ
/cm2以上の高いエネルギービームで照射しても破壊
することはなく、しかもシート抵抗が約4.6×10-4
Ω・cmの低抵抗値を示した。
As is clear from this figure, the sheet resistance of the plasma-doped amorphous silicon film (D) according to the present invention is significantly smaller than that of the conventional doped amorphous silicon film (A to C). Has become. In each sample, it was visually confirmed that the regions with low sheet resistance were crystallized well. The doped amorphous silicon film (B) having the same film thickness (30 nm) to be compared is 90 ° C.
When the film is formed at a low temperature, the film is amorphized again with a low energy of 240 mJ / cm 2 , and is destroyed when the energy is further increased. Therefore, it is not possible to manufacture a crystal having a large crystal grain size, which increases the sheet resistance. On the other hand, the plasma-doped amorphous silicon film (D) of the present invention having the same thickness has a thickness of 280 mJ.
Even if it is irradiated with a high energy beam of / cm 2 or more, it is not destroyed, and the sheet resistance is about 4.6 × 10 −4.
It showed a low resistance value of Ω · cm.

【0034】以上実施例を挙げて本発明を説明したが、
本発明は上記実施例に限定するものではなく種々変形可
能である。例えば、上記実施の形態においては、非晶質
シリコン膜14に不純物を導入する際にプラズマドーピ
ング法を用いるようにしたが、プラズマ以外の方法によ
るドーピング法を用いてもよい。この場合にはシート抵
抗についてプラズマドーピング法の場合に比べて問題が
あるものの上述のその他の効果は得ることができる。ま
た、上記実施の形態では、ゲート電極11をスパッタリ
ング法により形成するようにしたが、その他蒸着法やC
VD(ChemicalVapor Deposition:化学的気相成長 )法
を用いて形成するようにしてもよい。
The present invention has been described with reference to the examples.
The present invention is not limited to the above-mentioned embodiment, but can be variously modified. For example, in the above embodiment, the plasma doping method is used when introducing impurities into the amorphous silicon film 14, but a doping method other than plasma may be used. In this case, the sheet resistance has a problem as compared with the case of the plasma doping method, but the above-mentioned other effects can be obtained. Further, in the above-mentioned embodiment, the gate electrode 11 is formed by the sputtering method, but other vapor deposition methods or C
It may be formed by using a VD (Chemical Vapor Deposition) method.

【0035】[0035]

【発明の効果】以上説明したように本発明の薄膜トラン
ジスタの製造方法によれば、基板の裏面側からゲート電
極をマスクとしてフォトレジスト膜を露光することによ
って、ゲート電極に対応する領域にのみフォトレジスト
膜を残し、続いてこのフォトレジスト膜をマスクとして
基板の表面側からプラズマドーピング等を行い非晶質シ
リコン膜内に選択的に不純物を導入するようにしたの
で、ソース領域、ドレイン領域およびチャネル領域をそ
れぞれ自己整合的に形成することができる。従って、デ
バイスの動作速度が向上し、しかもプロセスに要する時
間を大幅に短くできると共に、ウェットエッチングが不
要であるので基板内の不純物が混入する虞れがなく、更
には水素化に要する時間も短くすることができるという
効果を奏する。
As described above, according to the method of manufacturing a thin film transistor of the present invention, the photoresist film is exposed from the back surface side of the substrate using the gate electrode as a mask so that the photoresist is formed only in the region corresponding to the gate electrode. Since the film is left and the impurities are selectively introduced into the amorphous silicon film by performing plasma doping or the like from the surface side of the substrate using the photoresist film as a mask, the source region, the drain region and the channel region are formed. Can be formed in a self-aligned manner. Therefore, the operation speed of the device is improved, and the time required for the process can be significantly reduced. In addition, since wet etching is not required, there is no risk of impurities in the substrate being mixed, and the time required for hydrogenation is also reduced. It has the effect that it can be done.

【図面の簡単な説明】[Brief description of drawings]

【図1】本発明の一実施の形態に係る薄膜トランジスタ
の製造方法を工程毎に表す断面図である。
FIG. 1 is a cross-sectional view showing each step of a method for manufacturing a thin film transistor according to an embodiment of the present invention.

【図2】図1に続く工程を表す断面図である。FIG. 2 is a cross-sectional view illustrating a process following the process in FIG.

【図3】図1に示した方法に用いるプラズマ処理装置の
構成を表す断面図である。
3 is a cross-sectional view showing a configuration of a plasma processing apparatus used in the method shown in FIG.

【図4】通常に用いられるドープト非晶質シリコン膜
(A〜C)および本発明に用いるプラズマドーピングに
よるプラズマドープト非晶質シリコン膜(D)それぞれ
について、レーザビームの照射により結晶化したときの
エネルギー量とシート抵抗との関係を表すものである。
FIG. 4 shows a case where a commonly used doped amorphous silicon film (A to C) and a plasma doped amorphous silicon film (D) formed by plasma doping used in the present invention are crystallized by laser beam irradiation. It represents the relationship between the amount of energy and the sheet resistance.

【図5】従来の薄膜トランジスタの構造および製造方法
を説明するための断面図である。
FIG. 5 is a cross-sectional view for explaining a structure and a manufacturing method of a conventional thin film transistor.

【符号の説明】[Explanation of symbols]

10…ガラス基板、11…ゲート電極、12…窒化シリ
コン膜、13…二酸化シリコン膜、14…非晶質シリコ
ン膜、14A…多結晶シリコン膜、14a…ソース領
域、14b…ドレイン領域、14c…チャネル領域、1
5,15a…フォトレジスト膜、16…n型不純物、1
7…エキシマレーザビーム、18a…ソース電極、18
b…ドレイン電極、19…オフセット領域
10 ... Glass substrate, 11 ... Gate electrode, 12 ... Silicon nitride film, 13 ... Silicon dioxide film, 14 ... Amorphous silicon film, 14A ... Polycrystalline silicon film, 14a ... Source region, 14b ... Drain region, 14c ... Channel Area, 1
5, 15a ... Photoresist film, 16 ... N-type impurities, 1
7 ... Excimer laser beam, 18a ... Source electrode, 18
b ... Drain electrode, 19 ... Offset region

───────────────────────────────────────────────────── フロントページの続き (72)発明者 碓井 節夫 東京都品川区北品川6丁目7番35号 ソニ ー株式会社内 ──────────────────────────────────────────────────の Continuing from the front page (72) Inventor Setsuo Usui 6-7-35 Kita-Shinagawa, Shinagawa-ku, Tokyo Inside Sony Corporation

Claims (3)

【特許請求の範囲】[Claims] 【請求項1】 基板の表面にゲート電極を形成し、この
ゲート電極を含む前記基板上にゲート絶縁膜および非晶
質シリコン膜をこの順で形成した後、前記非晶質シリコ
ン膜上にフォトレジスト膜を形成する工程と、 前記基板の裏面から前記ゲート電極をマスクとして前記
フォトレジスト膜を露光して選択的に除去することによ
り前記ゲート電極に対応する領域にのみフォトレジスト
膜を残す工程と、 前記フォトレジスト膜をマスクとして前記非晶質シリコ
ン膜内に選択的に不純物を導入してソース領域、ドレイ
ン領域およびチャネル領域をそれぞれ形成する工程と、 前記フォトレジスト膜を除去したのちレーザビームを照
射することにより前記非晶質シリコン膜の結晶化を行う
工程とを含むことを特徴とする薄膜トランジスタの製造
方法。
1. A gate electrode is formed on a surface of a substrate, a gate insulating film and an amorphous silicon film are formed in this order on the substrate including the gate electrode, and then a photolithographic film is formed on the amorphous silicon film. A step of forming a resist film, and a step of leaving the photoresist film only in a region corresponding to the gate electrode by exposing and selectively removing the photoresist film from the back surface of the substrate using the gate electrode as a mask. A step of selectively introducing impurities into the amorphous silicon film by using the photoresist film as a mask to form a source region, a drain region and a channel region, respectively, and a laser beam after removing the photoresist film. And a step of crystallizing the amorphous silicon film by irradiating the thin film transistor.
【請求項2】 前記非晶質シリコン膜内への不純物導入
をプラズマドーピングにより行うことを特徴とする請求
項1記載の薄膜トランジスタの製造方法。
2. The method of manufacturing a thin film transistor according to claim 1, wherein the impurity is introduced into the amorphous silicon film by plasma doping.
【請求項3】 前記プラズマドーピングを、フォトレジ
スト膜の耐熱温度より低い温度で行うことを特徴とする
請求項1記載の薄膜トランジスタの製造方法。
3. The method of manufacturing a thin film transistor according to claim 1, wherein the plasma doping is performed at a temperature lower than a heat resistant temperature of the photoresist film.
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