JPH09288519A - 定電圧回路 - Google Patents
定電圧回路Info
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- JPH09288519A JPH09288519A JP9839696A JP9839696A JPH09288519A JP H09288519 A JPH09288519 A JP H09288519A JP 9839696 A JP9839696 A JP 9839696A JP 9839696 A JP9839696 A JP 9839696A JP H09288519 A JPH09288519 A JP H09288519A
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Abstract
(57)【要約】
【課題】製造プロセスのばらつきに関わらず、あらかじ
め設定された出力電圧を出力し得る定電圧回路を提供す
る。 【解決手段】オペアンプ回路１に、基準入力信号と、該
オペアンプ回路１の出力信号を帰還した帰還入力信号と
が入力されて、オペアンプ回路１から定電圧の出力電圧
Ｖout が出力される。第一のＤ／Ａ変換器２は、第一の
デジタル制御信号Ｄ１に基づいて、基準入力信号の電圧
レベルを調整する。第二のＤ／Ａ変換器３は、第二のデ
ジタル制御信号Ｄ２に基づいて、帰還入力信号の電圧レ
ベルを調整する。
め設定された出力電圧を出力し得る定電圧回路を提供す
る。 【解決手段】オペアンプ回路１に、基準入力信号と、該
オペアンプ回路１の出力信号を帰還した帰還入力信号と
が入力されて、オペアンプ回路１から定電圧の出力電圧
Ｖout が出力される。第一のＤ／Ａ変換器２は、第一の
デジタル制御信号Ｄ１に基づいて、基準入力信号の電圧
レベルを調整する。第二のＤ／Ａ変換器３は、第二のデ
ジタル制御信号Ｄ２に基づいて、帰還入力信号の電圧レ
ベルを調整する。
Description
【０００１】
【発明の属する技術分野】この発明は、定電圧を出力す
る定電圧回路に関するものである。近年、電子機器の低
消費電力化が進み、バッテリー電源を使用した機器も増
加している。バッテリー電源を使用する電子機器では、
バッテリー電圧の変動を補償するために、バッテリー電
源に基づいて定電圧回路で定電圧を生成して内部回路に
供給されている。このような定電圧回路の出力電圧をさ
らに安定化させることが必要となっている。
る定電圧回路に関するものである。近年、電子機器の低
消費電力化が進み、バッテリー電源を使用した機器も増
加している。バッテリー電源を使用する電子機器では、
バッテリー電圧の変動を補償するために、バッテリー電
源に基づいて定電圧回路で定電圧を生成して内部回路に
供給されている。このような定電圧回路の出力電圧をさ
らに安定化させることが必要となっている。
【０００２】
【従来の技術】半導体装置に内蔵される従来の定電圧回
路を図１４に示す。オペアンプ１の＋側入力端子は、ダ
イオードＤを介してグランドＧＮＤに接続されるととも
に、抵抗Ｒ１を介してオペアンプ１の出力端子に接続さ
れる。
路を図１４に示す。オペアンプ１の＋側入力端子は、ダ
イオードＤを介してグランドＧＮＤに接続されるととも
に、抵抗Ｒ１を介してオペアンプ１の出力端子に接続さ
れる。
【０００３】前記オペアンプ１の−側入力端子は、抵抗
Ｒ３を介してグランドＧＮＤに接続されるとともに、抵
抗Ｒ２を介して同オペアンプ１の出力端子に接続され
る。また、前記オペアンプ１の−側入力端子は、発振防
止用容量Ｃを介して同オペアンプ１の出力端子に出力さ
れる。
Ｒ３を介してグランドＧＮＤに接続されるとともに、抵
抗Ｒ２を介して同オペアンプ１の出力端子に接続され
る。また、前記オペアンプ１の−側入力端子は、発振防
止用容量Ｃを介して同オペアンプ１の出力端子に出力さ
れる。
【０００４】このように構成された定電圧回路では、オ
ペアンプ１に電源が供給されると、同オペアンプ１から
出力電圧Ｖout が出力される。前記ダイオードＤの順方
向電圧降下をＶZ とすれば、出力電圧Ｖout は、 Ｖout ＝ＶZ ・（Ｒ２＋Ｒ３）／Ｒ３ となる。
ペアンプ１に電源が供給されると、同オペアンプ１から
出力電圧Ｖout が出力される。前記ダイオードＤの順方
向電圧降下をＶZ とすれば、出力電圧Ｖout は、 Ｖout ＝ＶZ ・（Ｒ２＋Ｒ３）／Ｒ３ となる。
【０００５】従って、出力電圧Ｖout はダイオードＤの
順方向電圧降下ＶZ と抵抗Ｒ２，Ｒ３の抵抗値の比に基
づいて設定される定電圧となる。
順方向電圧降下ＶZ と抵抗Ｒ２，Ｒ３の抵抗値の比に基
づいて設定される定電圧となる。
【０００６】
【発明が解決しようとする課題】上記のような定電圧回
路では、製造プロセスのばらつきにより、ダイオードＤ
の順方向電圧降下ＶZ 及び抵抗Ｒ２，Ｒ３の抵抗値がば
らつくことがある。抵抗Ｒ２，Ｒ３は拡散抵抗あるいは
ポリＳi 抵抗で形成され、製造プロセスのばらつきによ
り抵抗値がばらつく。ダイオードＤは、例えばＭＯＳダ
イオードで形成され、製造プロセスのばらつきにより順
方向電圧降下ＶZ がばらつくが、そのばらつきの度合い
は、抵抗Ｒ２，Ｒ３より大きい。
路では、製造プロセスのばらつきにより、ダイオードＤ
の順方向電圧降下ＶZ 及び抵抗Ｒ２，Ｒ３の抵抗値がば
らつくことがある。抵抗Ｒ２，Ｒ３は拡散抵抗あるいは
ポリＳi 抵抗で形成され、製造プロセスのばらつきによ
り抵抗値がばらつく。ダイオードＤは、例えばＭＯＳダ
イオードで形成され、製造プロセスのばらつきにより順
方向電圧降下ＶZ がばらつくが、そのばらつきの度合い
は、抵抗Ｒ２，Ｒ３より大きい。
【０００７】従って、製造プロセスのばらつきにより、
あらかじめ設定された所望の出力電圧Ｖout が出力され
ない。このような定電圧回路を備えた半導体装置では、
製造後に定電圧回路の出力電圧Ｖout のチェックが行わ
れ、所望の出力電圧Ｖout が出力されないものは不良品
とされる。このため、製造プロセスのばらつきが大きく
なると、歩留りが低下し、製造コストが上昇するという
問題点がある。
あらかじめ設定された所望の出力電圧Ｖout が出力され
ない。このような定電圧回路を備えた半導体装置では、
製造後に定電圧回路の出力電圧Ｖout のチェックが行わ
れ、所望の出力電圧Ｖout が出力されないものは不良品
とされる。このため、製造プロセスのばらつきが大きく
なると、歩留りが低下し、製造コストが上昇するという
問題点がある。
【０００８】この発明の目的は、製造プロセスのばらつ
きに関わらず、あらかじめ設定された出力電圧を出力し
得る定電圧回路を提供することにある。
きに関わらず、あらかじめ設定された出力電圧を出力し
得る定電圧回路を提供することにある。
【０００９】
【課題を解決するための手段】図１は請求項１の原理説
明図である。すなわち、オペアンプ回路１に、基準入力
信号と、該オペアンプ回路１の出力信号を帰還した帰還
入力信号とが入力されて、前記オペアンプ回路１から定
電圧の出力電圧Ｖout が出力される。第一のＤ／Ａ変換
器２は、第一のデジタル制御信号Ｄ１に基づいて、前記
基準入力信号の電圧レベルを調整する。第二のＤ／Ａ変
換器３は、第二のデジタル制御信号Ｄ２に基づいて、前
記帰還入力信号の電圧レベルを調整する。
明図である。すなわち、オペアンプ回路１に、基準入力
信号と、該オペアンプ回路１の出力信号を帰還した帰還
入力信号とが入力されて、前記オペアンプ回路１から定
電圧の出力電圧Ｖout が出力される。第一のＤ／Ａ変換
器２は、第一のデジタル制御信号Ｄ１に基づいて、前記
基準入力信号の電圧レベルを調整する。第二のＤ／Ａ変
換器３は、第二のデジタル制御信号Ｄ２に基づいて、前
記帰還入力信号の電圧レベルを調整する。
【００１０】請求項２では、比較器は、前記オペアンプ
回路の出力信号と、基準電圧とを比較する。カウンタ回
路は、前記比較器の出力信号に基づいてクロック信号を
カウントして前記第一及び第二のデジタル制御信号を生
成し、前記比較器の出力信号の切り換わりに基づいて、
カウント動作を停止する。前記第一及び第二のＤ／Ａ変
換器は、前記第一及び第二のデジタル制御信号に基づい
て、デコード信号を生成するデコーダと、前記デコード
信号に基づいて、前記オペアンプ回路の基準入力信号と
帰還入力信号とを調整するストリング抵抗回路とから構
成される。
回路の出力信号と、基準電圧とを比較する。カウンタ回
路は、前記比較器の出力信号に基づいてクロック信号を
カウントして前記第一及び第二のデジタル制御信号を生
成し、前記比較器の出力信号の切り換わりに基づいて、
カウント動作を停止する。前記第一及び第二のＤ／Ａ変
換器は、前記第一及び第二のデジタル制御信号に基づい
て、デコード信号を生成するデコーダと、前記デコード
信号に基づいて、前記オペアンプ回路の基準入力信号と
帰還入力信号とを調整するストリング抵抗回路とから構
成される。
【００１１】請求項３では、前記比較器は、前記オペア
ンプ回路の出力信号が二つの基準電圧の範囲内であるか
否かを検出する比較器で構成される。 （作用）請求項１では、オペアンプ回路１に入力される
基準入力信号と、帰還入力信号の電圧レベルは、出力電
圧Ｖout が所定の電圧となるように、第一及び第二のＤ
／Ａ変換器２，３で調整される。
ンプ回路の出力信号が二つの基準電圧の範囲内であるか
否かを検出する比較器で構成される。 （作用）請求項１では、オペアンプ回路１に入力される
基準入力信号と、帰還入力信号の電圧レベルは、出力電
圧Ｖout が所定の電圧となるように、第一及び第二のＤ
／Ａ変換器２，３で調整される。
【００１２】請求項２では、オペアンプ回路の出力電圧
が基準電圧に達するまで、カウンタ回路が動作し、基準
電圧に達するとカウンタ回路のカウント動作が停止し
て、第一及び第二のデジタル制御信号が生成される。第
一及び第二のデジタル制御信号に基づいてデコーダから
出力されるデコード信号に基づいて、ストリング抵抗回
路で基準入力信号及び帰還入力信号が生成される。
が基準電圧に達するまで、カウンタ回路が動作し、基準
電圧に達するとカウンタ回路のカウント動作が停止し
て、第一及び第二のデジタル制御信号が生成される。第
一及び第二のデジタル制御信号に基づいてデコーダから
出力されるデコード信号に基づいて、ストリング抵抗回
路で基準入力信号及び帰還入力信号が生成される。
【００１３】請求項３では、オペアンプ回路の出力電圧
が二つの基準電圧の範囲内に達するまで、カウンタ回路
が動作し、第一及び第二のデジタル制御信号が生成され
る。第一及び第二のデジタル制御信号に基づいてデコー
ダから出力されるデコード信号に基づいて、ストリング
抵抗回路で基準入力信号及び帰還入力信号が生成され
る。
が二つの基準電圧の範囲内に達するまで、カウンタ回路
が動作し、第一及び第二のデジタル制御信号が生成され
る。第一及び第二のデジタル制御信号に基づいてデコー
ダから出力されるデコード信号に基づいて、ストリング
抵抗回路で基準入力信号及び帰還入力信号が生成され
る。
【００１４】
（第一の実施の形態）図２は、この発明を具体化した定
電圧回路の第一の実施の形態を示す。前記従来例と同一
構成部分は同一符号を付して説明する。
電圧回路の第一の実施の形態を示す。前記従来例と同一
構成部分は同一符号を付して説明する。
【００１５】オペアンプ１の＋側入力端子には、第一の
Ｄ／Ａ変換器２の出力信号Ａ１が入力され、オペアンプ
１の−側入力端子には、第二のＤ／Ａ変換器３の出力信
号Ａ２が入力される。
Ｄ／Ａ変換器２の出力信号Ａ１が入力され、オペアンプ
１の−側入力端子には、第二のＤ／Ａ変換器３の出力信
号Ａ２が入力される。
【００１６】前記オペアンプ１の出力電圧Ｖout は、前
記第一及び第二のＤ／Ａ変換器２，３に高電位側基準電
圧ＶRHとして入力される。前記第一のＤ／Ａ変換器２に
は、ダイオードＤの順方向電圧降下ＶZ が低電位側基準
電圧ＶRLとして供給され、前記第二のＤ／Ａ変換器３に
は、グランドＧＮＤが定電位側基準電圧ＶRLとして供給
される。
記第一及び第二のＤ／Ａ変換器２，３に高電位側基準電
圧ＶRHとして入力される。前記第一のＤ／Ａ変換器２に
は、ダイオードＤの順方向電圧降下ＶZ が低電位側基準
電圧ＶRLとして供給され、前記第二のＤ／Ａ変換器３に
は、グランドＧＮＤが定電位側基準電圧ＶRLとして供給
される。
【００１７】前記第一及び第二のＤ／Ａ変換器２，３
は、図３に示すストリング抵抗型Ｄ／Ａ変換器で構成さ
れる。すなわち、高電位側基準電圧ＶRHと低電位側基準
電圧ＶRLとの間に多数の抵抗Ｒが直列に接続され、各抵
抗Ｒの接続点の電位をそれぞれスイッチＳＷを介して前
記出力信号Ａ１若しくは同Ａ２として出力可能である。
は、図３に示すストリング抵抗型Ｄ／Ａ変換器で構成さ
れる。すなわち、高電位側基準電圧ＶRHと低電位側基準
電圧ＶRLとの間に多数の抵抗Ｒが直列に接続され、各抵
抗Ｒの接続点の電位をそれぞれスイッチＳＷを介して前
記出力信号Ａ１若しくは同Ａ２として出力可能である。
【００１８】前記第一及び第二のＤ／Ａ変換器２，３が
４ビットのＤ／Ａ変換器であれば、前記スイッチＳＷは
１６個となる。そして、外部から入力される４ビットの
デジタル制御信号をデコードしたデコード信号により、
第一及び第二のＤ／Ａ変換器２，３の各スイッチＳＷの
いずれか一つが導通する。
４ビットのＤ／Ａ変換器であれば、前記スイッチＳＷは
１６個となる。そして、外部から入力される４ビットの
デジタル制御信号をデコードしたデコード信号により、
第一及び第二のＤ／Ａ変換器２，３の各スイッチＳＷの
いずれか一つが導通する。
【００１９】従って、前記第一及び第二のＤ／Ａ変換器
２，３は、外部から入力されるデジタル信号に基づい
て、１６種類のアナログ出力信号Ａ１，Ａ２を出力可能
である。
２，３は、外部から入力されるデジタル信号に基づい
て、１６種類のアナログ出力信号Ａ１，Ａ２を出力可能
である。
【００２０】上記のように構成された定電圧回路では、
オペアンプ１への電源の供給に基づいて、第一及び第二
のＤ／Ａ変換器２，３の出力信号Ａ１，Ａ２に基づく定
電圧の出力信号Ｖout を出力する。
オペアンプ１への電源の供給に基づいて、第一及び第二
のＤ／Ａ変換器２，３の出力信号Ａ１，Ａ２に基づく定
電圧の出力信号Ｖout を出力する。
【００２１】第一及び第二のＤ／Ａ変換器２，３の出力
信号Ａ１，Ａ２は、外部から入力されるデジタル信号に
基づいて、任意に設定可能である。従って、第一及び第
二のＤ／Ａ変換器２，３の出力信号Ａ１，Ａ２を調整す
ることにより、出力信号Ｖout を所望の電圧に設定する
ことができる。
信号Ａ１，Ａ２は、外部から入力されるデジタル信号に
基づいて、任意に設定可能である。従って、第一及び第
二のＤ／Ａ変換器２，３の出力信号Ａ１，Ａ２を調整す
ることにより、出力信号Ｖout を所望の電圧に設定する
ことができる。
【００２２】このとき、第一のＡ／Ｄ変換器２の出力信
号Ａ１を調整することにより、出力信号Ｖout の粗調整
を行うことができ、第二のＡ／Ｄ変換器３の出力信号Ａ
２を調整することにより、出力信号Ｖout の微調整を行
うことができる。
号Ａ１を調整することにより、出力信号Ｖout の粗調整
を行うことができ、第二のＡ／Ｄ変換器３の出力信号Ａ
２を調整することにより、出力信号Ｖout の微調整を行
うことができる。
【００２３】従って、製造プロセスのばらつきに関わら
ず、オペアンプ１から所望の定電圧を出力信号Ｖout を
出力することができるので、この定電圧回路を備えた半
導体装置の歩留りを向上させることができる。 （第二の実施の形態）図４は、この発明を具体化した定
電圧回路の第二の実施の形態を示す。定電圧回路４は、
前記第一の実施の形態の定電圧回路である。
ず、オペアンプ１から所望の定電圧を出力信号Ｖout を
出力することができるので、この定電圧回路を備えた半
導体装置の歩留りを向上させることができる。 （第二の実施の形態）図４は、この発明を具体化した定
電圧回路の第二の実施の形態を示す。定電圧回路４は、
前記第一の実施の形態の定電圧回路である。
【００２４】前記定電圧回路４の出力電圧Ｖout は比較
器５の＋側入力端子に入力され、その比較器５の−側入
力端子には基準電圧ＶR が入力される。基準電圧ＶR
は、出力電圧Ｖout として所望される電圧である。前記
比較器５は、定電圧回路４の出力信号Ｖout が基準電圧
ＶR より高くなると、Ｈレベルの出力信号ＯＵＴを出力
し、定電圧回路４の出力信号Ｖout が基準電圧ＶR より
低いとき、Ｌレベルの出力信号ＯＵＴを出力する。
器５の＋側入力端子に入力され、その比較器５の−側入
力端子には基準電圧ＶR が入力される。基準電圧ＶR
は、出力電圧Ｖout として所望される電圧である。前記
比較器５は、定電圧回路４の出力信号Ｖout が基準電圧
ＶR より高くなると、Ｈレベルの出力信号ＯＵＴを出力
し、定電圧回路４の出力信号Ｖout が基準電圧ＶR より
低いとき、Ｌレベルの出力信号ＯＵＴを出力する。
【００２５】前記比較器５の出力信号ＯＵＴは、カウン
タ回路６に入力される。前記カウンタ回路６の具体的構
成を図５に示す。前記比較器５の出力信号ＯＵＴは、Ｎ
ＯＲ回路８に入力される。また、前記ＮＯＲ回路８には
クロック信号ＣＬＫがインバータ回路９ａを介して入力
される。前記ＮＯＲ回路８の出力信号は、フリップフロ
ップ回路１０ａに入力信号Ａとして入力され、インバー
タ回路９ｂで反転されて、フリップフロップ回路１０ａ
に入力信号ＡＸとして入力される。
タ回路６に入力される。前記カウンタ回路６の具体的構
成を図５に示す。前記比較器５の出力信号ＯＵＴは、Ｎ
ＯＲ回路８に入力される。また、前記ＮＯＲ回路８には
クロック信号ＣＬＫがインバータ回路９ａを介して入力
される。前記ＮＯＲ回路８の出力信号は、フリップフロ
ップ回路１０ａに入力信号Ａとして入力され、インバー
タ回路９ｂで反転されて、フリップフロップ回路１０ａ
に入力信号ＡＸとして入力される。
【００２６】前記フリップフロップ回路１０ａの出力信
号Ｑはフリップフロップ回路１０ｂに入力信号Ａとして
入力され、出力信号Ｑの反転信号である出力信号ＱＸ
は、フリップフロップ回路１０ｂに入力信号ＡＸとして
入力される。
号Ｑはフリップフロップ回路１０ｂに入力信号Ａとして
入力され、出力信号Ｑの反転信号である出力信号ＱＸ
は、フリップフロップ回路１０ｂに入力信号ＡＸとして
入力される。
【００２７】同様に、フリップフロップ回路１０ｂ，１
０ｃの出力信号Ｑ，ＱＸが次段のフリップフロップ回路
１０ｃ，１０ｄに入力信号Ａ，ＡＸとして入力される。
また、前記フリップフロップ回路１０ａ〜１０ｄの出力
信号Ｑが４ビットのカウントデータＤ０〜Ｄ３として出
力される。
０ｃの出力信号Ｑ，ＱＸが次段のフリップフロップ回路
１０ｃ，１０ｄに入力信号Ａ，ＡＸとして入力される。
また、前記フリップフロップ回路１０ａ〜１０ｄの出力
信号Ｑが４ビットのカウントデータＤ０〜Ｄ３として出
力される。
【００２８】前記フリップフロップ回路１０ａ〜１０ｄ
の具体的構成を図６に示す。すなわち、フリップフロッ
プ回路１０ａ〜１０ｄは、ラッチ回路１１ａ，１１ｂ
と、インバータ回路９ｃ〜９ｅが環状に接続され、入力
信号Ａ，ＡＸに基づいて、出力信号Ｑ，ＱＸを出力す
る。
の具体的構成を図６に示す。すなわち、フリップフロッ
プ回路１０ａ〜１０ｄは、ラッチ回路１１ａ，１１ｂ
と、インバータ回路９ｃ〜９ｅが環状に接続され、入力
信号Ａ，ＡＸに基づいて、出力信号Ｑ，ＱＸを出力す
る。
【００２９】従って、前記フリップフロップ回路１０ａ
〜１０ｄは、入力信号Ａが立ち下がる毎に出力信号Ｑが
反転する。このように構成により、カウンタ回路６は、
図７に示すように、前記比較器５の出力信号ＯＵＴがＬ
レベルのとき、クロック信号ＣＬＫのパルス数をカウン
トして４ビットのカウントデータＤ０〜Ｄ３を信号す
る。
〜１０ｄは、入力信号Ａが立ち下がる毎に出力信号Ｑが
反転する。このように構成により、カウンタ回路６は、
図７に示すように、前記比較器５の出力信号ＯＵＴがＬ
レベルのとき、クロック信号ＣＬＫのパルス数をカウン
トして４ビットのカウントデータＤ０〜Ｄ３を信号す
る。
【００３０】また、図８に示すように、前記比較器５の
出力信号ＯＵＴがＨレベルとなると、カウント動作が停
止され、そのときのカウントデータＤ０〜Ｄ３が保持さ
れる。
出力信号ＯＵＴがＨレベルとなると、カウント動作が停
止され、そのときのカウントデータＤ０〜Ｄ３が保持さ
れる。
【００３１】前記カウンタ回路６のカウントデータＤ０
〜Ｄ３は、デコーダ７に出力される。前記デコーダ７
は、図９に示すように、カウントデータＤ０〜Ｄ３に基
づいて、選択信号ＳＬ１〜ＳＬ１６を出力する。図１１
に示すように、選択信号ＳＬ１〜ＳＬ１６は、カウント
データＤ０〜Ｄ３に基づいて、いずれか一つがＬレベル
となる。
〜Ｄ３は、デコーダ７に出力される。前記デコーダ７
は、図９に示すように、カウントデータＤ０〜Ｄ３に基
づいて、選択信号ＳＬ１〜ＳＬ１６を出力する。図１１
に示すように、選択信号ＳＬ１〜ＳＬ１６は、カウント
データＤ０〜Ｄ３に基づいて、いずれか一つがＬレベル
となる。
【００３２】前記デコーダ７から出力される選択信号Ｓ
Ｌ１〜ＳＬ１６は、前記定電圧回路４のＤ／Ａ変換器
２，３の各スイッチＳＷに入力される。前記スイッチＳ
Ｗは、図１０に示すように、転送ゲート１２で構成さ
れ、前記選択信号ＳＬｎが転送ゲート１２のＰチャネル
側ゲートに入力されるとともに、インバータ回路９ｆを
介してＮチャネル側ゲートに入力される。
Ｌ１〜ＳＬ１６は、前記定電圧回路４のＤ／Ａ変換器
２，３の各スイッチＳＷに入力される。前記スイッチＳ
Ｗは、図１０に示すように、転送ゲート１２で構成さ
れ、前記選択信号ＳＬｎが転送ゲート１２のＰチャネル
側ゲートに入力されるとともに、インバータ回路９ｆを
介してＮチャネル側ゲートに入力される。
【００３３】このような構成により、定電圧回路４のＤ
／Ａ変換器２，３では、選択信号ＳＬ１〜ＳＬ１６に基
づいて何れか一つのスイッチＳＷが導通して、出力信号
Ａ１，Ａ２が調整される。
／Ａ変換器２，３では、選択信号ＳＬ１〜ＳＬ１６に基
づいて何れか一つのスイッチＳＷが導通して、出力信号
Ａ１，Ａ２が調整される。
【００３４】このように構成された定電圧回路では、電
源が投入されると、オペアンプ１の出力電圧Ｖout が上
昇する。そして、比較器５の出力信号ＯＵＴがＬレベル
にある状態では、カウンタ回路６から出力されるカウン
トデータＤ０〜Ｄ３がカウントアップされ、選択信号Ｓ
Ｌ１〜ＳＬ１６が順次変化して、オペアンプ１の出力電
圧Ｖout が上昇する。
源が投入されると、オペアンプ１の出力電圧Ｖout が上
昇する。そして、比較器５の出力信号ＯＵＴがＬレベル
にある状態では、カウンタ回路６から出力されるカウン
トデータＤ０〜Ｄ３がカウントアップされ、選択信号Ｓ
Ｌ１〜ＳＬ１６が順次変化して、オペアンプ１の出力電
圧Ｖout が上昇する。
【００３５】そして、オペアンプ１の出力電圧Ｖout が
基準電圧ＶR を越えると、比較器５の出力信号ＯＵＴが
Ｈレベルとなるため、カウンタ回路６のカウントアップ
動作が停止され、その時の選択信号ＳＬ１〜ＳＬ１６が
保持されて、オペアンプ１の出力電圧Ｖout の上昇が停
止する。
基準電圧ＶR を越えると、比較器５の出力信号ＯＵＴが
Ｈレベルとなるため、カウンタ回路６のカウントアップ
動作が停止され、その時の選択信号ＳＬ１〜ＳＬ１６が
保持されて、オペアンプ１の出力電圧Ｖout の上昇が停
止する。
【００３６】従って、所望の基準電圧ＶR を設定すれ
ば、オペアンプ１からその基準電圧ＶR に等しい出力電
圧Ｖout を出力することが可能となる。 （第三の実施の形態）図１２は、第三の実施の形態を示
す。この実施の形態の定電圧回路４、カウンタ回路６及
びデコーダ７は、前記第二の実施の形態と同一構成であ
る。
ば、オペアンプ１からその基準電圧ＶR に等しい出力電
圧Ｖout を出力することが可能となる。 （第三の実施の形態）図１２は、第三の実施の形態を示
す。この実施の形態の定電圧回路４、カウンタ回路６及
びデコーダ７は、前記第二の実施の形態と同一構成であ
る。
【００３７】前記定電圧回路４の出力電圧Ｖout は、比
較器１３ａの＋側入力端子と、比較器１３ｂの−側入力
端子とに入力される。前記比較器１３ａの−側入力端子
には基準電圧ＶR1が入力され、前記比較器１３ｂの＋側
入力端子には基準電圧ＶR2が入力される。前記基準電圧
ＶR1は、基準電圧ＶR2より高い電圧に設定される。
較器１３ａの＋側入力端子と、比較器１３ｂの−側入力
端子とに入力される。前記比較器１３ａの−側入力端子
には基準電圧ＶR1が入力され、前記比較器１３ｂの＋側
入力端子には基準電圧ＶR2が入力される。前記基準電圧
ＶR1は、基準電圧ＶR2より高い電圧に設定される。
【００３８】前記比較器１３ａ，１３ｂの出力信号は、
ＮＯＲ回路１４に入力され、前記ＮＯＲ回路１４の出力
信号ＯＵＴが前記カウンタ回路６に入力される。前記Ｎ
ＯＲ回路１４の出力信号ＯＵＴは、定電圧回路４の出力
電圧Ｖout が基準電圧ＶR1と基準電圧ＶR2との間の電圧
となったとき、Ｈレベルとなる。
ＮＯＲ回路１４に入力され、前記ＮＯＲ回路１４の出力
信号ＯＵＴが前記カウンタ回路６に入力される。前記Ｎ
ＯＲ回路１４の出力信号ＯＵＴは、定電圧回路４の出力
電圧Ｖout が基準電圧ＶR1と基準電圧ＶR2との間の電圧
となったとき、Ｈレベルとなる。
【００３９】上記のように構成された定電圧回路では、
定電圧回路４の出力電圧Ｖout が基準電圧ＶR1と基準電
圧ＶR2との間の電圧となったとき、ＮＯＲ回路１４の出
力信号ＯＵＴがＨレベルとなって、カウンタ回路６のカ
ウント動作が停止する。
定電圧回路４の出力電圧Ｖout が基準電圧ＶR1と基準電
圧ＶR2との間の電圧となったとき、ＮＯＲ回路１４の出
力信号ＯＵＴがＨレベルとなって、カウンタ回路６のカ
ウント動作が停止する。
【００４０】従って、出力電圧Ｖout を基準電圧ＶR1
と、基準電圧ＶR2との範囲内に設定することができる。
と、基準電圧ＶR2との範囲内に設定することができる。
【００４１】
【発明の効果】以上詳述したように、この発明は製造プ
ロセスのばらつきに関わらず、あらかじめ設定された出
力電圧を出力し得る定電圧回路を提供することができ
る。
ロセスのばらつきに関わらず、あらかじめ設定された出
力電圧を出力し得る定電圧回路を提供することができ
る。
【図１】 本発明の原理説明図である。
【図２】 第一の実施の形態を示す回路図である。
【図３】 Ｄ／Ａ変換器のストリング抵抗回路を示す回
路図である。
路図である。
【図４】 第二の実施の形態を示す回路図である。
【図５】 カウンタ回路を示す回路図である。
【図６】 フリップフロップ回路を示す回路図である。
【図７】 フリップフロップ回路の動作を示すタイミン
グ波形図である。
グ波形図である。
【図８】 フリップフロップ回路の動作を示すタイミン
グ波形図である。
グ波形図である。
【図９】 デコーダを示す回路図である。
【図１０】Ｄ／Ａ変換器のスイッチを示す回路図であ
る。
る。
【図１１】カウンタ回路及びデコーダの動作を示すタイ
ミング波形図である。
ミング波形図である。
【図１２】第三の実施の形態を示す回路図である。
【図１３】第三の実施の形態の動作を示すタイミング波
形図である。
形図である。
【図１４】従来例を示す回路図である。
１ オペアンプ回路 ２ 第一のＤ／Ａ変換器 ３ 第二のＤ／Ａ変換器 Ｄ１ 第一のデジタル制御信号 Ｄ２ 第二のデジタル制御信号 Ｖout 出力電圧
Claims (3)
- 【請求項１】 オペアンプ回路に、基準入力信号と、該
オペアンプ回路の出力信号を帰還した帰還入力信号とを
入力して、前記オペアンプ回路から定電圧の出力信号を
出力する定電圧回路であって、 第一のデジタル制御信号に基づいて、前記基準入力信号
の電圧レベルを調整する第一のＤ／Ａ変換器と、 第二のデジタル制御信号に基づいて、前記帰還入力信号
の電圧レベルを調整する第二のＤ／Ａ変換器とを備えた
ことを特徴とする定電圧回路。 - 【請求項２】 前記オペアンプ回路の出力信号と、基準
電圧とを比較する比較器と、 前記比較器の出力信号に基づいてクロック信号をカウン
トして前記第一及び第二のデジタル制御信号を生成し、
前記比較器の出力信号の切り換わりに基づいて、カウン
ト動作を停止するカウンタ回路とを備え、 前記第一及び第二のＤ／Ａ変換器は、 前記第一及び第二のデジタル制御信号に基づいて、デコ
ード信号を生成するデコーダと、 前記デコード信号に基づいて、前記オペアンプ回路の基
準入力信号と帰還入力信号とを調整するストリング抵抗
回路とから構成したことを特徴とする請求項１記載の定
電圧回路。 - 【請求項３】 前記比較器は、前記オペアンプ回路の出
力信号が二つの基準電圧の範囲内であるか否かを検出す
る比較器で構成したことを特徴とする請求項２記載の定
電圧回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9839696A JPH09288519A (ja) | 1996-04-19 | 1996-04-19 | 定電圧回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9839696A JPH09288519A (ja) | 1996-04-19 | 1996-04-19 | 定電圧回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH09288519A true JPH09288519A (ja) | 1997-11-04 |
Family
ID=14218684
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9839696A Withdrawn JPH09288519A (ja) | 1996-04-19 | 1996-04-19 | 定電圧回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH09288519A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2009010396A (ja) * | 2008-07-22 | 2009-01-15 | Ricoh Co Ltd | 電圧設定回路 |
| CN102478874A (zh) * | 2010-11-30 | 2012-05-30 | 英业达股份有限公司 | 数字可调恒压源及数字控制恒压源的方法 |
| JP2014078158A (ja) * | 2012-10-11 | 2014-05-01 | Denso Corp | 電源回路 |
| JP2018096960A (ja) * | 2016-12-11 | 2018-06-21 | キーサイト テクノロジーズ， インク． | 蓄電池の自己放電電流特性を求めるシステム及び方法 |
-
1996
- 1996-04-19 JP JP9839696A patent/JPH09288519A/ja not_active Withdrawn
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2009010396A (ja) * | 2008-07-22 | 2009-01-15 | Ricoh Co Ltd | 電圧設定回路 |
| CN102478874A (zh) * | 2010-11-30 | 2012-05-30 | 英业达股份有限公司 | 数字可调恒压源及数字控制恒压源的方法 |
| JP2014078158A (ja) * | 2012-10-11 | 2014-05-01 | Denso Corp | 電源回路 |
| JP2018096960A (ja) * | 2016-12-11 | 2018-06-21 | キーサイト テクノロジーズ， インク． | 蓄電池の自己放電電流特性を求めるシステム及び方法 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20030701 |