JPH09275123A - 半導体装置およびこれを用いた電子装置 - Google Patents
半導体装置およびこれを用いた電子装置Info
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- JPH09275123A JPH09275123A JP8369696A JP8369696A JPH09275123A JP H09275123 A JPH09275123 A JP H09275123A JP 8369696 A JP8369696 A JP 8369696A JP 8369696 A JP8369696 A JP 8369696A JP H09275123 A JPH09275123 A JP H09275123A
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- H01L2924/153—Connection portion
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- H01L2924/15311—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface being a ball array, e.g. BGA
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- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
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- H05K1/02—Details
- H05K1/11—Printed elements for providing electric connections to or between printed circuits
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- H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
- H05K3/00—Apparatus or processes for manufacturing printed circuits
- H05K3/30—Assembling printed circuits with electric components, e.g. with resistor
- H05K3/32—Assembling printed circuits with electric components, e.g. with resistor electrically connecting electric components or wires to printed circuits
- H05K3/34—Assembling printed circuits with electric components, e.g. with resistor electrically connecting electric components or wires to printed circuits by soldering
- H05K3/341—Surface mounted components
- H05K3/3431—Leadless components
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Abstract
(57)【要約】
【課題】 端子数を減らさず、底面積が大きくせずと
も、実装密度、実装強度を上げ、マウント時の位置合わ
せ精度もゆるやかでよい半導体装置およびこれを用いた
電子装置を目的とする。 【解決手段】 チップキャリア底面のソルダーパットの
うち少なくとも１つは形状が大きい大ソルダーパットに
することで、マウントで位置合わせ精度が緩くてもリフ
ロー工程時、セルフアライメント効果によって基板ラン
ドパターンに添ってはんだ実装され、良好な実装品質を
得ることができる。
も、実装密度、実装強度を上げ、マウント時の位置合わ
せ精度もゆるやかでよい半導体装置およびこれを用いた
電子装置を目的とする。 【解決手段】 チップキャリア底面のソルダーパットの
うち少なくとも１つは形状が大きい大ソルダーパットに
することで、マウントで位置合わせ精度が緩くてもリフ
ロー工程時、セルフアライメント効果によって基板ラン
ドパターンに添ってはんだ実装され、良好な実装品質を
得ることができる。
Description
【０００１】
【発明の属する技術分野】本発明は、各種電子回路に用
いられる半導体装置およびこれを用いた電子装置に関す
るものである。
いられる半導体装置およびこれを用いた電子装置に関す
るものである。
【０００２】
【従来の技術】近年、ＩＣ、ＬＳＩ等の半導体装置は、
集積度の大規模化、および実装面積の小型化に伴い多端
子数化（多ピン化）する傾向にありパッケージが大きく
ならないように狭ピッチリード化され、０．３ｍｍピッ
チまで実用化されてきている。しかし、ピッチが狭いた
め、隣接ピンとのはんだブリッジが発生しやすく、プリ
ント基板（以下、基板と略す）に対し高度な実装の位置
合わせ精度が必要となってきている。そこで、電極端子
を直線的に構成するのではなく、平面的に構成すること
が研究され、例えばチップキャリアの底面に電極を平面
的に配列するボール・グリッド・アレイ（Ｂａｌｌ Ｇ
ｒｉｄ Ａｒｅｙ，ＢＧＡ）化することによって、同ピ
ン数のパッケージでピッチを大きくすることができ、最
近実用化が始まっている。
集積度の大規模化、および実装面積の小型化に伴い多端
子数化（多ピン化）する傾向にありパッケージが大きく
ならないように狭ピッチリード化され、０．３ｍｍピッ
チまで実用化されてきている。しかし、ピッチが狭いた
め、隣接ピンとのはんだブリッジが発生しやすく、プリ
ント基板（以下、基板と略す）に対し高度な実装の位置
合わせ精度が必要となってきている。そこで、電極端子
を直線的に構成するのではなく、平面的に構成すること
が研究され、例えばチップキャリアの底面に電極を平面
的に配列するボール・グリッド・アレイ（Ｂａｌｌ Ｇ
ｒｉｄ Ａｒｅｙ，ＢＧＡ）化することによって、同ピ
ン数のパッケージでピッチを大きくすることができ、最
近実用化が始まっている。
【０００３】以下、従来の半導体装置について説明す
る。従来、半導体装置は特開昭６４−７３７５３号公報
に記載されたものが知られている。図５は従来の半導体
装置の構成断面図である。図５において、１は半導体チ
ップである。２はチップキャリアであって、例えばセラ
ミック基板またはポリイミド積層基板等から構成され、
その上面と下面にスルーホールによる電極が設けられて
いる。３はフリップチップを示し、チップキャリア２の
上面に積載された半導体チップ１とチップキャリア２の
電極とを電気的に接続する。４はソルダーパットであ
り、同一形状のソルダーパットがチップキャリア２の下
面に複数個、構成されている。
る。従来、半導体装置は特開昭６４−７３７５３号公報
に記載されたものが知られている。図５は従来の半導体
装置の構成断面図である。図５において、１は半導体チ
ップである。２はチップキャリアであって、例えばセラ
ミック基板またはポリイミド積層基板等から構成され、
その上面と下面にスルーホールによる電極が設けられて
いる。３はフリップチップを示し、チップキャリア２の
上面に積載された半導体チップ１とチップキャリア２の
電極とを電気的に接続する。４はソルダーパットであ
り、同一形状のソルダーパットがチップキャリア２の下
面に複数個、構成されている。
【０００４】以上のように構成された従来の半導体装置
について、以下その実装について説明する。まず、基板
ランドにスクリーン印刷されたクリームはんだ上に半導
体装置を位置合わせをし、基板に配置（以下、マウント
と略す）する。基板上にマウントされた半導体装置は、
赤外線や温風等によるリフロー炉によって熱が加えられ
ることにより、基板ランド上のクリームはんだが融解、
焼結して、基板上のランドと半導体装置のソルダーパッ
トとが電気的に接続される。この融解、焼結の際にクリ
ームはんだの表面張力によって、基板上のランドと半導
体装置のソルダーパットとがそれぞれ相対するように、
半導体装置が微動する（これをセルフアライメント効果
と呼ぶ）ので、多少の半導体装置の位置合わせずれは許
容される。
について、以下その実装について説明する。まず、基板
ランドにスクリーン印刷されたクリームはんだ上に半導
体装置を位置合わせをし、基板に配置（以下、マウント
と略す）する。基板上にマウントされた半導体装置は、
赤外線や温風等によるリフロー炉によって熱が加えられ
ることにより、基板ランド上のクリームはんだが融解、
焼結して、基板上のランドと半導体装置のソルダーパッ
トとが電気的に接続される。この融解、焼結の際にクリ
ームはんだの表面張力によって、基板上のランドと半導
体装置のソルダーパットとがそれぞれ相対するように、
半導体装置が微動する（これをセルフアライメント効果
と呼ぶ）ので、多少の半導体装置の位置合わせずれは許
容される。
【０００５】
【発明が解決しようとする課題】しかしながら上記の従
来の半導体装置の構成では、ソルダーパットのピッチを
細かくすると、始めに基板上に半導体装置をマウントす
る位置合わせ精度を上げなければ隣接するソルダーパッ
トと誤ってはんだ付けされるおそれがあるので、実装品
質を確保するためには、個々のソルダーパッド面積を大
きくし、かつそのピッチも大きくとる必要があった。そ
のため、半導体装置の底面積が大きくなり、実装密度を
上げることが困難であるという問題点を有していた。
来の半導体装置の構成では、ソルダーパットのピッチを
細かくすると、始めに基板上に半導体装置をマウントす
る位置合わせ精度を上げなければ隣接するソルダーパッ
トと誤ってはんだ付けされるおそれがあるので、実装品
質を確保するためには、個々のソルダーパッド面積を大
きくし、かつそのピッチも大きくとる必要があった。そ
のため、半導体装置の底面積が大きくなり、実装密度を
上げることが困難であるという問題点を有していた。
【０００６】本発明は上記従来の問題点を解決するもの
で、半導体チップの大きさに近づけた小面積の半導体装
置にしながら、セルフアライメント効果により位置合わ
せが非常に簡単にでき、良好な実装品質を確保する半導
体装置およびこれを用いた電子装置を提供することを目
的とする。
で、半導体チップの大きさに近づけた小面積の半導体装
置にしながら、セルフアライメント効果により位置合わ
せが非常に簡単にでき、良好な実装品質を確保する半導
体装置およびこれを用いた電子装置を提供することを目
的とする。
【０００７】
【課題を解決するための手段】この目的を達成するため
に本発明の半導体装置は、チップキャリアの表面にある
半導体チップの電極に配線手段によって結合され、チッ
プキャリアの裏面に実装基板に配線できるように形成さ
れたソルダーパットを少なくとも２つ以上有する半導体
装置であって、ソルダーパットのうち少なくとも１つは
形状が大きい大ソルダーパットであるという構成を有し
ている。
に本発明の半導体装置は、チップキャリアの表面にある
半導体チップの電極に配線手段によって結合され、チッ
プキャリアの裏面に実装基板に配線できるように形成さ
れたソルダーパットを少なくとも２つ以上有する半導体
装置であって、ソルダーパットのうち少なくとも１つは
形状が大きい大ソルダーパットであるという構成を有し
ている。
【０００８】この構成によって、半導体装置の設置後リ
フロー時において、大ソルダーパットとそれに対する基
板上のランドとの間のクリームはんだの表面張力が、他
の小ソルダーパットにおける表面張力よりも大きいの
で、より大きなセルフアライメント効果を有する。それ
によって、半導体装置のマウント時の位置合わせが従来
よりも精度が悪くとも、リフロー後の実装品質が確保で
きる。さらに、小ソルダーパットをより狭ピッチ、より
小型にすることで、半導体チップの大きさに近い小型の
半導体装置を得ることができ、実装密度の非常に高い電
子装置が得られる。
フロー時において、大ソルダーパットとそれに対する基
板上のランドとの間のクリームはんだの表面張力が、他
の小ソルダーパットにおける表面張力よりも大きいの
で、より大きなセルフアライメント効果を有する。それ
によって、半導体装置のマウント時の位置合わせが従来
よりも精度が悪くとも、リフロー後の実装品質が確保で
きる。さらに、小ソルダーパットをより狭ピッチ、より
小型にすることで、半導体チップの大きさに近い小型の
半導体装置を得ることができ、実装密度の非常に高い電
子装置が得られる。
【０００９】
【発明の実施の形態】本発明の請求項１に記載の発明
は、チップキャリアの表面にある半導体チップの電極に
配線手段によって結合され、チップキャリアの裏面に実
装基板に配線できるように形成されたソルダーパットを
少なくとも２つ以上有する半導体装置であって、ソルダ
ーパットのうち少なくとも１つは形状が大きい大ソルダ
ーパットであることを特徴としたものであり、半導体装
置をマウントした後リフロー時において、大ソルダーパ
ットとそれに対する基板上のランドとの間のクリームは
んだの表面張力が、他の小ソルダーパットにおける表面
張力よりも大きいので、より大きなセルフアライメント
効果を有する。それによって、半導体装置のマウント時
の位置合わせ精度を従来ほど厳しくしなくとも、リフロ
ー後の実装品質が確保できる。さらに、小ソルダーパッ
トをより狭ピッチ、より小型にすることで、半導体チッ
プの大きさに近い小型の半導体装置を得ることができる
という作用を有する。また、チップキャリアと基板間の
材質の熱膨張の違いや基板の反り等によるストレスに対
する強度アップにも効果がある。
は、チップキャリアの表面にある半導体チップの電極に
配線手段によって結合され、チップキャリアの裏面に実
装基板に配線できるように形成されたソルダーパットを
少なくとも２つ以上有する半導体装置であって、ソルダ
ーパットのうち少なくとも１つは形状が大きい大ソルダ
ーパットであることを特徴としたものであり、半導体装
置をマウントした後リフロー時において、大ソルダーパ
ットとそれに対する基板上のランドとの間のクリームは
んだの表面張力が、他の小ソルダーパットにおける表面
張力よりも大きいので、より大きなセルフアライメント
効果を有する。それによって、半導体装置のマウント時
の位置合わせ精度を従来ほど厳しくしなくとも、リフロ
ー後の実装品質が確保できる。さらに、小ソルダーパッ
トをより狭ピッチ、より小型にすることで、半導体チッ
プの大きさに近い小型の半導体装置を得ることができる
という作用を有する。また、チップキャリアと基板間の
材質の熱膨張の違いや基板の反り等によるストレスに対
する強度アップにも効果がある。
【００１０】請求項２に記載の発明は、大ソルダーパッ
トは、チップキャリア裏面の隅近傍に位置することを特
徴としたものであり、２つ以上の大ソルダーパットを隅
近傍に配し、大ソルダーパット間の距離を大きくした方
が大ソルダーパットによるセルフアライメント効果の位
置決め精度が良いという作用を有する。請求項３に記載
の発明は、大ソルダーパットは、他のソルダーパットよ
りも大きな電流を流すように構成したことを特徴とした
ものであり、半導体チップに構成した電源ライン、グラ
ンドラインに大ソルダーパットを使用することによっ
て、位置合わせと大電流の配線を兼ねておこなうという
作用を有する。
トは、チップキャリア裏面の隅近傍に位置することを特
徴としたものであり、２つ以上の大ソルダーパットを隅
近傍に配し、大ソルダーパット間の距離を大きくした方
が大ソルダーパットによるセルフアライメント効果の位
置決め精度が良いという作用を有する。請求項３に記載
の発明は、大ソルダーパットは、他のソルダーパットよ
りも大きな電流を流すように構成したことを特徴とした
ものであり、半導体チップに構成した電源ライン、グラ
ンドラインに大ソルダーパットを使用することによっ
て、位置合わせと大電流の配線を兼ねておこなうという
作用を有する。
【００１１】請求項４に記載の発明は、大ソルダーパッ
トは半導体チップの基盤（以下、サブストレートと略
す）と配線手段で接続されていることを特徴としたもの
であり、半導体チップのサブストレートと半導体チップ
上に構成された電子回路のグランドとは、半導体チップ
上では必ずしも同一とはならない場合もあり、、サブス
トレートの電位を電子回路のグランドと同電位にし、半
導体チップ上に設計者が意図しない寄生素子が生じない
ようにするという作用を有する。
トは半導体チップの基盤（以下、サブストレートと略
す）と配線手段で接続されていることを特徴としたもの
であり、半導体チップのサブストレートと半導体チップ
上に構成された電子回路のグランドとは、半導体チップ
上では必ずしも同一とはならない場合もあり、、サブス
トレートの電位を電子回路のグランドと同電位にし、半
導体チップ上に設計者が意図しない寄生素子が生じない
ようにするという作用を有する。
【００１２】
【実施例】以下、本発明の実施例について、図１から図
３を用いて説明する。 （第１の実施例）図１は本発明の半導体装置の第１の実
施例の構成断面図であり、図１において、１１は半導体
チップである。１２はチップキャリアであって、例えば
セラミック基板またはポリイミド積層基板等から構成さ
れ、その上面に電極が設けられている。１３は配線手段
であるフリップチップを示し、チップキャリア１２の上
面に積載された半導体チップ１１とチップキャリア１２
の電極とを電気的に接続する。１４はソルダーパットで
あり、リフロー実装時の基板のはんだランドと対応して
位置しリフローはんだ付けされる電極端子で、チップキ
ャリア１２の下面に複数個、配置され、各ソルダーパッ
ト１４は金属メッキやスルーホール等の配線手段によっ
てチップキャリア１２の上面の電極と導通している。従
来と異なるところは複数のソルダーパット１４のうちの
いくつかが直径の大きい大ソルダーパット１４ａである
ことである。なお、周知のように半導体チップ１１を湿
度等から保護するために半導体チップ１１、チップキャ
リア１２の上から合成樹脂等でモールドを行うが、ここ
では図示はしていない。
３を用いて説明する。 （第１の実施例）図１は本発明の半導体装置の第１の実
施例の構成断面図であり、図１において、１１は半導体
チップである。１２はチップキャリアであって、例えば
セラミック基板またはポリイミド積層基板等から構成さ
れ、その上面に電極が設けられている。１３は配線手段
であるフリップチップを示し、チップキャリア１２の上
面に積載された半導体チップ１１とチップキャリア１２
の電極とを電気的に接続する。１４はソルダーパットで
あり、リフロー実装時の基板のはんだランドと対応して
位置しリフローはんだ付けされる電極端子で、チップキ
ャリア１２の下面に複数個、配置され、各ソルダーパッ
ト１４は金属メッキやスルーホール等の配線手段によっ
てチップキャリア１２の上面の電極と導通している。従
来と異なるところは複数のソルダーパット１４のうちの
いくつかが直径の大きい大ソルダーパット１４ａである
ことである。なお、周知のように半導体チップ１１を湿
度等から保護するために半導体チップ１１、チップキャ
リア１２の上から合成樹脂等でモールドを行うが、ここ
では図示はしていない。
【００１３】以上のように構成された半導体装置につい
て、図１を用いてその実装を説明する。従来例と同様
に、まず、基板ランドにスクリーン印刷されたクリーム
はんだ上に半導体装置を位置合わせをし、基板にマウン
トする。基板上にマウントされた半導体装置は、赤外線
や温風等のリフロー炉によって熱が加えられることによ
り、基板ランド上のクリームはんだが融解、焼結して、
基板上のランドと半導体装置のソルダーパットとが電気
的に接続される。この融解、焼結の際にクリームはんだ
の表面張力によって、セルフアライメント効果が発生し
基板上のランドと半導体装置のソルダーパットとがそれ
ぞれ相対するように半導体装置が微動するが、大ソルダ
ーパットとそれに対する基板上のランドとの間のクリー
ムはんだの表面張力が、他の小ソルダーパットにおける
表面張力よりも大きいので、より大きなセルフアライメ
ント効果を有する。それによって、半導体装置の設置時
の位置合わせが従来例の半導体装置よりも精度が悪くと
も、リフロー後の実装品質が確保できる。さらに、従来
の半導体装置と比べ、小ソルダーパットをより狭ピッチ
化、より小型化にすることで、半導体チップの大きさに
近い小型の半導体装置を得ることができる。また、チッ
プキャリアと基板間の材質の熱膨張の違いや基板の反り
等によるストレスに対する強度アップにも効果がある。
て、図１を用いてその実装を説明する。従来例と同様
に、まず、基板ランドにスクリーン印刷されたクリーム
はんだ上に半導体装置を位置合わせをし、基板にマウン
トする。基板上にマウントされた半導体装置は、赤外線
や温風等のリフロー炉によって熱が加えられることによ
り、基板ランド上のクリームはんだが融解、焼結して、
基板上のランドと半導体装置のソルダーパットとが電気
的に接続される。この融解、焼結の際にクリームはんだ
の表面張力によって、セルフアライメント効果が発生し
基板上のランドと半導体装置のソルダーパットとがそれ
ぞれ相対するように半導体装置が微動するが、大ソルダ
ーパットとそれに対する基板上のランドとの間のクリー
ムはんだの表面張力が、他の小ソルダーパットにおける
表面張力よりも大きいので、より大きなセルフアライメ
ント効果を有する。それによって、半導体装置の設置時
の位置合わせが従来例の半導体装置よりも精度が悪くと
も、リフロー後の実装品質が確保できる。さらに、従来
の半導体装置と比べ、小ソルダーパットをより狭ピッチ
化、より小型化にすることで、半導体チップの大きさに
近い小型の半導体装置を得ることができる。また、チッ
プキャリアと基板間の材質の熱膨張の違いや基板の反り
等によるストレスに対する強度アップにも効果がある。
【００１４】以上のように本実施例によれば、チップキ
ャリア下面に設けられたソルダーパットの内、小ソルダ
ーパットのピッチを狭くかつその面積を小さくすること
で、実装密度を上げ、半導体装置を小さくすると共に、
直径の大きい大ソルダーパットを設けることによって、
半導体装置のマウント時の位置合わせ精度をより緩やか
にすることができる。さらに、半導体装置のはんだ実装
もより強くすることができる。
ャリア下面に設けられたソルダーパットの内、小ソルダ
ーパットのピッチを狭くかつその面積を小さくすること
で、実装密度を上げ、半導体装置を小さくすると共に、
直径の大きい大ソルダーパットを設けることによって、
半導体装置のマウント時の位置合わせ精度をより緩やか
にすることができる。さらに、半導体装置のはんだ実装
もより強くすることができる。
【００１５】（第２の実施例）図２は本発明の半導体装
置の第２の実施例の底面図で、図４はその位置決めの動
作説明図である。図２において、２１はチップキャリ
ア、２２は小ソルダーパット、２３ａ、ｂ、ｃ、ｄは大
ソルダーパットを示し、図１に示した第１の実施例の構
成と異なるのは大ソルダーパット２３の個数を４つに
し、かつそれぞれをチップキャリア２１の隅近傍に配
し、格子状に配したソルダーパット群の角に設けた点で
ある。
置の第２の実施例の底面図で、図４はその位置決めの動
作説明図である。図２において、２１はチップキャリ
ア、２２は小ソルダーパット、２３ａ、ｂ、ｃ、ｄは大
ソルダーパットを示し、図１に示した第１の実施例の構
成と異なるのは大ソルダーパット２３の個数を４つに
し、かつそれぞれをチップキャリア２１の隅近傍に配
し、格子状に配したソルダーパット群の角に設けた点で
ある。
【００１６】以上のように構成された半導体装置の第２
の実施例について、以下その実装について説明する。従
来例、第１の実施例と同様に、リフローはんだづけ工程
時、融解、焼結の際にクリームはんだの表面張力によっ
て、セルフアライメント効果が発生し基板上のランドと
半導体装置のソルダーパットとがそれぞれ相対するよう
に半導体装置が微動するが、大ソルダーパットとそれに
対する基板上のランドとの間のクリームはんだの表面張
力が、他の小ソルダーパットにおける表面張力よりも大
きいので、より大きなセルフアライメント効果を有し、
特に本実施例ではチップキャリアの４隅近傍に大ソルダ
ーパットを配しているので、図４に示すようにＸ（横）
方向、Ｙ（縦）方向、傾き方向に位置がずれてマウント
されても、Ｘ，Ｙ方向に均一にセルフアライメント効果
が働き、基板ランドパターンに添って位置が修正され、
正規位置に実装される。さらに、大ソルダーパット間が
最も距離のあるように構成されているので、位置合わせ
のズレ誤差が最も少ない。それによって、半導体装置の
マウント時の位置合わせが従来例の半導体装置よりも精
度が悪くとも、リフロー後の実装品質が確保できる。
の実施例について、以下その実装について説明する。従
来例、第１の実施例と同様に、リフローはんだづけ工程
時、融解、焼結の際にクリームはんだの表面張力によっ
て、セルフアライメント効果が発生し基板上のランドと
半導体装置のソルダーパットとがそれぞれ相対するよう
に半導体装置が微動するが、大ソルダーパットとそれに
対する基板上のランドとの間のクリームはんだの表面張
力が、他の小ソルダーパットにおける表面張力よりも大
きいので、より大きなセルフアライメント効果を有し、
特に本実施例ではチップキャリアの４隅近傍に大ソルダ
ーパットを配しているので、図４に示すようにＸ（横）
方向、Ｙ（縦）方向、傾き方向に位置がずれてマウント
されても、Ｘ，Ｙ方向に均一にセルフアライメント効果
が働き、基板ランドパターンに添って位置が修正され、
正規位置に実装される。さらに、大ソルダーパット間が
最も距離のあるように構成されているので、位置合わせ
のズレ誤差が最も少ない。それによって、半導体装置の
マウント時の位置合わせが従来例の半導体装置よりも精
度が悪くとも、リフロー後の実装品質が確保できる。
【００１７】以上のように本実施例によれば、大ソルダ
ーパットを４隅に設けることにより、セルフアライメン
ト効果が４隅で均一に作用し、位置ずれ要素のＸ方向ず
れ、Ｙ方向ずれ、および傾き方向のずれを解消すること
ができる。なお、以上の実施例では大ソルダーパットを
４隅すべてに設けたが、必ずしもこれに限らず、４隅の
内の３ヶ所、あるいは４隅の内の２ヶ所（特に対角上の
２ヶ所）に大ソルダーパットを設けても、同様の効果が
期待できる。
ーパットを４隅に設けることにより、セルフアライメン
ト効果が４隅で均一に作用し、位置ずれ要素のＸ方向ず
れ、Ｙ方向ずれ、および傾き方向のずれを解消すること
ができる。なお、以上の実施例では大ソルダーパットを
４隅すべてに設けたが、必ずしもこれに限らず、４隅の
内の３ヶ所、あるいは４隅の内の２ヶ所（特に対角上の
２ヶ所）に大ソルダーパットを設けても、同様の効果が
期待できる。
【００１８】（第３の実施例）図３に本発明第２の実施
例の半導体装置を実装する基板の平面図を示す。図３に
おいて、３１は基板で、例えばガラスエポキシ系の材質
のものである。３２は前述した半導体装置の第２の実施
例の大ソルダーパットと接続する基板ランドで、３３は
基板ランド３から回路（図示せず）に引き出される引き
出し線で、３４は小ソルダーパットと接続する基板ラン
ドで、３５は基板ランド３４の引き出し線である。この
うち、大ソルダーパットと接続する基板ランド３２は小
ソルダーパットと接続する基板ランド３４に比べ、第２
の実施例で詳述したようにセルフアライメント効果を高
めるために大きくし、かつ引き出し線３３の幅も引き出
し線３５の幅より太くしている。
例の半導体装置を実装する基板の平面図を示す。図３に
おいて、３１は基板で、例えばガラスエポキシ系の材質
のものである。３２は前述した半導体装置の第２の実施
例の大ソルダーパットと接続する基板ランドで、３３は
基板ランド３から回路（図示せず）に引き出される引き
出し線で、３４は小ソルダーパットと接続する基板ラン
ドで、３５は基板ランド３４の引き出し線である。この
うち、大ソルダーパットと接続する基板ランド３２は小
ソルダーパットと接続する基板ランド３４に比べ、第２
の実施例で詳述したようにセルフアライメント効果を高
めるために大きくし、かつ引き出し線３３の幅も引き出
し線３５の幅より太くしている。
【００１９】以上のように構成した本実施例について、
その動作について説明を行う。大ソルダーパットは小ソ
ルダーパットより面積が広いため、導体抵抗を低く押さ
えられ、大電流を流すことができ、半導体チップに電子
回路を構成する上で、比較的大電流を流さねばならない
電源ライン（いわゆるＶｃｃ、Ｖｄｄ、Ｖｅｅ、Ｖｓ
ｓ）やグランドライン（いわゆるＧＮＤ）に設定でき
る。
その動作について説明を行う。大ソルダーパットは小ソ
ルダーパットより面積が広いため、導体抵抗を低く押さ
えられ、大電流を流すことができ、半導体チップに電子
回路を構成する上で、比較的大電流を流さねばならない
電源ライン（いわゆるＶｃｃ、Ｖｄｄ、Ｖｅｅ、Ｖｓ
ｓ）やグランドライン（いわゆるＧＮＤ）に設定でき
る。
【００２０】以上のように本実施例によれば、電源、グ
ランド等の大電流を流す信号線に大ソルダーパットを対
応させることで、複数の小ソルダーパットを電源、グラ
ンド等の大電流を流す信号線に対応させなくともよく、
端子数を有効に使用できるという効果も得ることができ
る。なお、以上の実施例ではすべて半導体チップの電極
とソルダーパットを導通させる配線手段として、半導体
チップ・チップキャリア上面間としてフリップチップ
と、チップキャリア上・下面間としてチップキャリアの
スルーホールを例示したが、必ずしもこれに限るもので
なく、例えば半導体チップ・チップキャリア上面間は金
線のような良導体ワイヤによるワイヤリング、チップキ
ャリア上・下面間はチップキャリア上の金属メッキでも
かまわないし、あるいはそれらの組み合わせでも同様の
効果が得られる。
ランド等の大電流を流す信号線に大ソルダーパットを対
応させることで、複数の小ソルダーパットを電源、グラ
ンド等の大電流を流す信号線に対応させなくともよく、
端子数を有効に使用できるという効果も得ることができ
る。なお、以上の実施例ではすべて半導体チップの電極
とソルダーパットを導通させる配線手段として、半導体
チップ・チップキャリア上面間としてフリップチップ
と、チップキャリア上・下面間としてチップキャリアの
スルーホールを例示したが、必ずしもこれに限るもので
なく、例えば半導体チップ・チップキャリア上面間は金
線のような良導体ワイヤによるワイヤリング、チップキ
ャリア上・下面間はチップキャリア上の金属メッキでも
かまわないし、あるいはそれらの組み合わせでも同様の
効果が得られる。
【００２１】また、ソルダーパッドの配置は一般に格子
状のものが一般的であるため、本実施例でも格子状で説
明を行ったが、特開平２−２０５０５５号公報に示され
ているようなちどり配置のものでもよく、特に限定され
るものでない。さらに、第３の実施例において、電子回
路の電源、グランドに大ソルダーパットを対応するよう
に説明したが、半導体チップのサブストレートに対応さ
せることもできる。
状のものが一般的であるため、本実施例でも格子状で説
明を行ったが、特開平２−２０５０５５号公報に示され
ているようなちどり配置のものでもよく、特に限定され
るものでない。さらに、第３の実施例において、電子回
路の電源、グランドに大ソルダーパットを対応するよう
に説明したが、半導体チップのサブストレートに対応さ
せることもできる。
【００２２】
【発明の効果】以上のように本発明は、以下に示す優れ
た効果が得られる。 （１） 半導体チップの大きさに近い大きさの半導体装
置でありながら、端子数が多く、かつセルフアライメン
ト効果が大きくなり、位置あわせ精度を厳しくしないで
も良好な実装品質を満足できる。 （２） 少なくとも１つは他の小ソルダーパットより大
きい大ソルダーパットにすることにより、はんだによる
接着強度が向上し、基板のそり、熱ストレスによる疲労
破壊に対しても強い。 （３） 大ソルダーパットを大電流を流す電源ライン、
グランド等に使用することで、端子数を有効に使用する
ことができる。
た効果が得られる。 （１） 半導体チップの大きさに近い大きさの半導体装
置でありながら、端子数が多く、かつセルフアライメン
ト効果が大きくなり、位置あわせ精度を厳しくしないで
も良好な実装品質を満足できる。 （２） 少なくとも１つは他の小ソルダーパットより大
きい大ソルダーパットにすることにより、はんだによる
接着強度が向上し、基板のそり、熱ストレスによる疲労
破壊に対しても強い。 （３） 大ソルダーパットを大電流を流す電源ライン、
グランド等に使用することで、端子数を有効に使用する
ことができる。
【図１】本発明の半導体装置の第１の実施例における構
成断面図
成断面図
【図２】本発明の半導体装置の第２の実施例における底
面図
面図
【図３】本発明の半導体装置の第３の実施例における平
面図
面図
【図４】本発明の半導体装置のセルフアライメント効果
の図
の図
【図５】従来の半導体装置の構成断面図
１１ 半導体チップ １２ チップキャリア １３ フリップチップ １４ ソルダーパット １４ａ 大ソルダーパット １４ｂ 小ソルダーパット ２１ チップキャリア ２２ 小ソルダーパット ２３ 大ソルダーパット
Claims (5)
- 【請求項１】 チップキャリアの表面にある半導体チッ
プの電極に配線手段によって結合され、前記チップキャ
リアの裏面に実装基板に配線できるように形成されたソ
ルダーパットを少なくとも２つ以上有する半導体装置で
あって、前記ソルダーパットのうち少なくとも１つは形
状が大きい大ソルダーパットであることを特徴とする半
導体装置。 - 【請求項２】 大ソルダーパットは、チップキャリア裏
面の隅近傍に位置することを特徴とする請求項１記載の
半導体装置。 - 【請求項３】 大ソルダーパットは、他のソルダーパッ
トよりも大きな電流を流すように構成したことを特徴と
する請求項１または請求項２記載の半導体装置。 - 【請求項４】 大ソルダーパットは半導体チップの基盤
と配線手段で接続されていることを特徴とする請求項１
または請求項２記載の半導体装置。 - 【請求項５】 請求項１〜４記載の半導体装置のソルダ
ーパットと相対するように基板ランドを有する電子装置
であって、前記基板ランドのうち、大ソルダーパットに
相対する基板ランドは他の基板ランドよりも広いことを
特徴とする電子装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8369696A JPH09275123A (ja) | 1996-04-05 | 1996-04-05 | 半導体装置およびこれを用いた電子装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8369696A JPH09275123A (ja) | 1996-04-05 | 1996-04-05 | 半導体装置およびこれを用いた電子装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH09275123A true JPH09275123A (ja) | 1997-10-21 |
Family
ID=13809668
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8369696A Pending JPH09275123A (ja) | 1996-04-05 | 1996-04-05 | 半導体装置およびこれを用いた電子装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH09275123A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007048802A (ja) * | 2005-08-08 | 2007-02-22 | Tdk Corp | 配線板 |
-
1996
- 1996-04-05 JP JP8369696A patent/JPH09275123A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007048802A (ja) * | 2005-08-08 | 2007-02-22 | Tdk Corp | 配線板 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20040406 |