JPH09270678A - Schmitt trigger circuit - Google Patents
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Abstract
Description
【０００１】[0001]
【発明の属する技術分野】本発明は、シュミットトリガ
ー回路の構成に関するものである。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to the structure of a Schmitt trigger circuit.
【０００２】[0002]
【従来の技術】通常、金属−酸化膜−半導体構造の電界
効果トランジスタ（ＭＯＳトランジスタ）を用いるイン
バータやゲート回路などの論理回路は、出力信号レベル
が“ロウ”から“ハイ”に反転するときのスレッショル
ド電圧と、“ハイ”から“ロウ”に反転するときのスレ
ッショルド電圧とはほぼ等しい。2. Description of the Related Art Generally, a logic circuit such as an inverter or a gate circuit using a field effect transistor (MOS transistor) having a metal-oxide film-semiconductor structure is used when an output signal level is inverted from "low" to "high". The threshold voltage and the threshold voltage at the time of inversion from “high” to “low” are almost equal.
【０００３】またＭＯＳトランジスタによって構成する
論理回路は、入力信号がデジタル信号でなく水晶発振回
路やＣＲ発振回路の出力のように緩やかに変化するアナ
ログ信号でも、出力信号レベルが“ロウ”から“ハイ”
に反転する場合と信号レベルが“ハイ”から“ロウ”に
反転する場合とでもスレッショルド電圧はほぼ等しくな
る。Further, in the logic circuit composed of MOS transistors, even when the input signal is not a digital signal but an analog signal which changes gently like the output of a crystal oscillation circuit or a CR oscillation circuit, the output signal level changes from "low" to "high". ”
The threshold voltage is almost equal when the signal level is inverted to when the signal level is inverted from “high” to “low”.
【０００４】Ｎチャネル型とＰチャネル型の相補型ＭＯ
Ｓトランジスタで構成するインバータ（ＣＭＯＳインバ
ータ）の場合は小信号利得が大きく、仮に入力信号の波
形が緩やかであっても、ＣＭＯＳインバータは入力信号
の信号レベルがＣＭＯＳインバータのスレッショルド電
圧より高いか低いかで、出力信号が決定するので波形は
きわめて鋭くなる。Complementary MO of N-channel type and P-channel type
In the case of an inverter composed of S transistors (CMOS inverter), the small signal gain is large, and even if the waveform of the input signal is gradual, whether the signal level of the input signal of the CMOS inverter is higher or lower than the threshold voltage of the CMOS inverter. Then, the output signal is determined, so that the waveform becomes extremely sharp.
【０００５】ここでＣＭＯＳインバータへの入力信号の
波形が緩やかに変化することを考えてみると、入力波形
はＣＭＯＳインバータのスレッショルド電圧付近でも緩
やかに変化する。このとき外来ノイズとして入力信号に
ノイズが乗っていたり、他の信号線からの入力ラインに
誘導ノイズを生じたり、電源ラインに電源ノイズが乗っ
ていると、ＣＭＯＳインバータのスレッショルド電圧付
近で入力信号の信号レベルがそれらのノイズにより変動
する。Considering here that the waveform of the input signal to the CMOS inverter changes gently, the input waveform changes gently even near the threshold voltage of the CMOS inverter. At this time, if noise is added to the input signal as external noise, induced noise is generated in the input line from another signal line, or power supply noise is added to the power supply line, the input signal near the threshold voltage of the CMOS inverter The signal level varies due to those noises.
【０００６】以上のようにスレッショルド電圧付近の時
に外来ノイズが入ると、入力信号の信号レベルが“ロ
ウ”から“ハイ”に反転するときと“ハイ”から“ロ
ウ”に反転するときとの、ＣＭＯＳインバータの出力信
号は、チャタリングのような細かなパルスを出力し、こ
の出力信号をクロック信号に用いるような回路が後段に
ある時には動作が不安定になり予期せぬ動作をするとい
う大きな問題がある。As described above, when external noise enters near the threshold voltage, the signal level of the input signal is inverted from "low" to "high" and when it is inverted from "high" to "low". The output signal of the CMOS inverter outputs a fine pulse such as chattering, and when a circuit that uses this output signal as a clock signal is in a subsequent stage, the operation becomes unstable and an unexpected problem occurs. is there.
【０００７】この問題点を解決する手段として、出力信
号レベルが“ロウ”から“ハイ”に反転するときのスレ
ッショルド電圧と、信号レベルが“ハイ”から“ロウ”
に反転するときのスレッショルド電圧とを異ならす回路
がシュミットトリガー回路である。As means for solving this problem, the threshold voltage when the output signal level is inverted from "low" to "high" and the signal level from "high" to "low"
The Schmitt trigger circuit is a circuit that differentiates the threshold voltage when the voltage is inverted.
【０００８】シュミットトリガー回路は入力信号の立ち
上がりと立ち下がりとのときのスレッショルド電圧を変
えることでノイズマージンを大きくする回路である。The Schmitt trigger circuit is a circuit that increases the noise margin by changing the threshold voltage at the rising and falling edges of the input signal.
【０００９】図１４は水晶発振回路Ｘの出力に従来技術
のシュミットトリガー回路Ｓを用いた回路構成を示す回
路図である。以下、図１４を用いて従来技術を説明す
る。FIG. 14 is a circuit diagram showing a circuit configuration in which the Schmitt trigger circuit S of the prior art is used for the output of the crystal oscillation circuit X. The conventional technique will be described below with reference to FIG.
【００１０】図１４に示すようにシュミットトリガー回
路Ｓは、シュミットトリガー回路Ｓの信号入力端子ＴＩ
が第１の抵抗Ｒ１の一方の端子に接続し、第１の抵抗Ｒ
１の他方の端子は第１のインバータＩ１の入力端子と第
２の抵抗Ｒ２の一方の端子に接続し、第１のインバータ
Ｉ１の出力端子は第２のインバータＩ２の入力端子に接
続し、第２のインバータＩ２の出力端子は第２の抵抗Ｒ
２の他方の端子に接続し、また第２のインバータＩ２の
出力端子はシュミットトリガー回路の信号出力端子ＴＯ
に接続している。そして、水晶発振回路Ｘの出力はシュ
ミットトリガー回路Ｓの信号入力端子ＴＩに接続してい
る。As shown in FIG. 14, the Schmitt trigger circuit S has a signal input terminal TI of the Schmitt trigger circuit S.
Is connected to one terminal of the first resistor R1, and the first resistor R1
The other terminal of 1 is connected to the input terminal of the first inverter I1 and one terminal of the second resistor R2, and the output terminal of the first inverter I1 is connected to the input terminal of the second inverter I2. The output terminal of the second inverter I2 is the second resistor R
2 is connected to the other terminal, and the output terminal of the second inverter I2 is the signal output terminal TO of the Schmitt trigger circuit.
Connected to The output of the crystal oscillator circuit X is connected to the signal input terminal TI of the Schmitt trigger circuit S.
【００１１】以上の図１４を用いた説明から明らかなよ
うに、第１のインバータＩ１と第２のインバータＩ２と
はラッチ回路の構成になっており、第２のインバータＩ
２の出力インピーダンスは第２の抵抗Ｒ２のインピーダ
ンスに比べて充分小さい値としている。As is apparent from the above description with reference to FIG. 14, the first inverter I1 and the second inverter I2 have a latch circuit configuration, and the second inverter I2 has a latch circuit configuration.
The output impedance of 2 is set to a value sufficiently smaller than the impedance of the second resistor R2.
【００１２】その理由は、第２の抵抗Ｒ２のインピーダ
ンスが小さいと、第２のインバータＩ２の出力信号が第
１のインバータＩ１の入力信号を決めてしまい、信号入
力端子ＴＩへの入力信号が変わっても第１のインバータ
Ｉ１の入力信号は変わらなくなる。また逆に信号入力端
子ＴＩへの入力信号が第２のインバータＩ２の出力信号
に影響を与え、信号出力端子ＴＯの信号レベルが不安定
になる。The reason is that when the impedance of the second resistor R2 is small, the output signal of the second inverter I2 determines the input signal of the first inverter I1 and the input signal to the signal input terminal TI changes. However, the input signal of the first inverter I1 remains unchanged. On the contrary, the input signal to the signal input terminal TI affects the output signal of the second inverter I2, and the signal level of the signal output terminal TO becomes unstable.
【００１３】ただしここで第１のインバータＩ１と第２
のインバータＩ２とは、ＰチャンネルＭＯＳトランジス
タとＮチャンネルＭＯＳトランジスタで構成するＣＭＯ
Ｓインバータである。However, here, the first inverter I1 and the second inverter I1
Inverter I2 is a CMO composed of a P-channel MOS transistor and an N-channel MOS transistor.
It is an S inverter.
【００１４】つぎに図１４に示すシュミットトリガー回
路の動作について説明する。図１４に示す水晶発振回路
Ｘが発振すると、サイン波形の出力信号をシュミット回
路Ｓの信号入力端子ＴＩに出力する。Next, the operation of the Schmitt trigger circuit shown in FIG. 14 will be described. When the crystal oscillating circuit X shown in FIG. 14 oscillates, an output signal having a sine waveform is output to the signal input terminal TI of the Schmitt circuit S.
【００１５】図１４に示す従来技術のシュミットトリガ
ー回路Ｓの信号入力端子ＴＩへサイン波形の入力信号レ
ベルが“ロウ”から“ハイ”に緩やかに変わる場合を考
えてみる。まず、シュミットトリガー回路Ｓの信号入力
端子ＴＩへの入力信号レベルが初期状態として“ロウ”
とすると、第２のインバータＩ２の出力端子は、信号レ
ベルが“ロウ”の出力信号を第２の抵抗Ｒ２を介して第
１のインバータＩ１の入力端子に出力する。Consider the case where the input signal level of the sine waveform to the signal input terminal TI of the prior art Schmitt trigger circuit S shown in FIG. 14 gently changes from "low" to "high". First, the input signal level to the signal input terminal TI of the Schmitt trigger circuit S is "low" as an initial state.
Then, the output terminal of the second inverter I2 outputs the output signal whose signal level is "low" to the input terminal of the first inverter I1 via the second resistor R2.
【００１６】つぎにシュミットトリガー回路Ｓの信号入
力端子ＴＩに、第１の抵抗Ｒ１を介して第１のインバー
タＩ１の入力端子に信号レベルが次第に“ハイ”になる
入力が信号入力する。このとき、第１のインバータＩ１
の入力端子に実効的に印加する電圧は、第１の抵抗Ｒ１
に対する第２のインバータＩ２のＮチャンネルＭＯＳト
ランジスタのオン抵抗と第２の抵抗Ｒ２との和との比に
より決まる。Next, an input whose signal level gradually becomes "high" is input to the signal input terminal TI of the Schmitt trigger circuit S via the first resistor R1 to the input terminal of the first inverter I1. At this time, the first inverter I1
The voltage effectively applied to the input terminal of the first resistor R1 is
To the sum of the ON resistance of the N-channel MOS transistor of the second inverter I2 and the second resistance R2.
【００１７】つまり、シュミットトリガー回路Ｓの信号
入力端子ＴＩに入力する信号レベルが“ロウ”から“ハ
イ”にしだいに変わる場合には、第２のインバータＩ２
が第２の抵抗Ｒ２を介して出力する信号レベルが“ロ
ウ”の出力信号により、第１のインバータＩ１の入力端
子への入力信号の信号レベルは信号入力端子ＴＩの入力
信号よりも低い信号レベルになる。したがって、シュミ
ットトリガー回路Ｓ全体のスレショルド電圧は見かけ上
高くなったようになる。That is, when the signal level input to the signal input terminal TI of the Schmitt trigger circuit S changes gradually from "low" to "high", the second inverter I2
Is output via the second resistor R2, the signal level of which is "low", so that the signal level of the input signal to the input terminal of the first inverter I1 is lower than that of the signal input terminal TI. become. Therefore, the threshold voltage of the entire Schmitt trigger circuit S is apparently increased.
【００１８】またシュミットトリガー回路Ｓの信号入力
端子ＴＩへの入力信号レベルが“ハイ”のとき、第２の
インバータＩ２の出力端子は、信号レベルが“ハイ”の
出力信号を第２の抵抗Ｒ２を介して第１のインバータＩ
１の入力端子に出力する。When the input signal level to the signal input terminal TI of the Schmitt trigger circuit S is "high", the output terminal of the second inverter I2 outputs the output signal of "high" level to the second resistor R2. Through the first inverter I
Output to the 1 input terminal.
【００１９】つぎにシュミットトリガー回路Ｓの信号入
力端子ＴＩに、第１の抵抗Ｒ１を介して第１のインバー
タＩ１の入力端子に信号レベルがしだいに“ロウ”にな
る入力信号が入力する。このとき第１のインバータＩ１
の入力端子に実効的に印加する電圧は、第１の抵抗Ｒ１
に対する第２のインバータＩ２のＰチャンネルＭＯＳト
ランジスタのオン抵抗と第２の抵抗Ｒ２との和との比に
より決まる。Next, an input signal whose signal level gradually becomes "low" is input to the signal input terminal TI of the Schmitt trigger circuit S via the first resistor R1 and to the input terminal of the first inverter I1. At this time, the first inverter I1
The voltage effectively applied to the input terminal of the first resistor R1 is
Is determined by the ratio of the on resistance of the P-channel MOS transistor of the second inverter I2 to the sum of the second resistance R2.
【００２０】つまりシュミットトリガー回路Ｓの信号入
力端子ＴＩに入力する信号レベルが“ハイ”から“ロ
ウ”にしだいに変わる場合には、第２のインバータＩ２
が第２の抵抗Ｒ２を介して出力する信号レベルが“ハ
イ”の出力信号により、第１のインバータＩ１の入力端
子への入力信号の信号レベルは信号入力端子ＴＩの入力
信号よりも高い信号レベルになる。したがって、シュミ
ットトリガー回路Ｓ全体のスレッショルド電圧は、見か
け上低くなったようになる。That is, when the signal level input to the signal input terminal TI of the Schmitt trigger circuit S changes gradually from "high" to "low", the second inverter I2
The signal level of the signal input to the input terminal of the first inverter I1 is higher than that of the signal input terminal TI by the output signal of "high" output by the second resistor R2. become. Therefore, the threshold voltage of the entire Schmitt trigger circuit S is apparently lowered.
【００２１】図１５はシュミットトリガー回路Ｓの直流
伝達曲線を示す図面である。図１５のグラフは、横軸に
シュミットトリガー回路Ｓの信号入力端子ＴＩへの入力
信号の電圧値をとり、縦軸にはシュミットトリガー回路
Ｓの信号出力端子ＴＯからの出力信号の電圧値をとって
いる。FIG. 15 is a diagram showing a DC transfer curve of the Schmitt trigger circuit S. In the graph of FIG. 15, the horizontal axis represents the voltage value of the input signal to the signal input terminal TI of the Schmitt trigger circuit S, and the vertical axis represents the voltage value of the output signal from the signal output terminal TO of the Schmitt trigger circuit S. ing.
【００２２】図１５に示すように、シュミットトリガー
回路Ｓは入力信号の信号レベルがいったん“ハイ”にな
ると“ロウ”になりにくく、逆にいったん“ロウ”にな
ると“ハイ”になりにくいヒステリシス特性がある。As shown in FIG. 15, the Schmitt trigger circuit S has a hysteresis characteristic such that once the signal level of the input signal becomes “high”, it is unlikely to become “low”, and conversely, once the signal level becomes “low”, it is unlikely to become “high”. There is.
【００２３】しかし図１４に示す従来技術のシュミット
トリガー回路Ｓが図１５に示す入出力伝達特性を満た
し、その動作を正しく行うためには少なくとも第１の抵
抗Ｒ１の抵抗値が第２の抵抗Ｒ２の抵抗値より大小さく
なければいけない。また、第２のインバータＩ２のＰチ
ャンネルＭＯＳトランジスタとＮチャンネルＭＯＳトラ
ンジスタそれぞれのオン抵抗の値が、第２の抵抗Ｒ２の
抵抗値よりも充分に小さい必要もある。However, in order for the prior art Schmitt trigger circuit S shown in FIG. 14 to satisfy the input / output transfer characteristics shown in FIG. 15 and to perform its operation correctly, at least the resistance value of the first resistor R1 is the second resistor R2. Must be less than the resistance value of. Further, the on-resistance values of the P-channel MOS transistor and the N-channel MOS transistor of the second inverter I2 need to be sufficiently smaller than the resistance value of the second resistor R2.
【００２４】第２の抵抗Ｒ２の抵抗値は小さいと第２の
インバータＩ２のオン抵抗が無視できなくなるので、通
常は５０ｋΩから１００ｋΩ程度に設定する。また、第
１の抵抗Ｒ１の抵抗値は第２の抵抗Ｒ２の抵抗値より小
さければ図１５に示す動作を行い、第１の抵抗Ｒ１の抵
抗値が第２の抵抗Ｒ２の抵抗値に近い値に設定すればヒ
ステリシス特性が大きくなる。If the resistance value of the second resistor R2 is small, the ON resistance of the second inverter I2 cannot be ignored. Therefore, it is usually set to about 50 kΩ to 100 kΩ. If the resistance value of the first resistor R1 is smaller than the resistance value of the second resistor R2, the operation shown in FIG. 15 is performed, and the resistance value of the first resistor R1 is close to the resistance value of the second resistor R2. If set to, the hysteresis characteristic becomes large.
【００２５】しかし、図１４に示すように従来技術のシ
ュミットトリガー回路Ｓを水晶発振回路Ｘの出力信号に
用いる場合、第１の抵抗Ｒ１と第２の抵抗Ｒ２とを介し
て第２のインバータＩ２の出力が水晶発振回路Ｘに直接
接続するために、水晶発振回路Ｘの水晶発振を乱す。こ
のことは、精度が必要とされる水晶発振回路Ｘを用いる
場合に大きな問題となる。However, when the Schmitt trigger circuit S of the prior art is used for the output signal of the crystal oscillation circuit X as shown in FIG. 14, the second inverter I2 is connected via the first resistor R1 and the second resistor R2. Since the output of is directly connected to the crystal oscillation circuit X, the crystal oscillation of the crystal oscillation circuit X is disturbed. This becomes a serious problem when using the crystal oscillation circuit X that requires precision.
【００２６】また、出力インピーダンスの高い外部回路
や内部回路が接続する場合であっても、第１の抵抗Ｒ１
と第２の抵抗Ｒ２とを介して第２のインバータＩ２の出
力が外部回路や内部回路に直接接続するために、水晶発
振回路Ｘに直接接続する場合と同様の問題がある。Further, even when an external circuit or an internal circuit having a high output impedance is connected, the first resistor R1
Since the output of the second inverter I2 is directly connected to the external circuit or the internal circuit via the second resistor R2 and the second resistor R2, there is a problem similar to the case where the output is directly connected to the crystal oscillation circuit X.
【００２７】[0027]
【発明が解決しようとする課題】図１４に示す従来技術
のシュミットトリガー回路Ｓは、第１の抵抗Ｒ１と第２
の抵抗Ｒ２とを介してシュミットトリガー回路Ｓの出力
信号がシュミットトリガー回路Ｓの信号入力端子ＴＩに
帰還する構成のため信号入力端子ＴＩに出力信号の影響
がでる。The prior art Schmitt trigger circuit S shown in FIG. 14 includes a first resistor R1 and a second resistor R1.
The output signal of the Schmitt trigger circuit S is fed back to the signal input terminal TI of the Schmitt trigger circuit S via the resistor R2 and the output signal is influenced by the signal input terminal TI.
【００２８】そのため、出力インピーダンスの高い外部
回路や内部回路の出力を入力信号とする場合、シュミッ
トトリガー回路Ｓの出力信号が第１の抵抗Ｒ１と第２の
抵抗Ｒ２とを介して出力インピーダンスの高い外部回路
や内部回路の回路状態を乱して、動作状態が不安定にな
るという課題がある。Therefore, when an output of an external circuit or an internal circuit having a high output impedance is used as an input signal, the output signal of the Schmitt trigger circuit S has a high output impedance via the first resistor R1 and the second resistor R2. There is a problem that the operating state becomes unstable by disturbing the circuit states of the external circuit and the internal circuit.
【００２９】本発明の目的は、上記課題を解決して、出
力信号が入力信号に与える影響を無くし、しかも単純な
回路構成により大きなヒステリシス特性が得られるシュ
ミットトリガー回路を提供することである。An object of the present invention is to solve the above problems and to provide a Schmitt trigger circuit in which the influence of an output signal on an input signal is eliminated and a large hysteresis characteristic can be obtained by a simple circuit configuration.
【００３０】[0030]
【課題を解決するための手段】上記の目的を達成するた
め、本発明によるシュミットトリガー回路の構成は、下
記のとおりとする。In order to achieve the above object, the structure of the Schmitt trigger circuit according to the present invention is as follows.
【００３１】すなわち本発明のシュミットトリガー回路
の構成は、第１のインバータの出力端子が第２のインバ
ータの入力端子と第３のインバータの出力端子に接続
し、第２のインバータの出力端子が第３のインバータの
入力端子に接続し、第１のインバータの出力インピーダ
ンスが第３のインバータの出力インピーダンス以下であ
り、第１のインバータの入力端子を信号入力端子とし、
第２のインバータの出力端子を信号出力端子とすること
を特徴とする。That is, in the structure of the Schmitt trigger circuit of the present invention, the output terminal of the first inverter is connected to the input terminal of the second inverter and the output terminal of the third inverter, and the output terminal of the second inverter is the first terminal. 3 is connected to the input terminal of the inverter, the output impedance of the first inverter is less than or equal to the output impedance of the third inverter, the input terminal of the first inverter is the signal input terminal,
The output terminal of the second inverter is a signal output terminal.
【００３２】さらに本発明におけるシュミットトリガー
回路の構成は、第１のＰチャンネルＭＯＳトランジスタ
と第１のＮチャンネルＭＯＳトランジスタとにより第１
のインバータを構成し、第２のＰチャンネルＭＯＳトラ
ンジスタと第２のＮチャンネルＭＯＳトランジスタとに
より第２のインバータを構成し、第３のＰチャンネルＭ
ＯＳトランジスタと第３のＮチャンネルＭＯＳトランジ
スタとにより第３のインバータを構成し、第１のインバ
ータの出力端子が第２のインバータの入力端子と第３の
インバータの出力端子に接続し、第２のインバータの出
力端子が第３のインバータの入力端子に接続し、第１の
ＰチャンネルＭＯＳトランジスタの出力インピーダンス
が第３のＮチャンネルＭＯＳトランジスタの出力インピ
ーダンス以下であり、第１のＮチャンネルＭＯＳトラン
ジスタの出力インピーダンスが第３のＰチャンネルＭＯ
Ｓトランジスタの出力インピーダンス以下であり、第１
のインバータの入力端子を信号入力端子とし、第２のイ
ンバータの出力端子を信号出力端子とすることを特徴と
する。Further, the Schmitt trigger circuit according to the present invention has a first P-channel MOS transistor and a first N-channel MOS transistor.
Of the second P-channel MOS transistor and the second N-channel MOS transistor to form a second inverter of the third P-channel M
A third inverter is formed by the OS transistor and the third N-channel MOS transistor, and the output terminal of the first inverter is connected to the input terminal of the second inverter and the output terminal of the third inverter, The output terminal of the inverter is connected to the input terminal of the third inverter, the output impedance of the first P-channel MOS transistor is less than or equal to the output impedance of the third N-channel MOS transistor, and the output of the first N-channel MOS transistor is P-channel MO with third impedance
Is less than or equal to the output impedance of the S transistor, and
The input terminal of the inverter is used as a signal input terminal, and the output terminal of the second inverter is used as a signal output terminal.
【００３３】さらにまた本発明におけるシュミットトリ
ガー回路の構成は、第１のインバータの出力端子が第２
のインバータの入力端子と抵抗の一方の端子に接続し、
第３のインバータの出力端子が抵抗の他の端子に接続
し、第２のインバータの出力端子が第３のインバータの
入力端子に接続し、第１のインバータの出力インピーダ
ンスが第３のインバータの抵抗を介する出力インピーダ
ンス以下であり、第１のインバータの入力端子を信号入
力端子とし、第２のインバータの出力端子を信号出力端
子とすることを特徴とする。Furthermore, in the structure of the Schmitt trigger circuit according to the present invention, the output terminal of the first inverter is the second terminal.
Connect to the input terminal of the inverter and one terminal of the resistor,
The output terminal of the third inverter is connected to the other terminal of the resistor, the output terminal of the second inverter is connected to the input terminal of the third inverter, and the output impedance of the first inverter is the resistance of the third inverter. Is less than or equal to the output impedance of the first inverter, and the input terminal of the first inverter is a signal input terminal, and the output terminal of the second inverter is a signal output terminal.
【００３４】さらにまた本発明におけるシュミットトリ
ガー回路の構成は、第１のＰチャンネルＭＯＳトランジ
スタと第１のＮチャンネルＭＯＳトランジスタとにより
第１のインバータを構成し、第２のＰチャンネルＭＯＳ
トランジスタと第２のＮチャンネルＭＯＳトランジスタ
とにより第２のインバータを構成し、第３のＰチャンネ
ルＭＯＳトランジスタのソースが第１の抵抗を介して高
電位側電源に接続し、第３のＮチャンネルＭＯＳトラン
ジスタのソースが第２の抵抗を介して低電位側電源に接
続し、第３のＰチャンネルＭＯＳトランジスタのドレイ
ンと第３のＮチャンネルＭＯＳトランジスタのドレイン
とが接続し、第３のＰチャンネルＭＯＳトランジスタの
ゲートと第３のＮチャンネルＭＯＳトランジスタのゲー
トとが接続することにより第３のインバータを構成し、
第１のインバータの出力端子が第２のインバータの入力
端子と第３のインバータの出力端子に接続し、第１のＰ
チャンネルＭＯＳトランジスタの出力インピーダンスが
第３のＮチャンネルＭＯＳトランジスタの出力インピー
ダンス以下であり、第１のＮチャンネルＭＯＳトランジ
スタの出力インピーダンスが第３のＰチャンネルＭＯＳ
トランジスタの出力インピーダンス以下であり、第２の
インバータの出力端子が第３のインバータの入力端子に
接続し、第１のインバータの入力端子を信号入力端子と
し、第２のインバータの出力端子を信号出力端子とする
ことを特徴とする。Furthermore, in the configuration of the Schmitt trigger circuit according to the present invention, the first P-channel MOS transistor and the first N-channel MOS transistor form a first inverter, and the second P-channel MOS transistor.
A second inverter is constituted by the transistor and the second N-channel MOS transistor, the source of the third P-channel MOS transistor is connected to the high potential side power source through the first resistor, and the third N-channel MOS transistor is connected. The source of the transistor is connected to the low-potential-side power supply via the second resistor, the drain of the third P-channel MOS transistor is connected to the drain of the third N-channel MOS transistor, and the third P-channel MOS transistor is connected. And the gate of the third N-channel MOS transistor is connected to form a third inverter,
The output terminal of the first inverter is connected to the input terminal of the second inverter and the output terminal of the third inverter, and the first P
The output impedance of the channel MOS transistor is less than or equal to the output impedance of the third N-channel MOS transistor, and the output impedance of the first N-channel MOS transistor is the third P-channel MOS transistor.
It is less than or equal to the output impedance of the transistor, the output terminal of the second inverter is connected to the input terminal of the third inverter, the input terminal of the first inverter is the signal input terminal, and the output terminal of the second inverter is the signal output. It is characterized by being a terminal.
【００３５】本発明のシュミットトリガー回路の構成
は、第１のＰチャンネルＭＯＳトランジスタと第１のＮ
チャンネルＭＯＳトランジスタとにより第１のインバー
タを構成し、第２のＰチャンネルＭＯＳトランジスタと
第２のＮチャンネルＭＯＳトランジスタとにより第２の
インバータを構成し、高電位側の電源に第３のＰチャン
ネルＭＯＳトランジスタのソースを接続し、第１のイン
バータの出力端子が第２のインバータの入力端子と第３
のＰチャンネルＭＯＳトランジスタのドレインに接続
し、第２のインバータの出力端子が第３のＰチャンネル
ＭＯＳトランジスタのゲートに接続し、第１のＮチャン
ネルＭＯＳトランジスタの出力インピーダンスが第３の
ＰチャンネルＭＯＳトランジスタの出力インピーダンス
以下であり、第１のインバータの入力端子を信号入力端
子とし、第２のインバータの出力端子を信号出力端子と
することを特徴とする。The structure of the Schmitt trigger circuit of the present invention comprises a first P-channel MOS transistor and a first N-channel MOS transistor.
The channel MOS transistor forms a first inverter, the second P-channel MOS transistor and the second N-channel MOS transistor form a second inverter, and the high-potential-side power supply includes a third P-channel MOS transistor. The source of the transistor is connected, and the output terminal of the first inverter is connected to the input terminal of the second inverter and the third terminal.
Connected to the drain of the P channel MOS transistor, the output terminal of the second inverter is connected to the gate of the third P channel MOS transistor, and the output impedance of the first N channel MOS transistor is the third P channel MOS transistor. The output impedance of the first inverter is a signal input terminal and the output terminal of the second inverter is a signal output terminal.
【００３６】さらに本発明におけるシュミットトリガー
回路の構成は、第１のＰチャンネルＭＯＳトランジスタ
と第１のＮチャンネルＭＯＳトランジスタとにより第１
のインバータを構成し、第２のＰチャンネルＭＯＳトラ
ンジスタと第２のＮチャンネルＭＯＳトランジスタとに
より第２のインバータを構成し、第３のＰチャンネルＭ
ＯＳトランジスタのソースが抵抗を介して高電位側電源
に接続し、第１のインバータの出力端子が第２のインバ
ータの入力端子と第３のＰチャンネルＭＯＳトランジス
タのドレインに接続し、第２のインバータの出力端子が
第３のＰチャンネルＭＯＳトランジスタのゲートに接続
し、第１のＮチャンネルＭＯＳトランジスタの出力イン
ピーダンスが第３のＰチャンネルＭＯＳトランジスタの
出力インピーダンス以下であり、第１のインバータの入
力端子を信号入力端子とし、第２のインバータの出力端
子を信号出力端子とすることを特徴とする。Further, the Schmitt trigger circuit according to the present invention has a first P-channel MOS transistor and a first N-channel MOS transistor.
Of the second P-channel MOS transistor and the second N-channel MOS transistor to form a second inverter of the third P-channel M
The source of the OS transistor is connected to the high-potential-side power supply via a resistor, the output terminal of the first inverter is connected to the input terminal of the second inverter and the drain of the third P-channel MOS transistor, and the second inverter is connected. Is connected to the gate of the third P-channel MOS transistor, the output impedance of the first N-channel MOS transistor is less than or equal to the output impedance of the third P-channel MOS transistor, and the input terminal of the first inverter is It is characterized in that it serves as a signal input terminal and the output terminal of the second inverter serves as a signal output terminal.
【００３７】さらにまた本発明におけるシュミットトリ
ガー回路の構成は、第１のＰチャンネルＭＯＳトランジ
スタと第１のＮチャンネルＭＯＳトランジスタとにより
第１のインバータを構成し、第２のＰチャンネルＭＯＳ
トランジスタと第２のＮチャンネルＭＯＳトランジスタ
とにより第２のインバータを構成し、第３のＰチャンネ
ルＭＯＳトランジスタのソースが高電位側電源に接続
し、第３のＰチャンネルＭＯＳトランジスタのドレイン
が抵抗を介して第１のインバータの出力端子と第２のイ
ンバータの入力端子とに接続し、第２のインバータの出
力端子が第３のＰチャンネルＭＯＳトランジスタのゲー
トに接続し、第１のＮチャンネルＭＯＳトランジスタの
出力インピーダンスが第３のＰチャンネルＭＯＳトラン
ジスタの抵抗を介する出力インピーダンス以下であり、
第１のインバータの入力端子を信号入力端子とし、第２
のインバータの出力端子を信号出力端子とすることを特
徴とする。Furthermore, in the structure of the Schmitt trigger circuit according to the present invention, the first P-channel MOS transistor and the first N-channel MOS transistor form a first inverter, and the second P-channel MOS transistor.
A second inverter is formed by the transistor and the second N-channel MOS transistor, the source of the third P-channel MOS transistor is connected to the high-potential-side power supply, and the drain of the third P-channel MOS transistor is through a resistor. Is connected to the output terminal of the first inverter and the input terminal of the second inverter, the output terminal of the second inverter is connected to the gate of the third P-channel MOS transistor, and the output terminal of the first N-channel MOS transistor is connected. The output impedance is less than or equal to the output impedance through the resistance of the third P-channel MOS transistor,
The input terminal of the first inverter is the signal input terminal, and the second
The output terminal of the inverter is used as a signal output terminal.
【００３８】さらに本発明におけるシュミットトリガー
回路の構成は、第１のＰチャンネルＭＯＳトランジスタ
と第１のＮチャンネルＭＯＳトランジスタとにより第１
のインバータを構成し、第２のＰチャンネルＭＯＳトラ
ンジスタと第２のＮチャンネルＭＯＳトランジスタとに
より第２のインバータを構成し、低電位側の電源に第３
のＮチャンネルＭＯＳトランジスタのソースを接続し、
第１のインバータの出力端子が第２のインバータの入力
端子と第３のＮチャンネルＭＯＳトランジスタのドレイ
ンに接続し、第２のインバータの出力端子が第３のＮチ
ャンネルＭＯＳトランジスタのゲートに接続し、第１の
ＰチャンネルＭＯＳトランジスタの出力インピーダンス
が第３のＮチャンネルＭＯＳトランジスタの出力インピ
ーダンス以下であり、第１のインバータの入力端子を信
号入力端子とし、第２のインバータの出力端子を信号出
力端子とすることを特徴とする。Further, the Schmitt trigger circuit according to the present invention has a first P-channel MOS transistor and a first N-channel MOS transistor.
The second inverter is constituted by the second P-channel MOS transistor and the second N-channel MOS transistor, and the third power source is connected to the low potential side.
Connect the source of N-channel MOS transistor of
The output terminal of the first inverter is connected to the input terminal of the second inverter and the drain of the third N-channel MOS transistor, the output terminal of the second inverter is connected to the gate of the third N-channel MOS transistor, The output impedance of the first P-channel MOS transistor is less than or equal to the output impedance of the third N-channel MOS transistor, the input terminal of the first inverter is the signal input terminal, and the output terminal of the second inverter is the signal output terminal. It is characterized by doing.
【００３９】さらにまた本発明におけるシュミットトリ
ガー回路の構成は、第１のＰチャンネルＭＯＳトランジ
スタと第１のＮチャンネルＭＯＳトランジスタとにより
第１のインバータを構成し、第２のＰチャンネルＭＯＳ
トランジスタと第２のＮチャンネルＭＯＳトランジスタ
とにより第２のインバータを構成し、第３のＮャンネル
ＭＯＳトランジスタのソースが抵抗を介して低位側電源
に接続し、第１のインバータの出力端子が第２のインバ
ータの入力端子と第３のＰチャンネルＭＯＳトランジス
タのドレインに接続し、第２のインバータの出力端子が
第３のＰチャンネルＭＯＳトランジスタのゲートに接続
し、第１のＰチャンネルＭＯＳトランジスタの出力イン
ピーダンスが第３のＮチャンネルＭＯＳトランジスタの
出力インピーダンス以下であり、第１のインバータの入
力端子を信号入力端子とし、第２のインバータの出力端
子を信号出力端子とすることを特徴とする。Furthermore, in the structure of the Schmitt trigger circuit according to the present invention, the first P-channel MOS transistor and the first N-channel MOS transistor form the first inverter, and the second P-channel MOS transistor.
A second inverter is formed by the transistor and the second N-channel MOS transistor, the source of the third N-channel MOS transistor is connected to the lower power supply through a resistor, and the output terminal of the first inverter is the second terminal. The input terminal of the inverter and the drain of the third P-channel MOS transistor, the output terminal of the second inverter is connected to the gate of the third P-channel MOS transistor, and the output impedance of the first P-channel MOS transistor. Is less than or equal to the output impedance of the third N-channel MOS transistor, the input terminal of the first inverter serves as a signal input terminal, and the output terminal of the second inverter serves as a signal output terminal.
【００４０】またさらに本発明におけるシュミットトリ
ガー回路の構成は、第１のＰチャンネルＭＯＳトランジ
スタと第１のＮチャンネルＭＯＳトランジスタとによっ
て第１のインバータを構成し、第２のＰチャンネルＭＯ
Ｓトランジスタと第２のＮチャンネルＭＯＳトランジス
タとによって第２のインバータを構成し、第３のＮャン
ネルＭＯＳトランジスタのソースが低位側電源に接続
し、第３のＰチャンネルＭＯＳトランジスタのドレイン
が抵抗を介して第１のインバータの出力端子と第２のイ
ンバータの入力端子とに接続し、第２のインバータの出
力端子が第３のＰチャンネルＭＯＳトランジスタのゲー
トに接続し、第１のＮチャンネルＭＯＳトランジスタの
出力インピーダンスが第３のＰチャンネルＭＯＳトラン
ジスタの出力インピーダンス以下であり、第１のインバ
ータの入力端子を信号入力端子とし第２のインバータの
出力端子を信号出力端子とすることを特徴とする。Furthermore, in the structure of the Schmitt trigger circuit according to the present invention, the first P-channel MOS transistor and the first N-channel MOS transistor form the first inverter, and the second P-channel MO transistor is formed.
A second inverter is constituted by the S transistor and the second N-channel MOS transistor, the source of the third N-channel MOS transistor is connected to the low potential side power source, and the drain of the third P-channel MOS transistor is connected via a resistor. Is connected to the output terminal of the first inverter and the input terminal of the second inverter, the output terminal of the second inverter is connected to the gate of the third P-channel MOS transistor, and the output terminal of the first N-channel MOS transistor is connected. The output impedance is less than or equal to the output impedance of the third P-channel MOS transistor, and the input terminal of the first inverter is the signal input terminal and the output terminal of the second inverter is the signal output terminal.
【００４１】本発明のシュミットトリガー回路は、第１
のインバータと第２のインバータと第３のインバータと
を設けている。シュミットトリガー回路の入力信号を第
１のインバータの入力端子に入力し、第１のインバータ
の出力端子を第２のインバータの入力端子に入力し、第
２のインバータの出力端子をシュミットトリガー回路の
出力信号とする。The Schmitt trigger circuit of the present invention is the first
The inverter, the second inverter, and the third inverter are provided. The input signal of the Schmitt trigger circuit is input to the input terminal of the first inverter, the output terminal of the first inverter is input to the input terminal of the second inverter, and the output terminal of the second inverter is the output of the Schmitt trigger circuit. Signal.
【００４２】また第２のインバータの出力端子を第３の
インバータの入力端子に入力し、第３のインバータの出
力端子を第１のインバータの出力端子に入力し、第１の
インバータの入力端子に入力するシュミットトリガー回
路の入力信号が変化するときに、第３のインバータの出
力端子の出力により第１のインバータの出力端子の信号
レベルが変化するのを妨げる。The output terminal of the second inverter is input to the input terminal of the third inverter, the output terminal of the third inverter is input to the output terminal of the first inverter, and the output terminal of the first inverter is input to the input terminal of the first inverter. When the input signal of the input Schmitt trigger circuit changes, the output of the output terminal of the third inverter prevents the signal level of the output terminal of the first inverter from changing.
【００４３】したがって本発明のシュミットトリガー回
路は、入力信号に高周波ノイズが乗っていたり、入力ラ
インに誘導ノイズを生じたり、電源ラインにノイズが乗
っていても、それらのノイズにより信号の反転を防げ
る。また、シュミットトリガー回路の入力信号は第１の
インバータの入力端子に入力するだけなので、シュミッ
トトリガー回路の出力信号がシュミットトリガー回路の
入力信号に与える影響を無くすことができる。Therefore, the Schmitt trigger circuit of the present invention can prevent the signal from being inverted even if the input signal has high-frequency noise, inductive noise is generated in the input line, or noise is present in the power supply line. . Further, since the input signal of the Schmitt trigger circuit is only input to the input terminal of the first inverter, it is possible to eliminate the influence of the output signal of the Schmitt trigger circuit on the input signal of the Schmitt trigger circuit.
【００４４】[0044]
【発明の実施の形態】以下図面を用いて、本発明のシュ
ミットトリガー回路を実施するための最良の実施形態を
詳述する。図１は、本発明の第１の実施形態におけるシ
ュミットトリガー回路の構成を示す回路図である。BEST MODE FOR CARRYING OUT THE INVENTION The best mode for carrying out the Schmitt trigger circuit of the present invention will be described in detail below with reference to the drawings. FIG. 1 is a circuit diagram showing a configuration of a Schmitt trigger circuit according to the first embodiment of the present invention.
【００４５】図１に示すように、第１の実施形態である
シュミットトリガー回路は、第１のＰチャンネルＭＯＳ
トランジスタＰ１と第１のＮチャンネルＭＯＳトランジ
スタＮ１とにより第１のインバータＩ１を構成し、第２
のＰチャンネルＭＯＳトランジスタＰ２と第２のＮチャ
ンネルＭＯＳトランジスタＮ２とにより第２のインバー
タＩ２を構成し、第３のＰチャンネルＭＯＳトランジス
タＰ３と第３のＮチャンネルＭＯＳトランジスタＮ３と
により第３のインバータＩ３を構成する。As shown in FIG. 1, the Schmitt trigger circuit according to the first embodiment includes a first P channel MOS.
The transistor P1 and the first N-channel MOS transistor N1 form a first inverter I1,
Second P-channel MOS transistor P2 and the second N-channel MOS transistor N2 form a second inverter I2, and the third P-channel MOS transistor P3 and the third N-channel MOS transistor N3 form a third inverter I3. Make up.
【００４６】そして第１のインバータＩ１の出力端子は
第２のインバータＩ２の入力端子と第３のインバータＩ
３の出力端子に接続し、第２のインバータＩ２の出力端
子は第３のインバータＩ３の入力端子に接続する。この
とき、第１のインバータＩ１の入力端子を信号入力端子
ＴＩとし、第２のインバータＩ２の出力端子を信号出力
端子ＴＯとする。The output terminal of the first inverter I1 is connected to the input terminal of the second inverter I2 and the third inverter I2.
3 and the output terminal of the second inverter I2 is connected to the input terminal of the third inverter I3. At this time, the input terminal of the first inverter I1 is the signal input terminal TI, and the output terminal of the second inverter I2 is the signal output terminal TO.
【００４７】まず、シュミットトリガー回路の信号入力
端子ＴＩへの入力信号レベルが“ロウ”のとき、第１の
インバータＩ１は第１のＰチャンネルＭＯＳトランジス
タＰ１が“オン”して信号レベルが“ハイ”の出力信号
を第２のインバータＩ２の入力端子に出力する。そし
て、第２のインバータＩ２は第２のＮチャンネルＭＯＳ
トランジスタＮ２が“オン”して信号レベルが“ロウ”
の出力信号をシュミットトリガー回路の出力信号として
出力する。First, when the input signal level to the signal input terminal TI of the Schmitt trigger circuit is "low", in the first inverter I1, the first P-channel MOS transistor P1 is "on" and the signal level is "high". The output signal "" is output to the input terminal of the second inverter I2. The second inverter I2 is the second N-channel MOS.
The transistor N2 is "on" and the signal level is "low".
The output signal of is output as the output signal of the Schmitt trigger circuit.
【００４８】同様に、第２のインバータＩ２は第３のイ
ンバータＩ３の入力端子に信号レベルが“ロウ”の出力
信号を出力し、第３のインバータＩ３は第３のＰチャン
ネルＭＯＳトランジスタＰ３が“オン”して第３のイン
バータＩ３の出力端子は信号レベルが“ハイ”の出力信
号を第１のインバータＩ１の出力端子と第２のインバー
タＩ２の入力端子とに出力する。Similarly, the second inverter I2 outputs an output signal whose signal level is "low" to the input terminal of the third inverter I3, and the third inverter I3 has the third P-channel MOS transistor P3 of "3". When turned on, the output terminal of the third inverter I3 outputs an output signal whose signal level is "high" to the output terminal of the first inverter I1 and the input terminal of the second inverter I2.
【００４９】ここでシュミットトリガー回路の信号入力
端子ＴＩへの入力信号レベルが“ロウ”に対して、シュ
ミットトリガー回路の信号出力端子ＴＯの出力信号レベ
ルが“ロウ”となって、シュミットトリガー回路はバッ
ファとして安定した状態になる。Here, while the input signal level to the signal input terminal TI of the Schmitt trigger circuit is "low", the output signal level of the signal output terminal TO of the Schmitt trigger circuit becomes "low", and the Schmitt trigger circuit becomes It will be in a stable state as a buffer.
【００５０】つぎにシュミットトリガー回路の信号入力
端子ＴＩへの入力信号レベルが“ロウ”から“ハイ”に
次第に変わると、第１のインバータＩ１の第１のＰチャ
ンネルＭＯＳトランジスタＰ１が“オフ”し第１のＮチ
ャンネルＭＯＳトランジスタＮ１が“オン”するため、
信号レベルが“ロウ”の出力信号を第２のインバータＩ
２の入力端子に出力しようとする。Next, when the input signal level to the signal input terminal TI of the Schmitt trigger circuit gradually changes from "low" to "high", the first P-channel MOS transistor P1 of the first inverter I1 turns "off". Since the first N-channel MOS transistor N1 turns "on",
The output signal whose signal level is “low” is output to the second inverter I.
Attempt to output to the 2 input terminal.
【００５１】しかしながら第３のインバータＩ３は、第
３のＰチャンネルＭＯＳトランジスタＰ３が“オン”し
ているために、信号レベルが“ハイ”の出力信号を第１
のインバータＩ１の出力端子に出力している。このと
き、第１のＮチャンネルＭＯＳトランジスタＮ１の信号
レベルが“ロウ”である出力信号と第３のＰチャンネル
ＭＯＳトランジスタＰ３の信号レベルが“ハイ”である
出力信号とがそれぞれ出力するために、第２のインバー
タＩ２の入力端子に入力する信号の信号レベルは“ハ
イ”から“ロウ”に緩やかに変化する。However, the third inverter I3 outputs the first high-level output signal because the third P-channel MOS transistor P3 is "on".
Is output to the output terminal of the inverter I1. At this time, since the output signal in which the signal level of the first N-channel MOS transistor N1 is "low" and the output signal in which the signal level of the third P-channel MOS transistor P3 is "high" are output respectively, The signal level of the signal input to the input terminal of the second inverter I2 gently changes from "high" to "low".
【００５２】また第２のインバータＩ１の入力端子に実
効的に印加する電圧は、第１のＮチャンネルＭＯＳトラ
ンジスタＮ１のオン抵抗値と第３のＰチャンネルＭＯＳ
トランジスタＰ３のオン抵抗値との大きさにより決ま
る。The voltage effectively applied to the input terminal of the second inverter I1 is the ON resistance value of the first N-channel MOS transistor N1 and the third P-channel MOS transistor.
It is determined by the size of the on resistance value of the transistor P3.
【００５３】第１のＮチャンネルＭＯＳトランジスタＮ
１のオン抵抗値は第３のＰチャネルＭＯＳトランジスタ
Ｐ３のオン抵抗値より小さく設定してある。したっがっ
て、本発明のシュミットトリガー回路全体のスレッショ
ルド電圧は見かけ上高くなったようになる。First N-channel MOS transistor N
The ON resistance value of 1 is set smaller than the ON resistance value of the third P-channel MOS transistor P3. Therefore, the threshold voltage of the entire Schmitt trigger circuit of the present invention seems to be apparently high.
【００５４】図１に示すシュミットトリガー回路の直流
伝達曲線を図２に示す。図２のグラフは、横軸にシュミ
ットトリガー回路の信号入力端子ＴＩへの入力信号の電
圧値をとり、縦軸にはシュミットトリガー回路の信号出
力端子ＴＯからの出力信号の電圧値をとっている。The DC transfer curve of the Schmitt trigger circuit shown in FIG. 1 is shown in FIG. In the graph of FIG. 2, the horizontal axis represents the voltage value of the input signal to the signal input terminal TI of the Schmitt trigger circuit, and the vertical axis represents the voltage value of the output signal from the signal output terminal TO of the Schmitt trigger circuit. .
【００５５】図２に示すように、シュミットトリガー回
路は入力信号の信号レベルがいったん“ロウ”になると
出力信号の信号レベルが“ハイ”になりにくく、逆に入
力信号の信号レベルがいったん“ハイ”になると出力信
号の信号レベルが“ロウ”になりにくいヒステリシス特
性になっている。As shown in FIG. 2, in the Schmitt trigger circuit, once the signal level of the input signal becomes "low", the signal level of the output signal hardly becomes "high", and conversely, the signal level of the input signal once becomes "high". When it becomes "," the hysteresis characteristic is such that the signal level of the output signal does not easily become "low".
【００５６】入力信号の信号レベルが“ロウ”から“ハ
イ”に変わる場合のスレッショルド電圧と入力信号の信
号レベルが“ハイ”から“ロウ”に変わる場合のスレッ
ショルド電圧との電圧差がシュミットトリガー回路のノ
イズに対する信号反転防止の強さであるヒステリシス特
性を表す。The voltage difference between the threshold voltage when the signal level of the input signal changes from "low" to "high" and the threshold voltage when the signal level of the input signal changes from "high" to "low" is the Schmitt trigger circuit. 5 shows a hysteresis characteristic that is the strength of signal inversion prevention against noise of.
【００５７】つぎにシュミットトリガー回路の信号入力
端子ＴＩへの入力信号レベルが“ハイ”のとき、第１の
インバータＩ１は、第１のＮチャンネルＭＯＳトランジ
スタＮ１が“オン”して信号レベルが“ロウ”の出力信
号を第２のインバータＩ２の入力端子に出力する。Next, when the input signal level to the signal input terminal TI of the Schmitt trigger circuit is "high", in the first inverter I1, the first N-channel MOS transistor N1 is "on" and the signal level is "high". The "low" output signal is output to the input terminal of the second inverter I2.
【００５８】そして第２のインバータＩ２は第２のＰチ
ャンネルＭＯＳトランジスタＰ２が“オン”して信号レ
ベルが“ハイ”の出力信号をシュミットトリガー回路の
出力信号として出力する。Then, the second inverter I2 outputs the output signal whose signal level is "high" as the output signal of the Schmitt trigger circuit when the second P-channel MOS transistor P2 is turned "on".
【００５９】同様に、第２のインバータＩ２は第３のイ
ンバータＩ３の入力端子に信号レベルが“ハイ”の出力
信号を出力し、第３のインバータＩ３は第３のＮチャン
ネルＭＯＳトランジスタＮ３が“オン”して信号レベル
が“ロウ”の出力信号を第１のインバータＩ１の出力端
子と第２のインバータＩ２の入力端子とに出力する。Similarly, the second inverter I2 outputs an output signal having a "high" signal level to the input terminal of the third inverter I3, and the third inverter I3 has the third N-channel MOS transistor N3 " When turned on, the output signal having a signal level of "low" is output to the output terminal of the first inverter I1 and the input terminal of the second inverter I2.
【００６０】ここでシュミットトリガー回路の信号入力
端子ＴＩへの入力信号レベルが“ハイ”に対して、シュ
ミットトリガー回路の信号出力端子ＴＯの出力信号レベ
ルが“ハイ”となって、シュミットトリガー回路はバッ
ファとして安定した状態になる。Here, while the input signal level to the signal input terminal TI of the Schmitt trigger circuit is "high", the output signal level of the signal output terminal TO of the Schmitt trigger circuit becomes "high", and the Schmitt trigger circuit becomes It will be in a stable state as a buffer.
【００６１】そしてシュミットトリガー回路の信号入力
端子ＴＩへの入力信号レベルが“ハイ”から“ロウ”に
しだいに変わるとき、第１のインバータＩ１の第１のＮ
チャンネルＭＯＳトランジスタＮ１が“オフ”し第１の
ＰチャンネルＭＯＳトランジスタＰ１が“オン”して、
信号レベルが“ハイ”の出力信号を第２のインバータＩ
２の入力端子に出力しようとする。Then, when the input signal level to the signal input terminal TI of the Schmitt trigger circuit changes from "high" to "low", the first N of the first inverter I1 is gradually changed.
The channel MOS transistor N1 is "off" and the first P-channel MOS transistor P1 is "on",
The output signal whose signal level is “high” is output to the second inverter I.
Attempt to output to the 2 input terminal.
【００６２】しかしながら第３のインバータＩ３は、第
３のＮチャンネルＭＯＳトランジスタＮ３が“オン”し
ているために、信号レベルが“ロウ”の出力信号を第１
のインバータＩ１の出力端子に出力している。このと
き、第１のＰチャンネルＭＯＳトランジスタＰ１の信号
レベルが“ハイ”である出力信号と第３のＮチャンネル
ＭＯＳトランジスタＮ３の信号レベルが“ロウ”である
出力信号とがそれぞれ出力するために、第２のインバー
タＩ２の入力端子に入力される信号の信号レベルは“ロ
ウ”から“ハイ”に緩やかに変わる。However, the third inverter I3 outputs the first low-level output signal to the first inverter I3 because the third N-channel MOS transistor N3 is "on".
Is output to the output terminal of the inverter I1. At this time, since the output signal in which the signal level of the first P-channel MOS transistor P1 is “high” and the output signal in which the signal level of the third N-channel MOS transistor N3 is “low” are output respectively, The signal level of the signal input to the input terminal of the second inverter I2 gently changes from "low" to "high".
【００６３】また第２のインバータＩ１の入力端子に実
効的に印加する電圧は、第１のＰチャンネルＭＯＳトラ
ンジスタＰ１のオン抵抗値と第３のＮチャンネルＭＯＳ
トランジスタＮ３のオン抵抗値との大きさにより決ま
る。The voltage effectively applied to the input terminal of the second inverter I1 is the ON resistance value of the first P-channel MOS transistor P1 and the third N-channel MOS transistor.
It is determined by the magnitude of the on-resistance value of the transistor N3.
【００６４】第１のＰチャネルＭＯＳトランジスタＰ１
のオン抵抗値は、第３のＮチャネルＭＯＳトランジスタ
Ｎ３のオン抵抗値より小さく設定してある。したがっ
て、本発明のシュミットトリガー回路全体のスレッショ
ルド電圧は信号入力端子ＴＩに入力する信号レベルが
“ハイ”から“ロウ”に変わるとき、見かけ上低くなっ
たようになる。First P-channel MOS transistor P1
The ON resistance value of is set smaller than the ON resistance value of the third N-channel MOS transistor N3. Therefore, the threshold voltage of the entire Schmitt trigger circuit of the present invention is apparently lowered when the signal level input to the signal input terminal TI changes from "high" to "low".
【００６５】また図１に示すようなシュミットトリガー
回路の構成では、第１のＰチャンネルＭＯＳトランジス
タＰ１のオン抵抗値は第３のＮチャンネルＭＯＳトラン
ジスタＮ３のオン抵抗値と等しいか小さくかつ、第１の
ＮチャンネルＭＯＳトランジスタＮ１のオン抵抗値は第
３のＰチャンネルＭＯＳトランジスタＰ３のオン抵抗値
と等しいか小さくする。Further, in the structure of the Schmitt trigger circuit as shown in FIG. 1, the ON resistance value of the first P-channel MOS transistor P1 is equal to or smaller than the ON resistance value of the third N-channel MOS transistor N3, and The ON resistance value of the N-channel MOS transistor N1 is equal to or smaller than the ON resistance value of the third P-channel MOS transistor P3.
【００６６】その理由は、第１のＰチャンネルＭＯＳト
ランジスタＰ１のオン抵抗値が第３のＮチャンネルＭＯ
ＳトランジスタＮ３のオン抵抗値より大きくなるか、第
１のＮチャンネルＭＯＳトランジスタＮ１のオン抵抗値
が第３のＰチャンネルＭＯＳトランジスタＰ３のオン抵
抗値より大きくなると、第２のインバータが反転しない
ので信号出力端子ＴＯの信号レベルは変化しないからで
ある。The reason is that the ON resistance of the first P-channel MOS transistor P1 is the third N-channel MO.
If the on-resistance value of the S transistor N3 becomes larger than the on-resistance value of the first N-channel MOS transistor N1 becomes larger than the on-resistance value of the third P-channel MOS transistor P3, the second inverter is not inverted. This is because the signal level of the output terminal TO does not change.
【００６７】つまり第２のインバータＩ２の入力端子の
信号レベルが、第２のＮチャンネルＭＯＳトランジスタ
Ｎ２のスレッショルド電圧に近くなるように、第１のＰ
チャンネルＭＯＳトランジスタＰ１のオン抵抗値と、第
３のＮチャンネルＭＯＳトランジスタＮ３のオン抵抗値
とを決め、しかも第２のインバータＩ２の入力端子の信
号レベルが、第２のＰチャンネルＭＯＳトランジスタＰ
２のスレッショルド電圧に近くなるように、第１のＮチ
ャンネルＭＯＳトランジスタＮ１のオン抵抗値と、第３
のＰチャンネルＭＯＳトランジスタＰ３のオン抵抗値と
を決めれば、ヒステリシス特性がよく、外来ノイズに対
するマージンも大きくなる。In other words, the first P-P is set so that the signal level of the input terminal of the second inverter I2 becomes close to the threshold voltage of the second N-channel MOS transistor N2.
The on-resistance value of the channel MOS transistor P1 and the on-resistance value of the third N-channel MOS transistor N3 are determined, and the signal level at the input terminal of the second inverter I2 is the second P-channel MOS transistor P3.
The on-resistance value of the first N-channel MOS transistor N1 and the third
If the ON resistance value of the P channel MOS transistor P3 is determined, the hysteresis characteristic is good and the margin against external noise is large.
【００６８】またＭＯＳトランジスタのオン抵抗値を変
えるには、ＭＯＳトランジスタのチャネルのサイズを変
えて行う。すなわち、オン抵抗を小さくするにはチャネ
ル幅を狭くするかあるいはチャネル長を長くし、反対に
オン抵抗を大きくするにはチャネル幅を広くするかある
いはチャネル長を短くする。To change the ON resistance value of the MOS transistor, the channel size of the MOS transistor is changed. That is, the channel width is narrowed or the channel length is lengthened to reduce the on-resistance, and conversely, the channel width is widened or the channel length is shortened to increase the on-resistance.
【００６９】つぎにほかの実施形態におけるシュミット
トリガー回路の構成を説明する。図３は第１の実施形態
を一部変更した他の実施形態におけるシュミットトリガ
ー回路の回路図である。図３に示すように、第１のＰチ
ャンネルＭＯＳトランジスタＰ１と第１のＮチャンネル
ＭＯＳトランジスタＮ１とによって第１のインバータＩ
１を構成し、第２のＰチャンネルＭＯＳトランジスタＰ
２と第２のＮチャンネルＭＯＳトランジスタＮ２とによ
り第２のインバータＩ２を構成し、第３のＰチャンネル
ＭＯＳトランジスタＰ３と第３のＮチャンネルＭＯＳト
ランジスタＮ３とにより第３のインバータＩ３を構成す
る。Next, the configuration of the Schmitt trigger circuit in another embodiment will be described. FIG. 3 is a circuit diagram of a Schmitt trigger circuit according to another embodiment in which the first embodiment is partially modified. As shown in FIG. 3, the first P-channel MOS transistor P1 and the first N-channel MOS transistor N1 form a first inverter I.
1 and includes a second P-channel MOS transistor P
2 and the second N-channel MOS transistor N2 form a second inverter I2, and the third P-channel MOS transistor P3 and the third N-channel MOS transistor N3 form a third inverter I3.
【００７０】そして、第１のインバータＩ１の出力端子
は第２のインバータＩ２の入力端子と抵抗Ｒ１を介して
第３のインバータＩ３の出力端子と接続し、第２のイン
バータＩ２の出力端子は第３のインバータＩ３の入力端
子に接続する。このとき、第１のインバータＩ１の入力
端子を信号入力端子ＴＩとし、第２のインバータＩ２の
出力端子を信号出力端子ＴＯとする。The output terminal of the first inverter I1 is connected to the input terminal of the second inverter I2 and the output terminal of the third inverter I3 via the resistor R1, and the output terminal of the second inverter I2 is 3 is connected to the input terminal of the inverter I3. At this time, the input terminal of the first inverter I1 is the signal input terminal TI, and the output terminal of the second inverter I2 is the signal output terminal TO.
【００７１】図３に示す構成であれば、第１のインバー
タＩ１の駆動能力と第３のインバータＩ３の駆動能力と
が等しくしても、図１に示すシュミットトリガー回路と
同様の効果が得られる。With the structure shown in FIG. 3, even if the drive capacity of the first inverter I1 and the drive capacity of the third inverter I3 are equal, the same effect as the Schmitt trigger circuit shown in FIG. 1 can be obtained. .
【００７２】つぎにほかの実施形態におけるシュミット
トリガー回路の構成を説明する。図４は第１の実施形態
を一部変更したほかの実施形態におけるシュミットトリ
ガー回路の回路図である。図４に示すように、第１のＰ
チャンネルＭＯＳトランジスタＰ１と第１のＮチャンネ
ルＭＯＳトランジスタＮ１とにより第１のインバータＩ
１を構成し、第２のＰチャンネルＭＯＳトランジスタＰ
２と第２のＮチャンネルＭＯＳトランジスタＮ２とによ
り第２のインバータＩ２を構成する。Next, the configuration of the Schmitt trigger circuit in another embodiment will be described. FIG. 4 is a circuit diagram of a Schmitt trigger circuit according to another embodiment in which the first embodiment is partially modified. As shown in FIG. 4, the first P
The first inverter I is formed by the channel MOS transistor P1 and the first N-channel MOS transistor N1.
1 and includes a second P-channel MOS transistor P
2 and the second N-channel MOS transistor N2 form a second inverter I2.
【００７３】つぎに第３のＰチャンネルＭＯＳトランジ
スタＰ３のソースが抵抗Ｒ１を介して高電位側電源に接
続し、第３のＮチャンネルＭＯＳトランジスタＮ３のソ
ースが抵抗Ｒ２を介して低電位側電源に接続し、第３の
ＰチャンネルＭＯＳトランジスタＰ３のドレインと第３
のＮチャンネルＭＯＳトランジスタＮ３のドレインとが
接続し、第３のＰチャンネルＭＯＳトランジスタＰ３の
ゲートと第３のＮチャンネルＭＯＳトランジスタＮ３の
ゲートとが接続することにより第３のインバータＩ３を
構成する。Next, the source of the third P-channel MOS transistor P3 is connected to the high potential side power source via the resistor R1, and the source of the third N-channel MOS transistor N3 is connected to the low potential side power source via the resistor R2. Connected to the drain of the third P-channel MOS transistor P3 and the third
The drain of the N-channel MOS transistor N3 is connected, and the gate of the third P-channel MOS transistor P3 and the gate of the third N-channel MOS transistor N3 are connected to form a third inverter I3.
【００７４】そして、第１のインバータＩ１の出力端子
は第２のインバータＩ２の入力端子と第３のインバータ
Ｉ３の出力端子に接続し、第２のインバータＩ２の出力
端子は第３のインバータＩ３の入力端子に接続する。こ
のとき第１のインバータＩ１の入力端子を信号入力端子
ＴＩとし、第２のインバータＩ２の出力端子を信号出力
端子ＴＯとする。The output terminal of the first inverter I1 is connected to the input terminal of the second inverter I2 and the output terminal of the third inverter I3, and the output terminal of the second inverter I2 is connected to the output terminal of the third inverter I3. Connect to the input terminal. At this time, the input terminal of the first inverter I1 is the signal input terminal TI, and the output terminal of the second inverter I2 is the signal output terminal TO.
【００７５】図４に示す構成であれば、第１のインバー
タＩ１の駆動能力と第３のインバータＩ３の駆動能力と
が等しくしても、図１に示すシュミットトリガー回路と
同様の効果が得られる。With the structure shown in FIG. 4, even if the drive capacity of the first inverter I1 and the drive capacity of the third inverter I3 are equal, the same effect as the Schmitt trigger circuit shown in FIG. 1 can be obtained. .
【００７６】つぎに本発明の第２の実施形態におけるシ
ュミットトリガー回路の構成を詳述する。図５は、本発
明の第２の実施形態におけるシュミットトリガー回路の
構成を示す回路図である。Next, the configuration of the Schmitt trigger circuit according to the second embodiment of the present invention will be described in detail. FIG. 5 is a circuit diagram showing the configuration of the Schmitt trigger circuit according to the second embodiment of the present invention.
【００７７】図５に示す第２の実施形態であるシュミッ
トトリガー回路は、第１のＰチャンネルＭＯＳトランジ
スタＰ１と第１のＮチャンネルＭＯＳトランジスタＮ１
とが第１のインバータＩ１を構成し、第２のＰチャンネ
ルＭＯＳトランジスタＰ２と第２のＮチャンネルＭＯＳ
トランジスタＮ２とが第２のインバータＩ２を構成す
る。そして、第１のインバータＩ１の出力端子が第２の
インバータＩ２の入力端子と第３のＰチャンネルＭＯＳ
トランジスタＰ３のドレインに接続する。The Schmitt trigger circuit according to the second embodiment shown in FIG. 5 includes a first P-channel MOS transistor P1 and a first N-channel MOS transistor N1.
Constitute a first inverter I1, a second P-channel MOS transistor P2 and a second N-channel MOS transistor
The transistor N2 constitutes the second inverter I2. The output terminal of the first inverter I1 is connected to the input terminal of the second inverter I2 and the third P-channel MOS.
It is connected to the drain of the transistor P3.
【００７８】つぎに第２のインバータＩ２の出力端子が
第３のＰチャンネルＭＯＳトランジスタＰ３のゲートに
接続し、高電位側の電源に第３のＰチャンネルＭＯＳト
ランジスタＰ３のソースを接続し、第１のインバータＩ
１の入力端子を信号入力端子ＴＩとし、第２のインバー
タの出力端子を信号出力端子ＴＯとする。Next, the output terminal of the second inverter I2 is connected to the gate of the third P-channel MOS transistor P3, and the source of the third P-channel MOS transistor P3 is connected to the power supply on the high potential side. Inverter I
The input terminal of No. 1 is the signal input terminal TI, and the output terminal of the second inverter is the signal output terminal TO.
【００７９】図５を用いて説明したすシュミットトリガ
ー回路の構成であっても、第１のＮチャンネルＭＯＳト
ランジスタＮ１のオン抵抗値が第３のＰチャンネルＭＯ
ＳトランジスタＰ３のオン抵抗値と等しいか小さけれ
ば、図１に示すシュミットトリガー回路と同様の効果が
得られる。Even in the configuration of the Schmitt trigger circuit described with reference to FIG. 5, the ON resistance of the first N-channel MOS transistor N1 is the third P-channel MO.
If it is equal to or smaller than the on-resistance value of the S transistor P3, the same effect as the Schmitt trigger circuit shown in FIG. 1 can be obtained.
【００８０】その理由は、第１のＮチャンネルＭＯＳト
ランジスタＮ１のオン抵抗値が第３のＰチャンネルＭＯ
ＳトランジスタＰ３のオン抵抗値より大きくなると、第
２のインバータが反転しないので信号出力端子ＴＯの信
号レベルは変化しなくなるからである。The reason is that the ON resistance value of the first N-channel MOS transistor N1 is the third P-channel MO.
This is because when the resistance value is larger than the on-resistance value of the S transistor P3, the second inverter is not inverted, and the signal level of the signal output terminal TO does not change.
【００８１】つまり、第２のインバータＩ２の入力端子
の信号レベルが、第２のＰチャンネルＭＯＳトランジス
タＰ２のスレッショルド電圧に近くなるように、第１の
ＮチャンネルＭＯＳトランジスタＮ１のオン抵抗値と、
第３のＰチャンネルＭＯＳトランジスタＰ３のオン抵抗
値とを決めれば、ヒステリシス特性が良く、外来ノイズ
に対するマージンも大きくなる。That is, the ON resistance value of the first N-channel MOS transistor N1 is set so that the signal level of the input terminal of the second inverter I2 becomes close to the threshold voltage of the second P-channel MOS transistor P2.
If the ON resistance value of the third P-channel MOS transistor P3 is determined, the hysteresis characteristic is good and the margin against external noise is large.
【００８２】図５に示すシュミットトリガー回路の場
合、シュミットトリガー回路への入力信号レベルが“ロ
ウ”から“ハイ”に変わる場合のみ実効的にシュミット
トリガー回路のスレッショルド電圧は、第１のインバー
タＩ１と第２のインバータＩ２とが個別にもつスレッシ
ョルド電圧より、見かけ上高くなったようになる。In the case of the Schmitt trigger circuit shown in FIG. 5, the threshold voltage of the Schmitt trigger circuit is effectively equal to that of the first inverter I1 only when the input signal level to the Schmitt trigger circuit changes from "low" to "high". The threshold voltage is apparently higher than the threshold voltage of the second inverter I2.
【００８３】またシュミットトリガー回路への入力信号
レベルが“ロウ”から“ハイ”に変わる場合はシュミッ
トトリガー回路のスレッショルド電圧は、第１のインバ
ータＩ１と第２のインバータＩ２とが個別にもつスレッ
ショルド電圧と等しくなる。When the input signal level to the Schmitt trigger circuit changes from "low" to "high", the threshold voltage of the Schmitt trigger circuit is the threshold voltage which the first inverter I1 and the second inverter I2 have individually. Is equal to
【００８４】図６に示すように、第２の実施形態のシュ
ミットトリガー回路は入力信号の信号レベルがいったん
“ロウ”になると出力信号の信号レベルが“ハイ”にな
りにいヒステリシス特性になっている。As shown in FIG. 6, in the Schmitt trigger circuit of the second embodiment, once the signal level of the input signal becomes "low", the signal level of the output signal does not become "high" and the hysteresis characteristic is exhibited. There is.
【００８５】つぎに他の実施形態におけるシュミットト
リガー回路の構成を説明する。図７は第２の実施形態を
一部変更した他の実施形態であるシュミットトリガー回
路の回路図である。図７に示すように、第１のＰチャン
ネルＭＯＳトランジスタＰ１と第１のＮチャンネルＭＯ
ＳトランジスタＮ１とが第１のインバータＩ１を構成
し、第２のＰチャンネルＭＯＳトランジスタＰ２と第２
のＮチャンネルＭＯＳトランジスタＮ２とが第２のイン
バータＩ２を構成する。Next, the configuration of the Schmitt trigger circuit in another embodiment will be described. FIG. 7 is a circuit diagram of a Schmitt trigger circuit which is another embodiment obtained by partially modifying the second embodiment. As shown in FIG. 7, the first P-channel MOS transistor P1 and the first N-channel MO are provided.
The S transistor N1 constitutes the first inverter I1, and the second P-channel MOS transistor P2 and the second P-channel MOS transistor P2.
And the N-channel MOS transistor N2 form a second inverter I2.
【００８６】そして、第１のインバータＩ１の出力端子
は第２のインバータＩ２の入力端子と抵抗Ｒ１を介して
第３のＰチャネルＭＯＳトランジスタＰ３のドレインと
接続し、第３のＰチャンネルＭＯＳトランジスタＰ３の
ソースが高電位側電源に接続する。The output terminal of the first inverter I1 is connected to the input terminal of the second inverter I2 and the drain of the third P-channel MOS transistor P3 via the resistor R1, and the third P-channel MOS transistor P3 is connected. Source connected to high-potential side power supply.
【００８７】つぎに第２のインバータＩ２の出力端子が
第３のＰチャンネルＭＯＳトランジスタＰ３のゲートに
接続し、第１のインバータＩ１の入力端子を信号入力端
子ＴＩとし、第２のインバータの出力端子を信号出力端
子ＴＯとする。Next, the output terminal of the second inverter I2 is connected to the gate of the third P-channel MOS transistor P3, the input terminal of the first inverter I1 is used as the signal input terminal TI, and the output terminal of the second inverter is set. Is a signal output terminal TO.
【００８８】図７を用いて説明したシュミットトリガー
回路の構成であっても、図５に示すシュミットトリガー
回路と同様の効果が得られる。Even with the configuration of the Schmitt trigger circuit described with reference to FIG. 7, the same effect as the Schmitt trigger circuit shown in FIG. 5 can be obtained.
【００８９】つぎに他の実施形態におけるシュミットト
リガー回路の構成を説明する。図８は第２の実施形態を
一部変更した他の実施形態であるシュミットトリガー回
路の回路図である。図８に示すように、第１のＰチャン
ネルＭＯＳトランジスタＰ１と第１のＮチャンネルＭＯ
ＳトランジスタＮ１とが第１のインバータＩ１を構成
し、第２のＰチャンネルＭＯＳトランジスタＰ２と第２
のＮチャンネルＭＯＳトランジスタＮ２とが第２のイン
バータＩ２を構成する。Next, the structure of the Schmitt trigger circuit in another embodiment will be described. FIG. 8 is a circuit diagram of a Schmitt trigger circuit which is another embodiment obtained by partially modifying the second embodiment. As shown in FIG. 8, a first P-channel MOS transistor P1 and a first N-channel MO are formed.
The S transistor N1 constitutes the first inverter I1, and the second P-channel MOS transistor P2 and the second P-channel MOS transistor P2.
And the N-channel MOS transistor N2 form a second inverter I2.
【００９０】そして、第１のインバータＩ１の出力端子
は第３のＰチャンネルＭＯＳトランジスタＰ３のドレイ
ンと第２のインバータＩ２の入力端子とに接続する。The output terminal of the first inverter I1 is connected to the drain of the third P-channel MOS transistor P3 and the input terminal of the second inverter I2.
【００９１】つぎに第２のインバータＩ２の出力端子が
第３のＰチャンネルＭＯＳトランジスタＰ３のゲートに
接続し、第３のＰチャンネルＭＯＳトランジスタＰ３の
ソースが抵抗Ｒ１を介して高電位側電源に接続し、第１
のインバータＩ１の入力端子を信号入力端子とし、第２
のインバータの出力端子を信号出力端子とする。Next, the output terminal of the second inverter I2 is connected to the gate of the third P-channel MOS transistor P3, and the source of the third P-channel MOS transistor P3 is connected to the high potential side power source via the resistor R1. And first
The input terminal of the inverter I1 of
The output terminal of the inverter is used as a signal output terminal.
【００９２】図８を用いて説明したシュミットトリガー
回路の構成であっても、図５に示すシュミットトリガー
回路と同様の効果が得られる。Even with the configuration of the Schmitt trigger circuit described with reference to FIG. 8, the same effect as the Schmitt trigger circuit shown in FIG. 5 can be obtained.
【００９３】つぎに他の実施形態におけるシュミットト
リガー回路の構成を説明する。図９は、本発明の第３の
実施形態におけるシュミットトリガー回路の構成を示す
回路図である。図９に示すように、第１のＰチャンネル
ＭＯＳトランジスタＰ１と第１のＮチャンネルＭＯＳト
ランジスタＮ１とが第１のインバータＩ１を構成し、第
２のＰチャンネルＭＯＳトランジスタＰ２と第２のＮチ
ャンネルＭＯＳトランジスタＮ２とが第２のインバータ
Ｉ２を構成する。Next, the structure of the Schmitt trigger circuit in another embodiment will be described. FIG. 9 is a circuit diagram showing the configuration of the Schmitt trigger circuit according to the third embodiment of the present invention. As shown in FIG. 9, the first P-channel MOS transistor P1 and the first N-channel MOS transistor N1 form a first inverter I1, and the second P-channel MOS transistor P2 and the second N-channel MOS transistor P2 are formed. The transistor N2 constitutes the second inverter I2.
【００９４】そして、第１のインバータＩ１の出力端子
は第２のインバータＩ２の入力端子と第３のＮチャンネ
ルＭＯＳトランジスタＮ３のドレインとに接続する。The output terminal of the first inverter I1 is connected to the input terminal of the second inverter I2 and the drain of the third N-channel MOS transistor N3.
【００９５】つぎに第２のインバータＩ２の出力端子が
第３のＮチャンネルＭＯＳトランジスタＮ３のゲートに
接続し、低電位側の電源に第３のＮチャンネルＭＯＳト
ランジスタＮ３のソースを接続し、第１のインバータＩ
１の入力端子を信号入力端子とし、第２のインバータの
出力端子を信号出力端子とする。Next, the output terminal of the second inverter I2 is connected to the gate of the third N-channel MOS transistor N3, and the source of the third N-channel MOS transistor N3 is connected to the power source on the low potential side. Inverter I
The input terminal of 1 serves as a signal input terminal, and the output terminal of the second inverter serves as a signal output terminal.
【００９６】図９を用いて説明したシュミットトリガー
回路の構成であっても、第１のＮチャンネルＭＯＳトラ
ンジスタＮ１のオン抵抗値が第３のＮチャンネルＭＯＳ
トランジスタＮ３のオン抵抗値と等しいか小さければ、
図１に示すシュミットトリガー回路と同様の効果が得ら
れる。Even in the configuration of the Schmitt trigger circuit described with reference to FIG. 9, the ON resistance of the first N-channel MOS transistor N1 is the third N-channel MOS.
If it is equal to or smaller than the on resistance value of the transistor N3,
The same effect as the Schmitt trigger circuit shown in FIG. 1 can be obtained.
【００９７】その理由は、第１のＰチャンネルＭＯＳト
ランジスタＰ１のオン抵抗値が第３のＮチャンネルＭＯ
ＳトランジスタＮ３のオン抵抗値より大きくなると、第
２のインバータが反転しないので信号出力端子ＴＯの信
号レベルは変化しないからである。The reason is that the ON resistance of the first P-channel MOS transistor P1 is the third N-channel MO.
This is because when the resistance value is larger than the on-resistance value of the S transistor N3, the second inverter is not inverted, and the signal level of the signal output terminal TO does not change.
【００９８】つまり、第２のインバータＩ２の入力端子
の信号レベルが、第２のＮチャンネルＭＯＳトランジス
タＮ２のスレッショルド電圧に近くなるように、第１の
ＰチャンネルＭＯＳトランジスタＰ１のオン抵抗値と、
第３のＮチャンネルＭＯＳトランジスタＮ３のオン抵抗
値とを決めれば、ヒステリシス特性がよく、外来ノイズ
に対するマージンも大きくなる。That is, the ON resistance value of the first P-channel MOS transistor P1 is set so that the signal level of the input terminal of the second inverter I2 becomes close to the threshold voltage of the second N-channel MOS transistor N2.
If the ON resistance value of the third N-channel MOS transistor N3 is determined, the hysteresis characteristic is good and the margin against external noise is large.
【００９９】図９を用いて説明したシュミットトリガー
回路の場合、シュミットトリガー回路への入力信号レベ
ルが“ハイ”から“ロウ”に変わる場合のみ、実効的に
シュミットトリガー回路のスレッショルド電圧は、第１
のインバータＩ１と第２のインバータＩ２とが個別にも
つスレッショルド電圧より見かけ上低くなったようにな
る。In the case of the Schmitt trigger circuit described with reference to FIG. 9, only when the input signal level to the Schmitt trigger circuit changes from "high" to "low", the threshold voltage of the Schmitt trigger circuit is effectively the first threshold voltage.
Of the inverter I1 and the second inverter I2 are apparently lower than the threshold voltages of the inverters I1 and I2.
【０１００】またシュミットトリガー回路への入力信号
レベルが“ハイ”から“ロウ”に変わる場合はシュミッ
トトリガー回路のスレッショルド電圧は、第１のインバ
ータＩ１と第２のインバータＩ２とが個別にもつスレッ
ショルド電圧と等しくなる。When the input signal level to the Schmitt trigger circuit changes from "high" to "low", the threshold voltage of the Schmitt trigger circuit is the threshold voltage which the first inverter I1 and the second inverter I2 have individually. Is equal to
【０１０１】図１０に示すように、第３の実施形態のシ
ュミットトリガー回路は入力信号の信号レベルがいった
ん“ハイ”になると出力信号の信号レベルが“ロウ”に
なりにくいヒステリシス特性になっている。As shown in FIG. 10, the Schmitt trigger circuit of the third embodiment has a hysteresis characteristic in which the signal level of the output signal is unlikely to become "low" once the signal level of the input signal becomes "high". .
【０１０２】つぎにほかの実施形態におけるシュミット
トリガー回路の構成を説明する。図１１は第３の実施形
態を一部変更した他の実施形態であるシュミットトリガ
ー回路の回路図であり、第１のＰチャンネルＭＯＳトラ
ンジスタＰ１と第１のＮチャンネルＭＯＳトランジスタ
Ｎ１とが第１のインバータＩ１を構成し、第２のＰチャ
ンネルＭＯＳトランジスタＰ２と第２のＮチャンネルＭ
ＯＳトランジスタＮ２とが第２のインバータＩ２を構成
する。Next, the configuration of the Schmitt trigger circuit in another embodiment will be described. FIG. 11 is a circuit diagram of a Schmitt trigger circuit which is another embodiment in which the third embodiment is partially modified, in which the first P-channel MOS transistor P1 and the first N-channel MOS transistor N1 are the first The inverter I1 is configured to include the second P-channel MOS transistor P2 and the second N-channel M.
The OS transistor N2 constitutes the second inverter I2.
【０１０３】そして、第１のインバータＩ１の出力端子
が第２のインバータＩ２の入力端子と抵抗Ｒ１を介して
第３のＮチャネルＭＯＳトランジスタＮ３のドレインと
接続する。The output terminal of the first inverter I1 is connected to the input terminal of the second inverter I2 and the drain of the third N-channel MOS transistor N3 via the resistor R1.
【０１０４】つぎに第２のインバータＩ２の出力端子が
第３のＮチャンネルＭＯＳトランジスタＮ３のゲートに
接続して、第１のインバータＩ１の入力端子を信号入力
端子ＴＩとし、第２のインバータの出力端子を信号出力
端子ＴＯとする。Next, the output terminal of the second inverter I2 is connected to the gate of the third N-channel MOS transistor N3, the input terminal of the first inverter I1 is used as the signal input terminal TI, and the output of the second inverter is output. The terminal is referred to as a signal output terminal TO.
【０１０５】図１１を用いて説明したシュミットトリガ
ー回路の構成であっても、図１０に示すシュミットトリ
ガー回路と同様の効果が得られる。Even with the configuration of the Schmitt trigger circuit described with reference to FIG. 11, the same effect as the Schmitt trigger circuit shown in FIG. 10 can be obtained.
【０１０６】つぎにほかの実施形態におけるシュミット
トリガー回路の構成を説明する。図１２は第３の実施形
態を一部変更したほかの実施形態におけるシュミットト
リガー回路の回路図である。図１２に示すように、第１
のＰチャンネルＭＯＳトランジスタＰ１と第１のＮチャ
ンネルＭＯＳトランジスタＮ１とが第１のインバータＩ
１を構成し、第２のＰチャンネルＭＯＳトランジスタＰ
２と第２のＮチャンネルＭＯＳトランジスタＮ２とが第
２のインバータＩ２を構成する。Next, the configuration of the Schmitt trigger circuit according to another embodiment will be described. FIG. 12 is a circuit diagram of a Schmitt trigger circuit according to another embodiment in which the third embodiment is partially modified. As shown in FIG.
Of the P-channel MOS transistor P1 and the first N-channel MOS transistor N1 of the first inverter I
1 and includes a second P-channel MOS transistor P
2 and the second N-channel MOS transistor N2 form a second inverter I2.
【０１０７】そして、第１のインバータＩ１の出力端子
は第３のＮチャンネルＭＯＳトランジスタＮ３のドレイ
ンと第２のインバータＩ２の入力端子とに接続する。The output terminal of the first inverter I1 is connected to the drain of the third N-channel MOS transistor N3 and the input terminal of the second inverter I2.
【０１０８】つぎに第２のインバータＩ２の出力端子が
第３のＮチャンネルＭＯＳトランジスタＮ３のゲートに
接続し、第３のＮチャンネルＭＯＳトランジスタＮ３の
ソースが抵抗Ｒ１を介して低電位側電源に接続し、第１
のインバータＩ１の入力端子を信号入力端子ＴＩとし、
第２のインバータの出力端子を信号出力端子ＴＯとす
る。Next, the output terminal of the second inverter I2 is connected to the gate of the third N-channel MOS transistor N3, and the source of the third N-channel MOS transistor N3 is connected to the low potential side power source via the resistor R1. And first
The input terminal of the inverter I1 of
The output terminal of the second inverter is the signal output terminal TO.
【０１０９】図１２を用いて説明したシュミットトリガ
ー回路の構成であっても、図１０に示すシュミットトリ
ガー回路と同様の効果が得られる。Even with the configuration of the Schmitt trigger circuit described with reference to FIG. 12, the same effect as the Schmitt trigger circuit shown in FIG. 10 can be obtained.
【０１１０】[0110]
【実施例】つぎに本発明のシュミットトリガー回路の実
施例を詳述する。図１３は、本発明の第１の実施形態の
シュミットトリガー回路を用いた実施例である。ただ
し、第１のインバータＩ１と第２のインバータＩ２と第
３のインバータＩ３とは、ＰチャンネルＭＯＳトランジ
スタとＮチャンネルＭＯＳトランジスタとにより構成す
るが図には示さない。EXAMPLES Examples of the Schmitt trigger circuit of the present invention will be described in detail below. FIG. 13 shows an example using the Schmitt trigger circuit according to the first embodiment of the present invention. However, although the first inverter I1, the second inverter I2, and the third inverter I3 are composed of P-channel MOS transistors and N-channel MOS transistors, they are not shown in the figure.
【０１１１】図１３に示すように水晶振動子Ｓと発振イ
ンバータＨＩと帰還抵抗Ｒとを並列になるように接続
し、発振インバータＨＩの入力端子が第１のコンデンサ
ーＣ１を介して高電位側電源に接続し、発振インバータ
ＨＩの出力端子が第２のコンデンサーＣ２を介して高電
位側電源に接続し、水晶発振回路Ｘを構成する。As shown in FIG. 13, the crystal oscillator S, the oscillation inverter HI, and the feedback resistor R are connected in parallel, and the input terminal of the oscillation inverter HI is connected to the high potential side power source via the first capacitor C1. , And the output terminal of the oscillation inverter HI is connected to the high-potential-side power supply via the second capacitor C2 to form the crystal oscillation circuit X.
【０１１２】そして、発振インバータＨＩの出力端子が
第１のインバータＩ１の入力端子に接続し、第１のイン
バータＩ１の出力端子が第２のインバータＩ２の入力端
子と第３のインバータＩ３の出力端子に接続し、第２の
インバータＩ２の出力端子が第３のインバータＩ３の入
力端子に接続し、シュミットトリガー回路Ｓを構成す
る。The output terminal of the oscillation inverter HI is connected to the input terminal of the first inverter I1, and the output terminal of the first inverter I1 is the input terminal of the second inverter I2 and the output terminal of the third inverter I3. And the output terminal of the second inverter I2 is connected to the input terminal of the third inverter I3 to form a Schmitt trigger circuit S.
【０１１３】ここで本発明の実施例におけるシュミット
トリガー回路Ｓの動作は、本発明の第１の実施形態で説
明してあるので省略する。Here, the operation of the Schmitt trigger circuit S in the embodiment of the present invention has been described in the first embodiment of the present invention, and therefore will be omitted.
【０１１４】水晶発振回路Ｘの発振信号は正弦波形をし
ており、図１１に示す本発明のシュミットトリガー回路
を用いると、入力信号に乗る外来ノイズが引き起こす信
号反転の問題を解決できる。また図１４に示す従来技術
のシュミットトリガー回路のように、水晶発振回路Ｘに
抵抗を介してＣＭＯＳインバータの出力を接続すること
がないので、水晶発振回路Ｘの発振状態を妨げるといっ
た問題も起こらない。The oscillating signal of the crystal oscillating circuit X has a sine waveform, and by using the Schmitt trigger circuit of the present invention shown in FIG. 11, the problem of signal inversion caused by external noise on the input signal can be solved. Further, unlike the Schmitt trigger circuit of the related art shown in FIG. 14, since the output of the CMOS inverter is not connected to the crystal oscillation circuit X via a resistor, there is no problem of disturbing the oscillation state of the crystal oscillation circuit X. .
【０１１５】[0115]
【発明の効果】以上の説明から明らかなように、本発明
のシュミットトリガー回路は入力信号をＭＯＳトランジ
スタのゲートで受けることで、出力信号が入力信号に与
える影響を無くし、しかも単純な回路構成により大きな
ヒステリシス特性が得られるシュミットトリガー回路を
提供することが可能となる。As is apparent from the above description, the Schmitt trigger circuit of the present invention receives the input signal at the gate of the MOS transistor to eliminate the influence of the output signal on the input signal, and has a simple circuit configuration. It is possible to provide a Schmitt trigger circuit that can obtain a large hysteresis characteristic.
【図１】本発明の第１の実施形態におけるシュミットト
リガー回路の構成を示す回路図である。FIG. 1 is a circuit diagram showing a configuration of a Schmitt trigger circuit according to a first embodiment of the present invention.
【図２】本発明の第１の実施形態におけるシュミットト
リガー回路の直流伝達曲線を示すグラフである。FIG. 2 is a graph showing a DC transfer curve of the Schmitt trigger circuit according to the first embodiment of the present invention.
【図３】本発明の第１の実施形態を一部変更した他の実
施形態であるシュミットトリガー回路の構成を示す回路
図である。FIG. 3 is a circuit diagram showing a configuration of a Schmitt trigger circuit which is another embodiment obtained by partially modifying the first embodiment of the present invention.
【図４】本発明の第１の実施形態を一部変更した他の実
施形態であるシュミットトリガー回路の構成を示す回路
図である。FIG. 4 is a circuit diagram showing a configuration of a Schmitt trigger circuit which is another embodiment obtained by partially modifying the first embodiment of the present invention.
【図５】本発明の第２の実施形態におけるシュミットト
リガー回路の構成を示す回路図である。FIG. 5 is a circuit diagram showing a configuration of a Schmitt trigger circuit according to a second embodiment of the present invention.
【図６】本発明の第２の実施形態を一部変更した他の実
施形態であるシュミットトリガー回路を示す回路図であ
る。FIG. 6 is a circuit diagram showing a Schmitt trigger circuit according to another embodiment, which is a partial modification of the second embodiment of the present invention.
【図７】本発明の第２の実施形態を一部変更した他の実
施形態であるシュミットトリガー回路を示す回路図であ
る。FIG. 7 is a circuit diagram showing a Schmitt trigger circuit according to another embodiment, which is a partial modification of the second embodiment of the present invention.
【図８】本発明の第２の実施形態におけるシュミットト
リガー回路の直流伝達曲線を示すグラフである。FIG. 8 is a graph showing a DC transfer curve of the Schmitt trigger circuit according to the second embodiment of the present invention.
【図９】本発明の第３の実施形態におけるシュミットト
リガー回路の構成を示す回路図である。FIG. 9 is a circuit diagram showing a configuration of a Schmitt trigger circuit according to a third embodiment of the present invention.
【図１０】本発明の第３の実施形態を一部変更した他の
実施形態であるシュミットトリガー回路を示す回路図で
ある。FIG. 10 is a circuit diagram showing a Schmitt trigger circuit according to another embodiment, which is a partial modification of the third embodiment of the present invention.
【図１１】本発明の第３の実施形態を一部変更した他の
実施形態であるシュミットトリガー回路を示す回路図で
ある。FIG. 11 is a circuit diagram showing a Schmitt trigger circuit which is another embodiment obtained by partially modifying the third embodiment of the present invention.
【図１２】本発明の第３の実施形態におけるシュミット
トリガー回路の直流伝達曲線を示すグラフである。FIG. 12 is a graph showing a DC transfer curve of the Schmitt trigger circuit according to the third embodiment of the present invention.
【図１３】本発明の第１の実施形態の実施例であるシュ
ミットトリガー回路を示す回路図である。FIG. 13 is a circuit diagram showing a Schmitt trigger circuit that is an example of the first exemplary embodiment of the present invention.
【図１４】従来の技術におけるシュミットトリガー回路
の構成を示す回路図である。FIG. 14 is a circuit diagram showing a configuration of a Schmitt trigger circuit according to a conventional technique.
【図１５】従来の技術におけるシュミットトリガー回路
の直流伝達曲線を示すグラフである。FIG. 15 is a graph showing a DC transfer curve of a Schmitt trigger circuit in the related art.
Ｓ シュミットトリガー回路 ＴＩ 信号入力端子 ＴＯ 信号出力端子 Ｒ１ 第１の抵抗 Ｒ２ 第２の抵抗 Ｉ１ 第１のインバータ Ｉ２ 第２のインバータ Ｉ３ 第３のインバータ Ｐ１ 第１のＰチャンネルＭＯＳトランジスタ Ｎ１ 第１のＮチャンネルＭＯＳトランジスタ Ｐ２ 第２のＰチャンネルＭＯＳトランジスタ Ｎ２ 第２のＮチャンネルＭＯＳトランジスタ Ｐ３ 第３のＰチャンネルＭＯＳトランジスタ Ｎ３ 第３のＮチャンネルＭＯＳトランジスタ Ｘ 水晶発振回路 S Schmitt trigger circuit TI signal input terminal TO signal output terminal R1 first resistance R2 second resistance I1 first inverter I2 second inverter I3 third inverter P1 first P-channel MOS transistor N1 first N Channel MOS transistor P2 Second P-channel MOS transistor N2 Second N-channel MOS transistor P3 Third P-channel MOS transistor N3 Third N-channel MOS transistor X Crystal oscillator circuit
Claims (10)
ンバータの入力端子と第３のインバータの出力端子に接
続し、第２のインバータの出力端子が第３のインバータ
の入力端子に接続し、第１のインバータの出力インピー
ダンスが第３のインバータの出力インピーダンス以下で
あり、第１のインバータの入力端子を信号入力端子と
し、第２のインバータの出力端子を信号出力端子とする
ことを特徴とするシュミットトリガー回路。1. The output terminal of the first inverter is connected to the input terminal of the second inverter and the output terminal of the third inverter, and the output terminal of the second inverter is connected to the input terminal of the third inverter. The output impedance of the first inverter is less than or equal to the output impedance of the third inverter, the input terminal of the first inverter is a signal input terminal, and the output terminal of the second inverter is a signal output terminal. Schmitt trigger circuit.
と第１のＮチャンネルＭＯＳトランジスタとによって第
１のインバータを構成し、第２のＰチャンネルＭＯＳト
ランジスタと第２のＮチャンネルＭＯＳトランジスタと
によって第２のインバータを構成し、第３のＰチャンネ
ルＭＯＳトランジスタと第３のＮチャンネルＭＯＳトラ
ンジスタとによって第３のインバータを構成し、第１の
インバータの出力端子が第２のインバータの入力端子と
第３のインバータの出力端子に接続し、第２のインバー
タの出力端子が第３のインバータの入力端子に接続し、
第１のＰチャンネルＭＯＳトランジスタの出力インピー
ダンスが第３のＮチャンネルＭＯＳトランジスタの出力
インピーダンス以下であり、第１のＮチャンネルＭＯＳ
トランジスタの出力インピーダンスが第３のＰチャンネ
ルＭＯＳトランジスタの出力インピーダンス以下であ
り、第１のインバータの入力端子を信号入力端子とし、
第２のインバータの出力端子を信号出力端子とすること
を特徴とするシュミットトリガー回路。2. A first inverter is constituted by the first P-channel MOS transistor and the first N-channel MOS transistor, and a second inverter is constituted by the second P-channel MOS transistor and the second N-channel MOS transistor. An inverter is formed, and the third P-channel MOS transistor and the third N-channel MOS transistor form a third inverter, and the output terminal of the first inverter is the input terminal of the second inverter and the third inverter. The output terminal of the second inverter is connected to the input terminal of the third inverter,
The output impedance of the first P-channel MOS transistor is less than or equal to the output impedance of the third N-channel MOS transistor, and the first N-channel MOS transistor
The output impedance of the transistor is less than or equal to the output impedance of the third P-channel MOS transistor, and the input terminal of the first inverter is the signal input terminal,
A Schmitt trigger circuit, wherein the output terminal of the second inverter is a signal output terminal.
ンバータの入力端子と抵抗の一方の端子に接続し、第３
のインバータの出力端子が抵抗の他の端子に接続し、第
２のインバータの出力端子が第３のインバータの入力端
子に接続し、第１のインバータの出力インピーダンスが
第３のインバータの抵抗を介する出力インピーダンス以
下であり、第１のインバータの入力端子を信号入力端子
とし、第２のインバータの出力端子を信号出力端子とす
ることを特徴とするシュミットトリガー回路。3. The output terminal of the first inverter is connected to the input terminal of the second inverter and one terminal of the resistor,
The output terminal of the inverter is connected to the other terminal of the resistor, the output terminal of the second inverter is connected to the input terminal of the third inverter, and the output impedance of the first inverter is through the resistance of the third inverter. A Schmitt trigger circuit having an output impedance or less, an input terminal of the first inverter being a signal input terminal, and an output terminal of the second inverter being a signal output terminal.
と第１のＮチャンネルＭＯＳトランジスタとにより第１
のインバータを構成し、第２のＰチャンネルＭＯＳトラ
ンジスタと第２のＮチャンネルＭＯＳトランジスタとに
よって第２のインバータを構成し、第３のＰチャンネル
ＭＯＳトランジスタのソースが第１の抵抗を介して高電
位側電源に接続し、第３のＮチャンネルＭＯＳトランジ
スタのソースが第２の抵抗を介して低電位側電源に接続
し、第３のＰチャンネルＭＯＳトランジスタのドレイン
と第３のＮチャンネルＭＯＳトランジスタのドレインと
が接続し、第３のＰチャンネルＭＯＳトランジスタのゲ
ートと第３のＮチャンネルＭＯＳトランジスタのゲート
とが接続することによって第３のインバータを構成し、
第１のインバータの出力端子が第２のインバータの入力
端子と第３のインバータの出力端子に接続し、第１のＰ
チャンネルＭＯＳトランジスタの出力インピーダンスが
第３のＮチャンネルＭＯＳトランジスタの出力インピー
ダンス以下であり、第１のＮチャンネルＭＯＳトランジ
スタの出力インピーダンスが第３のＰチャンネルＭＯＳ
トランジスタの出力インピーダンス以下であり、第２の
インバータの出力端子が第３のインバータの入力端子に
接続し、第１のインバータの入力端子を信号入力端子と
し、第２のインバータの出力端子を信号出力端子とする
ことを特徴とするシュミットトリガー回路。4. A first P-channel MOS transistor and a first N-channel MOS transistor form a first
Of the inverter, the second P-channel MOS transistor and the second N-channel MOS transistor form a second inverter, and the source of the third P-channel MOS transistor has a high potential via the first resistor. Side power supply, the source of the third N-channel MOS transistor is connected to the low potential side power supply via the second resistor, and the drain of the third P-channel MOS transistor and the drain of the third N-channel MOS transistor And the gate of the third P-channel MOS transistor is connected to the gate of the third N-channel MOS transistor to form a third inverter,
The output terminal of the first inverter is connected to the input terminal of the second inverter and the output terminal of the third inverter, and the first P
The output impedance of the channel MOS transistor is less than or equal to the output impedance of the third N-channel MOS transistor, and the output impedance of the first N-channel MOS transistor is the third P-channel MOS transistor.
It is less than or equal to the output impedance of the transistor, the output terminal of the second inverter is connected to the input terminal of the third inverter, the input terminal of the first inverter is the signal input terminal, and the output terminal of the second inverter is the signal output. Schmitt trigger circuit characterized by being a terminal.
と第１のＮチャンネルＭＯＳトランジスタとにより第１
のインバータを構成し、第２のＰチャンネルＭＯＳトラ
ンジスタと第２のＮチャンネルＭＯＳトランジスタとに
よって第２のインバータを構成し、高電位側の電源に第
３のＰチャンネルＭＯＳトランジスタのソースを接続
し、第１のインバータの出力端子が第２のインバータの
入力端子と第３のＰチャンネルＭＯＳトランジスタのド
レインに接続し、第２のインバータの出力端子が第３の
ＰチャンネルＭＯＳトランジスタのゲートに接続し、第
１のＮチャンネルＭＯＳトランジスタの出力インピーダ
ンスが第３のＰチャンネルＭＯＳトランジスタの出力イ
ンピーダンス以下であり、第１のインバータの入力端子
を信号入力端子とし、第２のインバータの出力端子を信
号出力端子とすることを特徴とするシュミットトリガー
回路。5. A first P-channel MOS transistor and a first N-channel MOS transistor form a first
Of the second P-channel MOS transistor and the second N-channel MOS transistor to form a second inverter, the source of the third P-channel MOS transistor is connected to the high-potential-side power source, The output terminal of the first inverter is connected to the input terminal of the second inverter and the drain of the third P-channel MOS transistor, the output terminal of the second inverter is connected to the gate of the third P-channel MOS transistor, The output impedance of the first N-channel MOS transistor is less than or equal to the output impedance of the third P-channel MOS transistor, the input terminal of the first inverter is the signal input terminal, and the output terminal of the second inverter is the signal output terminal. A Schmitt trigger circuit characterized by:
と第１のＮチャンネルＭＯＳトランジスタとにより第１
のインバータを構成し、第２のＰチャンネルＭＯＳトラ
ンジスタと第２のＮチャンネルＭＯＳトランジスタとに
より第２のインバータを構成し、第３のＰチャンネルＭ
ＯＳトランジスタのソースが抵抗を介して高電位側電源
に接続し、第１のインバータの出力端子が第２のインバ
ータの入力端子と第３のＰチャンネルＭＯＳトランジス
タのドレインに接続し、第２のインバータの出力端子が
第３のＰチャンネルＭＯＳトランジスタのゲートに接続
し、第１のＮチャンネルＭＯＳトランジスタの出力イン
ピーダンスが第３のＰチャンネルＭＯＳトランジスタの
出力インピーダンス以下であり、第１のインバータの入
力端子を信号入力端子とし、第２のインバータの出力端
子を信号出力端子とすることを特徴とするシュミットト
リガー回路。6. A first P-channel MOS transistor and a first N-channel MOS transistor form a first
Of the second P-channel MOS transistor and the second N-channel MOS transistor to form a second inverter of the third P-channel M
The source of the OS transistor is connected to the high-potential-side power supply via a resistor, the output terminal of the first inverter is connected to the input terminal of the second inverter and the drain of the third P-channel MOS transistor, and the second inverter is connected. Is connected to the gate of the third P-channel MOS transistor, the output impedance of the first N-channel MOS transistor is less than or equal to the output impedance of the third P-channel MOS transistor, and the input terminal of the first inverter is A Schmitt trigger circuit, wherein the Schmitt trigger circuit has a signal input terminal and an output terminal of the second inverter is a signal output terminal.
と第１のＮチャンネルＭＯＳトランジスタとにより第１
のインバータを構成し、第２のＰチャンネルＭＯＳトラ
ンジスタと第２のＮチャンネルＭＯＳトランジスタとに
より第２のインバータを構成し、第３のＰチャンネルＭ
ＯＳトランジスタのソースが高電位側電源に接続し、第
３のＰチャンネルＭＯＳトランジスタのドレインが抵抗
を介して第１のインバータの出力端子と第２のインバー
タの入力端子とに接続し、第２のインバータの出力端子
が第３のＰチャンネルＭＯＳトランジスタのゲートに接
続し、第１のＮチャンネルＭＯＳトランジスタの出力イ
ンピーダンスが第３のＰチャンネルＭＯＳトランジスタ
の抵抗を介する出力インピーダンス以下であり、第１の
インバータの入力端子を信号入力端子とし、第２のイン
バータの出力端子を信号出力端子とすることを特徴とす
るシュミットトリガー回路。7. A first P-channel MOS transistor and a first N-channel MOS transistor form a first
Of the second P-channel MOS transistor and the second N-channel MOS transistor to form a second inverter of the third P-channel M
The source of the OS transistor is connected to the high-potential-side power supply, the drain of the third P-channel MOS transistor is connected to the output terminal of the first inverter and the input terminal of the second inverter via a resistor, and the second The output terminal of the inverter is connected to the gate of the third P-channel MOS transistor, the output impedance of the first N-channel MOS transistor is less than or equal to the output impedance through the resistance of the third P-channel MOS transistor, and the first inverter Is a signal input terminal, and the output terminal of the second inverter is a signal output terminal.
と第１のＮチャンネルＭＯＳトランジスタとにより第１
のインバータを構成し、第２のＰチャンネルＭＯＳトラ
ンジスタと第２のＮチャンネルＭＯＳトランジスタとに
よって第２のインバータを構成し、低電位側の電源に第
３のＮチャンネルＭＯＳトランジスタのソースを接続
し、第１のインバータの出力端子が第２のインバータの
入力端子と第３のＮチャンネルＭＯＳトランジスタのド
レインに接続し、第２のインバータの出力端子が第３の
ＮチャンネルＭＯＳトランジスタのゲートに接続し、第
１のＰチャンネルＭＯＳトランジスタの出力インピーダ
ンスが第３のＮチャンネルＭＯＳトランジスタの出力イ
ンピーダンス以下であり、第１のインバータの入力端子
を信号入力端子とし、第２のインバータの出力端子を信
号出力端子とすることを特徴とするシュミットトリガー
回路。8. A first P-channel MOS transistor and a first N-channel MOS transistor provide a first
And the second P-channel MOS transistor and the second N-channel MOS transistor to form a second inverter, and the source of the third N-channel MOS transistor is connected to the power supply on the low potential side. The output terminal of the first inverter is connected to the input terminal of the second inverter and the drain of the third N-channel MOS transistor, the output terminal of the second inverter is connected to the gate of the third N-channel MOS transistor, The output impedance of the first P-channel MOS transistor is less than or equal to the output impedance of the third N-channel MOS transistor, the input terminal of the first inverter is the signal input terminal, and the output terminal of the second inverter is the signal output terminal. A Schmitt trigger circuit characterized by:
と第１のＮチャンネルＭＯＳトランジスタとにより第１
のインバータを構成し、第２のＰチャンネルＭＯＳトラ
ンジスタと第２のＮチャンネルＭＯＳトランジスタとに
より第２のインバータを構成し、第３のＮャンネルＭＯ
Ｓトランジスタのソースが抵抗を介して低位側電源に接
続し、第１のインバータの出力端子が第２のインバータ
の入力端子と第３のＰチャンネルＭＯＳトランジスタの
ドレインに接続し、第２のインバータの出力端子が第３
のＰチャンネルＭＯＳトランジスタのゲートに接続し、
第１のＰチャンネルＭＯＳトランジスタの出力インピー
ダンスが第３のＮチャンネルＭＯＳトランジスタの出力
インピーダンス以下であり、第１のインバータの入力端
子を信号入力端子とし、第２のインバータの出力端子を
信号出力端子とすることを特徴とするシュミットトリガ
ー回路。9. A first P-channel MOS transistor and a first N-channel MOS transistor provide a first
Of the second P-channel MOS transistor and the second N-channel MOS transistor to form a second inverter of the third N-channel MO transistor.
The source of the S transistor is connected to the lower power supply through a resistor, the output terminal of the first inverter is connected to the input terminal of the second inverter and the drain of the third P-channel MOS transistor, and the output terminal of the second inverter is connected. Output terminal is third
Connected to the gate of the P-channel MOS transistor of
The output impedance of the first P-channel MOS transistor is less than or equal to the output impedance of the third N-channel MOS transistor, the input terminal of the first inverter is the signal input terminal, and the output terminal of the second inverter is the signal output terminal. A Schmitt trigger circuit characterized by:
タと第１のＮチャンネルＭＯＳトランジスタとにより第
１のインバータを構成し、第２のＰチャンネルＭＯＳト
ランジスタと第２のＮチャンネルＭＯＳトランジスタと
により第２のインバータを構成し、第３のＮャンネルＭ
ＯＳトランジスタのソースが低位側電源に接続し、第３
のＰチャンネルＭＯＳトランジスタのドレインが抵抗を
介して第１のインバータの出力端子と第２のインバータ
の入力端子とに接続し、第２のインバータの出力端子が
第３のＰチャンネルＭＯＳトランジスタのゲートに接続
し、第１のＮチャンネルＭＯＳトランジスタの出力イン
ピーダンスが第３のＰチャンネルＭＯＳトランジスタの
出力インピーダンス以下であり、第１のインバータの入
力端子を信号入力端子とし、第２のインバータの出力端
子を信号出力端子とすることを特徴とするシュミットト
リガー回路。10. A first inverter is constituted by the first P-channel MOS transistor and the first N-channel MOS transistor, and a second inverter is constituted by the second P-channel MOS transistor and the second N-channel MOS transistor. Inverter is configured and the third N channel M
The source of the OS transistor is connected to the low-side power supply, and the third
The drain of the P-channel MOS transistor is connected to the output terminal of the first inverter and the input terminal of the second inverter via a resistor, and the output terminal of the second inverter is connected to the gate of the third P-channel MOS transistor. Connected, the output impedance of the first N-channel MOS transistor is less than or equal to the output impedance of the third P-channel MOS transistor, the input terminal of the first inverter is the signal input terminal, and the output terminal of the second inverter is the signal A Schmitt trigger circuit characterized by being an output terminal.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8075495A JPH09270678A (en) | 1996-03-29 | 1996-03-29 | Schmitt trigger circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8075495A JPH09270678A (en) | 1996-03-29 | 1996-03-29 | Schmitt trigger circuit |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH09270678A true JPH09270678A (en) | 1997-10-14 |
Family
ID=13577920
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8075495A Pending JPH09270678A (en) | 1996-03-29 | 1996-03-29 | Schmitt trigger circuit |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH09270678A (en) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008211707A (en) * | 2007-02-28 | 2008-09-11 | Nec Electronics Corp | Input circuit |
| JP2008219664A (en) * | 2007-03-06 | 2008-09-18 | Toshiba Corp | Switching circuit |
| JP2009081639A (en) * | 2007-09-26 | 2009-04-16 | Denso Corp | Logic level output integrated circuit |
| US10355675B2 (en) | 2015-09-24 | 2019-07-16 | Ablic Inc. | Input circuit |
| US11073856B2 (en) | 2019-01-31 | 2021-07-27 | Ablic Inc. | Input circuit having hysteresis without power supply voltage dependence |
-
1996
- 1996-03-29 JP JP8075495A patent/JPH09270678A/en active Pending
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008211707A (en) * | 2007-02-28 | 2008-09-11 | Nec Electronics Corp | Input circuit |
| JP2008219664A (en) * | 2007-03-06 | 2008-09-18 | Toshiba Corp | Switching circuit |
| JP2009081639A (en) * | 2007-09-26 | 2009-04-16 | Denso Corp | Logic level output integrated circuit |
| US10355675B2 (en) | 2015-09-24 | 2019-07-16 | Ablic Inc. | Input circuit |
| US11073856B2 (en) | 2019-01-31 | 2021-07-27 | Ablic Inc. | Input circuit having hysteresis without power supply voltage dependence |
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