JPH09252301A - 通信インターフェース - Google Patents
通信インターフェースInfo
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- JPH09252301A JPH09252301A JP5895396A JP5895396A JPH09252301A JP H09252301 A JPH09252301 A JP H09252301A JP 5895396 A JP5895396 A JP 5895396A JP 5895396 A JP5895396 A JP 5895396A JP H09252301 A JPH09252301 A JP H09252301A
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Abstract
(57)【要約】
【課題】 端末側の周波数性能，電子通信のネットワー
ク側のセルが変化しても対応できる通信インターフェー
スを得る。 【解決手段】 電子通信のネットワークの一つであるＡ
ＴＭ（非同期転送モード）−ＬＡＮとパソコン等の端末
１とを通信インターフェース８ａを介して接続する。通
信インターフェース８ａは周波数変換調節機能，情報単
位変換調節機能７を含む。周波数変換調節機能，情報単
位変換調節機能７はＡＴＭ−ＬＡＮ・端末１間の通信の
周波数，セルのビット数の変換を行う。従って、端末１
側の周波数性能，電子通信のネットワーク側のセルが変
化しても対応できる。
ク側のセルが変化しても対応できる通信インターフェー
スを得る。 【解決手段】 電子通信のネットワークの一つであるＡ
ＴＭ（非同期転送モード）−ＬＡＮとパソコン等の端末
１とを通信インターフェース８ａを介して接続する。通
信インターフェース８ａは周波数変換調節機能，情報単
位変換調節機能７を含む。周波数変換調節機能，情報単
位変換調節機能７はＡＴＭ−ＬＡＮ・端末１間の通信の
周波数，セルのビット数の変換を行う。従って、端末１
側の周波数性能，電子通信のネットワーク側のセルが変
化しても対応できる。
Description
【０００１】
【発明の属する技術分野】この発明は、端末と電子通信
のネットワークとを接続する通信インターフェースにお
いて、特にセル（情報単位），周波数を変換する通信イ
ンターフェースに関する。
のネットワークとを接続する通信インターフェースにお
いて、特にセル（情報単位），周波数を変換する通信イ
ンターフェースに関する。
【０００２】
【従来の技術】図８は従来の通信インターフェース８を
用いて電子通信のネットワークの一つであるＡＴＭ（非
同期転送モード）−ＬＡＮと端末１とを接続した状態を
示している。ＡＴＭ−ＬＡＮは、動画、音声、コンピュ
ーターデータが混在したマルチメディアの通信を可能に
するＡＴＭ技術をＬＡＮに応用したものである。
用いて電子通信のネットワークの一つであるＡＴＭ（非
同期転送モード）−ＬＡＮと端末１とを接続した状態を
示している。ＡＴＭ−ＬＡＮは、動画、音声、コンピュ
ーターデータが混在したマルチメディアの通信を可能に
するＡＴＭ技術をＬＡＮに応用したものである。
【０００３】端末１は、順にＰＣＩ（拡張バス）−Ｉ／
Ｆ（インターフェース）２，ＡＴＭ／ＡＡＬ−ＬＳＩ
（レイヤ変換手段）３，ＴＣ−ＬＳＩ４，ＰＭＤ５を介
してＡＴＭスイッチ６に接続されている。ＰＣＩ−Ｉ／
Ｆ２，ＡＴＭ／ＡＡＬ−ＬＳＩ３，ＴＣ−ＬＳＩ４，Ｐ
ＭＤ５より通信インターフェース８を構成する。ＡＴＭ
／ＡＡＬ−ＬＳＩ３はＡＴＭ−ＬＡＮ側からのセルをデ
ータに変換して端末１側へ出力し、逆に端末１側からの
データを区切ってセルに変換してＡＴＭ−ＬＡＮ側へ出
力するという機能がある。
Ｆ（インターフェース）２，ＡＴＭ／ＡＡＬ−ＬＳＩ
（レイヤ変換手段）３，ＴＣ−ＬＳＩ４，ＰＭＤ５を介
してＡＴＭスイッチ６に接続されている。ＰＣＩ−Ｉ／
Ｆ２，ＡＴＭ／ＡＡＬ−ＬＳＩ３，ＴＣ−ＬＳＩ４，Ｐ
ＭＤ５より通信インターフェース８を構成する。ＡＴＭ
／ＡＡＬ−ＬＳＩ３はＡＴＭ−ＬＡＮ側からのセルをデ
ータに変換して端末１側へ出力し、逆に端末１側からの
データを区切ってセルに変換してＡＴＭ−ＬＡＮ側へ出
力するという機能がある。
【０００４】
【発明が解決しようとする課題】ところで、端末１の周
波数性能はＬＳＩの微細化・薄膜化と共に年々高くなっ
ている。従来の通信インターフェース８では処理能力に
限界があり、端末１の周波数性能に対応できないという
問題点がある。また、ＡＴＭ−ＬＡＮのセルも現在、５
３ビット（ヘッダ８ビット）と国際標準で決まっている
が、法的保護等のため、暗号化のビットを加える等によ
り、変更になる可能性がある。従来の通信インターフェ
ース８ではセルが変更された場合に対応できないという
問題点がある。
波数性能はＬＳＩの微細化・薄膜化と共に年々高くなっ
ている。従来の通信インターフェース８では処理能力に
限界があり、端末１の周波数性能に対応できないという
問題点がある。また、ＡＴＭ−ＬＡＮのセルも現在、５
３ビット（ヘッダ８ビット）と国際標準で決まっている
が、法的保護等のため、暗号化のビットを加える等によ
り、変更になる可能性がある。従来の通信インターフェ
ース８ではセルが変更された場合に対応できないという
問題点がある。
【０００５】本発明は、これらの問題点を解決するため
になされたものであり、端末側の周波数性能，電子通信
のネットワーク側のセルが変化しても対応できる通信イ
ンターフェースを得ることを目的とする。
になされたものであり、端末側の周波数性能，電子通信
のネットワーク側のセルが変化しても対応できる通信イ
ンターフェースを得ることを目的とする。
【０００６】
【課題を解決するための手段】本発明の請求項１に係る
課題解決手段は、電子通信のネットワーク側へ第１のク
ロックを出力する端末側と、前記端末側へ第２のクロッ
クを出力する前記ネットワーク側との間に介在する通信
インターフェースであって、前記端末側からの前記第１
のクロックを受けて、前記第１のクロックに基づいて前
記第２のクロックと同じ周波数のクロックを生成して前
記ネットワーク側へ出力し、前記ネットワーク側からの
前記第２のクロックを受けて、前記第２のクロックに基
づいて前記第１のクロックと同じ周波数のクロックを生
成して前記端末側へ出力する周波数変換調節手段を備え
る。
課題解決手段は、電子通信のネットワーク側へ第１のク
ロックを出力する端末側と、前記端末側へ第２のクロッ
クを出力する前記ネットワーク側との間に介在する通信
インターフェースであって、前記端末側からの前記第１
のクロックを受けて、前記第１のクロックに基づいて前
記第２のクロックと同じ周波数のクロックを生成して前
記ネットワーク側へ出力し、前記ネットワーク側からの
前記第２のクロックを受けて、前記第２のクロックに基
づいて前記第１のクロックと同じ周波数のクロックを生
成して前記端末側へ出力する周波数変換調節手段を備え
る。
【０００７】本発明の請求項２に係る課題解決手段は、
電子通信のネットワーク側へ第１のセルを出力する端末
側と、前記端末側へ第２のセルを出力する前記ネットワ
ーク側との間に介在する通信インターフェースであっ
て、前記端末側からの前記第１のセルを受けて、前記第
１のセルに基づいて前記第２のセルに対応するセルを生
成して前記ネットワーク側へ出力し、前記ネットワーク
側からの前記第２のセルを受けて、前記第２のセルに基
づいて前記第１のセルに対応するセルを生成して前記端
末側へ出力する情報単位変換調節手段を備える。
電子通信のネットワーク側へ第１のセルを出力する端末
側と、前記端末側へ第２のセルを出力する前記ネットワ
ーク側との間に介在する通信インターフェースであっ
て、前記端末側からの前記第１のセルを受けて、前記第
１のセルに基づいて前記第２のセルに対応するセルを生
成して前記ネットワーク側へ出力し、前記ネットワーク
側からの前記第２のセルを受けて、前記第２のセルに基
づいて前記第１のセルに対応するセルを生成して前記端
末側へ出力する情報単位変換調節手段を備える。
【０００８】本発明の請求項３に係る課題解決手段は、
前記端末のＰＣＩバスに直接に接続されるＰＣＩインタ
ーフェースをさらに備え、前記周波数変換調節手段は前
記ＰＣＩインターフェースの前記ネットワーク側に接続
される。
前記端末のＰＣＩバスに直接に接続されるＰＣＩインタ
ーフェースをさらに備え、前記周波数変換調節手段は前
記ＰＣＩインターフェースの前記ネットワーク側に接続
される。
【０００９】本発明の請求項４に係る課題解決手段は、
前記ネットワーク側からのセルのデータへの変換を行う
レイヤ変換手段をさらに備え、前記情報単位変換調節手
段は前記レイヤ変換手段に含まれる。
前記ネットワーク側からのセルのデータへの変換を行う
レイヤ変換手段をさらに備え、前記情報単位変換調節手
段は前記レイヤ変換手段に含まれる。
【００１０】
実施の形態１．図１は本発明の通信インターフェース８
ａを用いて電子通信のネットワークの一つであるＡＴＭ
（非同期転送モード）−ＬＡＮと端末１とを接続した状
態を示している。７は本発明の主要部である周波数変換
調節機能（周波数変換調節手段），情報単位変換調節機
能（情報単位変換調節手段）の少なくとも一方を含み、
通信インターフェース８ａに含まれる。
ａを用いて電子通信のネットワークの一つであるＡＴＭ
（非同期転送モード）−ＬＡＮと端末１とを接続した状
態を示している。７は本発明の主要部である周波数変換
調節機能（周波数変換調節手段），情報単位変換調節機
能（情報単位変換調節手段）の少なくとも一方を含み、
通信インターフェース８ａに含まれる。
【００１１】次に図２は本発明の実施の形態１における
通信インターフェース８ａの詳細を示す図である。図１
において、１はパソコン，ワークステーション，ゲーム
機，電子手帳等の端末、２は端末１のＰＣＩバスに直接
に接続されるインターフェースであるＰＣＩ−Ｉ／Ｆ、
３ａは従来のＡＴＭ／ＡＡＬ−ＬＳＩ３の機能に周波数
変換調節機能をさらに加えたＡＴＭ／ＡＡＬ−ＬＳＩ、
４はＡＴＭ−ＬＡＮ側からの固定長のデータと組み合わ
せて、そのデータを端末１側に出力するＴＣ−ＬＳＩ、
５はＡＴＭプロコトルでの物理メディアに適応したＰＭ
Ｄ、６は可変長のデータを固定長のデータに区切って高
速に変換，伝送するためのＡＴＭスイッチである。な
お、ＴＣ−ＬＳＩ４・ＡＴＭ／ＡＡＬ−ＬＳＩ３ａ間は
Ｉ／Ｆバスと呼ばれる。
通信インターフェース８ａの詳細を示す図である。図１
において、１はパソコン，ワークステーション，ゲーム
機，電子手帳等の端末、２は端末１のＰＣＩバスに直接
に接続されるインターフェースであるＰＣＩ−Ｉ／Ｆ、
３ａは従来のＡＴＭ／ＡＡＬ−ＬＳＩ３の機能に周波数
変換調節機能をさらに加えたＡＴＭ／ＡＡＬ−ＬＳＩ、
４はＡＴＭ−ＬＡＮ側からの固定長のデータと組み合わ
せて、そのデータを端末１側に出力するＴＣ−ＬＳＩ、
５はＡＴＭプロコトルでの物理メディアに適応したＰＭ
Ｄ、６は可変長のデータを固定長のデータに区切って高
速に変換，伝送するためのＡＴＭスイッチである。な
お、ＴＣ−ＬＳＩ４・ＡＴＭ／ＡＡＬ−ＬＳＩ３ａ間は
Ｉ／Ｆバスと呼ばれる。
【００１２】ＡＴＭ／ＡＡＬ−ＬＳＩ３ａは従来のＡＴ
Ｍ／ＡＡＬ−ＬＳＩ３の機能に加え、ＡＴＭスイッチ６
側からのクロックの周波数を端末１側に対応する周波数
に変換し、端末１側からのクロックの周波数をＡＴＭス
イッチ６側に対応する周波数に変換する。
Ｍ／ＡＡＬ−ＬＳＩ３の機能に加え、ＡＴＭスイッチ６
側からのクロックの周波数を端末１側に対応する周波数
に変換し、端末１側からのクロックの周波数をＡＴＭス
イッチ６側に対応する周波数に変換する。
【００１３】周波数変換調節機能は従来からある技術を
用いて構成できる。図３は周波数変換調節機能を実現す
る周波数変換回路の例を示す回路図であり、特に端末１
側からＡＴＭスイッチ６側へのクロックの周波数を変換
する周波数変換回路の入力回路を示す。図３において、
９ａはＰＬＬ回路、１０はＦＩＦＯであるＳＲＡＭ、１
１ａはアドレスを示すRead Pointerを生成するポインタ
制御回路、１１ｂはアドレスを示すWrite Pointerを生
成するポインタ制御回路、１２ａはポインタ制御回路１
１ａからのRead PointerとＡＴＭスイッチ６側からのデ
ータとを格納するレジスタ群、１２ｂはポインタ制御回
路１１ｂからのWrite PointerとＳＲＡＭ１０からのデ
ータとを格納するレジスタ群、１３はレジスタ群１２ａ
に格納されているRead Pointerとレジスタ群１２ｂに格
納されているWrite Pointerとを比較する比較器であ
る。
用いて構成できる。図３は周波数変換調節機能を実現す
る周波数変換回路の例を示す回路図であり、特に端末１
側からＡＴＭスイッチ６側へのクロックの周波数を変換
する周波数変換回路の入力回路を示す。図３において、
９ａはＰＬＬ回路、１０はＦＩＦＯであるＳＲＡＭ、１
１ａはアドレスを示すRead Pointerを生成するポインタ
制御回路、１１ｂはアドレスを示すWrite Pointerを生
成するポインタ制御回路、１２ａはポインタ制御回路１
１ａからのRead PointerとＡＴＭスイッチ６側からのデ
ータとを格納するレジスタ群、１２ｂはポインタ制御回
路１１ｂからのWrite PointerとＳＲＡＭ１０からのデ
ータとを格納するレジスタ群、１３はレジスタ群１２ａ
に格納されているRead Pointerとレジスタ群１２ｂに格
納されているWrite Pointerとを比較する比較器であ
る。
【００１４】ポインタ制御回路１１ａはＡＴＭスイッチ
６側からのクロックを受け、ＳＲＡＭ１０に格納される
データのRead Pointerを生成する。そのRead Pointerは
レジスタ群１２ａの一つに格納される。このRead Point
erがレジスタ群１２ａの一つに入る毎にＡＴＭスイッチ
６側からのデータもこのレジスタ群１２ａの別の一つに
格納される。一方、ＰＬＬ回路９ａはＡＴＭスイッチ６
側からのクロックを受けて、逓倍器を経て分周器（１／
ｍ）によりｍ倍化された端末１向けクロックを生成す
る。ポインタ制御回路１１ｂは端末１向けクロックを受
け、Write Pointerを生成する。そのWrite Pointerはレ
ジスタ群１２ｂの一つに格納される。比較器１３はRead
PointerとWrite Pointerとを比較器で差をとる。
６側からのクロックを受け、ＳＲＡＭ１０に格納される
データのRead Pointerを生成する。そのRead Pointerは
レジスタ群１２ａの一つに格納される。このRead Point
erがレジスタ群１２ａの一つに入る毎にＡＴＭスイッチ
６側からのデータもこのレジスタ群１２ａの別の一つに
格納される。一方、ＰＬＬ回路９ａはＡＴＭスイッチ６
側からのクロックを受けて、逓倍器を経て分周器（１／
ｍ）によりｍ倍化された端末１向けクロックを生成す
る。ポインタ制御回路１１ｂは端末１向けクロックを受
け、Write Pointerを生成する。そのWrite Pointerはレ
ジスタ群１２ｂの一つに格納される。比較器１３はRead
PointerとWrite Pointerとを比較器で差をとる。
【００１５】Read PointerとWrite Pointerとの差が１
より大きい場合は、レジスタ群１２ａに格納されている
データをＳＲＡＭ１０へ格納し、ＳＲＡＭ１０に格納さ
れているデータをレジスタ群１２ｂを介して端末１側へ
出力する。Read PointerとWrite Pointerとの差が１の
場合は、ＡＴＭスイッチ６側からのデータの入力を停止
する。
より大きい場合は、レジスタ群１２ａに格納されている
データをＳＲＡＭ１０へ格納し、ＳＲＡＭ１０に格納さ
れているデータをレジスタ群１２ｂを介して端末１側へ
出力する。Read PointerとWrite Pointerとの差が１の
場合は、ＡＴＭスイッチ６側からのデータの入力を停止
する。
【００１６】図４は周波数変換調節機能を実現する周波
数変換回路を示す回路図であり、特にＡＴＭスイッチ６
側から端末１側へのクロックの周波数を変換する周波数
変換回路の出力回路を示す。構成は図３のＰＬＬ回路９
ａを分周器９ｂに置き換え、その他の構成は同様であ
り、動作は図３に示す入力回路と同様である。
数変換回路を示す回路図であり、特にＡＴＭスイッチ６
側から端末１側へのクロックの周波数を変換する周波数
変換回路の出力回路を示す。構成は図３のＰＬＬ回路９
ａを分周器９ｂに置き換え、その他の構成は同様であ
り、動作は図３に示す入力回路と同様である。
【００１７】本実施の形態の通信インターフェース８ａ
は、周波数変換調節機能を含むため、端末１側の周波数
性能が高くなっても対応できる。
は、周波数変換調節機能を含むため、端末１側の周波数
性能が高くなっても対応できる。
【００１８】実施の形態２．次に図５は本発明の実施の
形態２における通信インターフェース８ａの詳細を示す
図である。図５において、３ｂは従来のＡＴＭ／ＡＡＬ
−ＬＳＩ３の機能に情報単位変換調節機能をさらに加え
たＡＴＭ／ＡＡＬ−ＬＳＩ、その他の符号は図２中の符
号に対応している。なお、ＴＣ−ＬＳＩ４・ＡＴＭ／Ａ
ＡＬ−ＬＳＩ３ｂ間はＩ／Ｆバスである。
形態２における通信インターフェース８ａの詳細を示す
図である。図５において、３ｂは従来のＡＴＭ／ＡＡＬ
−ＬＳＩ３の機能に情報単位変換調節機能をさらに加え
たＡＴＭ／ＡＡＬ−ＬＳＩ、その他の符号は図２中の符
号に対応している。なお、ＴＣ−ＬＳＩ４・ＡＴＭ／Ａ
ＡＬ−ＬＳＩ３ｂ間はＩ／Ｆバスである。
【００１９】ＡＴＭ／ＡＡＬ−ＬＳＩ３ｂは従来のＡＴ
Ｍ／ＡＡＬ−ＬＳＩ３の機能に加え、ＡＴＭスイッチ６
側からのセルを端末１側に対応するセルに変換し、端末
１側からのセルをＡＴＭスイッチ６側に対応するセルに
変換する。
Ｍ／ＡＡＬ−ＬＳＩ３の機能に加え、ＡＴＭスイッチ６
側からのセルを端末１側に対応するセルに変換し、端末
１側からのセルをＡＴＭスイッチ６側に対応するセルに
変換する。
【００２０】情報単位変換調節機能は従来からある技術
を用いて構成できる。図６は情報単位変換調節機能を実
現する情報単位変換回路の例を示す回路図である。図６
において、１４ａは情報単位変換回路内のＡＴＭスイッ
チ６側に設けられたレジスタ、１４ｂは情報単位変換回
路内の端末１側側に設けられたレジスタ、１５はビット
の配列の変換を意味する矢印である。
を用いて構成できる。図６は情報単位変換調節機能を実
現する情報単位変換回路の例を示す回路図である。図６
において、１４ａは情報単位変換回路内のＡＴＭスイッ
チ６側に設けられたレジスタ、１４ｂは情報単位変換回
路内の端末１側側に設けられたレジスタ、１５はビット
の配列の変換を意味する矢印である。
【００２１】端末１側のセルのビット数は通常のＡＴＭ
−ＬＡＮで定まっている５３ビット（ヘッダ；８ビッ
ト）とする。ＡＴＭスイッチ６側のセルのビット数は５
３ビットに暗号ビットαを付け加えたｍビットとする。
レジスタ１４ａはＡＴＭスイッチ６側からのセルを受け
て、そのセルから暗号ビットαを取って５３ビットに変
換し、レジスタ１４ｂに格納する。レジスタ１４ｂは端
末１側に変換したセルを出力する。逆に、レジスタ１４
ｂは端末１側からのセルを受けて、そのセルから予め別
のレジスタ（図示せず）に格納されている暗号ビットα
を付け加えてｍビットに変換し、レジスタ１４ａに格納
する。レジスタ１４ａはＡＴＭスイッチ６側に変換した
セルを出力する。また、矢印１５に示すように、レジス
タ１４ａに格納されたビットのうち、予め定められたビ
ットをレジスタ１４ｂの予め定められた位置に格納し、
レジスタ１４ｂに格納されたビットのうち、予め定めら
れたビットをレジスタ１４ａの予め定められた位置に格
納する。このように情報単位変換調節機能は、ビット数
の変換の機能とビット配列の変換の機能との少なくとも
一方を含む。
−ＬＡＮで定まっている５３ビット（ヘッダ；８ビッ
ト）とする。ＡＴＭスイッチ６側のセルのビット数は５
３ビットに暗号ビットαを付け加えたｍビットとする。
レジスタ１４ａはＡＴＭスイッチ６側からのセルを受け
て、そのセルから暗号ビットαを取って５３ビットに変
換し、レジスタ１４ｂに格納する。レジスタ１４ｂは端
末１側に変換したセルを出力する。逆に、レジスタ１４
ｂは端末１側からのセルを受けて、そのセルから予め別
のレジスタ（図示せず）に格納されている暗号ビットα
を付け加えてｍビットに変換し、レジスタ１４ａに格納
する。レジスタ１４ａはＡＴＭスイッチ６側に変換した
セルを出力する。また、矢印１５に示すように、レジス
タ１４ａに格納されたビットのうち、予め定められたビ
ットをレジスタ１４ｂの予め定められた位置に格納し、
レジスタ１４ｂに格納されたビットのうち、予め定めら
れたビットをレジスタ１４ａの予め定められた位置に格
納する。このように情報単位変換調節機能は、ビット数
の変換の機能とビット配列の変換の機能との少なくとも
一方を含む。
【００２２】本実施の形態の通信インターフェース８ａ
は、情報変換調節機能を含むため、ＡＴＭスイッチ６側
のセルが変化しても対応できる。
は、情報変換調節機能を含むため、ＡＴＭスイッチ６側
のセルが変化しても対応できる。
【００２３】図７は本発明の図１に示す通信インターフ
ェースの変形例を示す。図１では周波数変換調節機能，
情報変換調節機能７の少なくとも一方が通信インターフ
ェース８ａに含まれる場合であるが、図７は端末１と従
来からある通信インターフェース８との間に周波数変換
調節機能，情報変換調節機能７の少なくとも一方を含む
通信インターフェース８ｂを介在させてもよい。また、
周波数変換調節手段は図８に示すＰＣＩ−Ｉ／Ｆ２とＡ
ＴＭ／ＡＡＬ−ＬＳＩ３との間に介在させてもよい。
ェースの変形例を示す。図１では周波数変換調節機能，
情報変換調節機能７の少なくとも一方が通信インターフ
ェース８ａに含まれる場合であるが、図７は端末１と従
来からある通信インターフェース８との間に周波数変換
調節機能，情報変換調節機能７の少なくとも一方を含む
通信インターフェース８ｂを介在させてもよい。また、
周波数変換調節手段は図８に示すＰＣＩ−Ｉ／Ｆ２とＡ
ＴＭ／ＡＡＬ−ＬＳＩ３との間に介在させてもよい。
【００２４】
【発明の効果】本発明請求項１によると、周波数を変換
する周波数変換調節手段を含むため、端末側の周波数性
能が高くなっても対応できるという効果を奏す。
する周波数変換調節手段を含むため、端末側の周波数性
能が高くなっても対応できるという効果を奏す。
【００２５】本発明請求項２によると、ビット数を変換
する情報単位変換調節変換手段を含むため、電子通信の
ネットワーク側のセルが変化しても対応できるという効
果を奏す。
する情報単位変換調節変換手段を含むため、電子通信の
ネットワーク側のセルが変化しても対応できるという効
果を奏す。
【００２６】本発明請求項３によると、ＰＣＩインター
フェースに周波数変換手段を接続したため、端末側の周
波数性能が高くなっても対応できるＰＣＩインターフェ
ースが得られるという効果を奏す。
フェースに周波数変換手段を接続したため、端末側の周
波数性能が高くなっても対応できるＰＣＩインターフェ
ースが得られるという効果を奏す。
【００２７】本発明請求項４によると、レイヤ変換手段
に情報単位変換調節手段を含めるため、電子通信のネッ
トワーク側のセルが変化しても対応できるレイヤ変換手
段が得られるという効果を奏す。
に情報単位変換調節手段を含めるため、電子通信のネッ
トワーク側のセルが変化しても対応できるレイヤ変換手
段が得られるという効果を奏す。
【図１】 本発明の通信インターフェースの一例を示す
図である。
図である。
【図２】 本発明の実施の形態１における通信インター
フェースを示す図である。
フェースを示す図である。
【図３】 周波数変換調節機能を実現する周波数変換回
路を示す回路図である。
路を示す回路図である。
【図４】 周波数変換調節機能を実現する周波数変換回
路を示す回路図である。
路を示す回路図である。
【図５】 本発明の実施の形態２における通信インター
フェースを示す図である。
フェースを示す図である。
【図６】 情報単位変換調節機能を実現する情報単位変
換回路を示す回路図である。
換回路を示す回路図である。
【図７】 本発明の通信インターフェースの他の例を示
す図である。
す図である。
【図８】 従来の通信インターフェースを示す図であ
る。
る。
１ 端末、２ ＰＣＩ−Ｉ／Ｆ、３ａ，３ｂ ＡＴＭ／
ＡＡＬ−ＬＳＩ、４ＴＣ−ＬＳＩ、５ ＰＭＤ、６ Ａ
ＴＭスイッチ、７ 周波数変換調節機能／情報単位変換
調節機能、８ａ，８ｂ 通信インターフェース、９ａ
ＰＬＬ回路、９ｂ 分周器、１０ ＳＲＡＭ、１１ａ，
１１ｂ ポインタ制御回路、１２ａ，１２ｂ レジスタ
群、１３ 比較器、１４ａ，１４ｂ レジスタ、１５
ビット配列の変換を示す矢印。
ＡＡＬ−ＬＳＩ、４ＴＣ−ＬＳＩ、５ ＰＭＤ、６ Ａ
ＴＭスイッチ、７ 周波数変換調節機能／情報単位変換
調節機能、８ａ，８ｂ 通信インターフェース、９ａ
ＰＬＬ回路、９ｂ 分周器、１０ ＳＲＡＭ、１１ａ，
１１ｂ ポインタ制御回路、１２ａ，１２ｂ レジスタ
群、１３ 比較器、１４ａ，１４ｂ レジスタ、１５
ビット配列の変換を示す矢印。
Claims (4)
- 【請求項１】 電子通信のネットワーク側へ第１のクロ
ックを出力する端末側と、前記端末側へ第２のクロック
を出力する前記ネットワーク側との間に介在する通信イ
ンターフェースであって、 前記端末側からの前記第１のクロックを受けて、前記第
１のクロックに基づいて前記第２のクロックと同じ周波
数のクロックを生成して前記ネットワーク側へ出力し、 前記ネットワーク側からの前記第２のクロックを受け
て、前記第２のクロックに基づいて前記第１のクロック
と同じ周波数のクロックを生成して前記端末側へ出力す
る周波数変換調節手段を備えた通信インターフェース。 - 【請求項２】 電子通信のネットワーク側へ第１のセル
を出力する端末側と、前記端末側へ第２のセルを出力す
る前記ネットワーク側との間に介在する通信インターフ
ェースであって、 前記端末側からの前記第１のセルを受けて、前記第１の
セルに基づいて前記第２のセルに対応するセルを生成し
て前記ネットワーク側へ出力し、 前記ネットワーク側からの前記第２のセルを受けて、前
記第２のセルに基づいて前記第１のセルに対応するセル
を生成して前記端末側へ出力する情報単位変換調節手段
を備えた通信インターフェース。 - 【請求項３】 前記端末のＰＣＩバスに直接に接続され
るＰＣＩインターフェースをさらに備え、 前記周波数変換調節手段は前記ＰＣＩインターフェース
の前記ネットワーク側に接続された請求項１記載の通信
インターフェース。 - 【請求項４】 前記ネットワーク側からのセルのデータ
への変換を行うレイヤ変換手段をさらに備え、 前記情報単位変換調節手段は前記レイヤ変換手段に含ま
れた請求項２記載の通信インターフェース。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5895396A JPH09252301A (ja) | 1996-03-15 | 1996-03-15 | 通信インターフェース |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5895396A JPH09252301A (ja) | 1996-03-15 | 1996-03-15 | 通信インターフェース |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH09252301A true JPH09252301A (ja) | 1997-09-22 |
Family
ID=13099210
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5895396A Pending JPH09252301A (ja) | 1996-03-15 | 1996-03-15 | 通信インターフェース |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH09252301A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6507871B1 (en) | 1997-12-29 | 2003-01-14 | Samsung Electronics Co., Ltd. | Terminal system having both ATM terminal function and ATM-based-ADSL terminal function and method therefor |
-
1996
- 1996-03-15 JP JP5895396A patent/JPH09252301A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6507871B1 (en) | 1997-12-29 | 2003-01-14 | Samsung Electronics Co., Ltd. | Terminal system having both ATM terminal function and ATM-based-ADSL terminal function and method therefor |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20041021 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20041109 |
|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20050315 |