JPH09252008A

JPH09252008A - 半導体装置およびその製造方法

Info

Publication number: JPH09252008A
Application number: JP8772196A
Authority: JP
Inventors: Satoshi Matsuda; 田聡松; Kazumi Inou; 納和美井; Hiroomi Nakajima; 島博臣中
Original assignee: Toshiba Corp
Current assignee: Toshiba Corp
Priority date: 1996-03-15
Filing date: 1996-03-15
Publication date: 1997-09-22

Abstract

(57)【要約】（修正有）【課題】エピタキシャル層を用いるバイポーラトラン
ジスタや、内部ベースシリコンエピタキシャル層バイポ
ーラトランジスタにおいて、素子の寄生成分を低減し、
素子面積を低減する。【解決手段】シリコン基板１の上に積層されるポリシ
リコン層３及び絶縁膜４に設けた開口部の内部側壁にベ
ースと同じ導電型の不純物を含む絶縁物で形成される側
壁５と、開口内において、シリコン基板１の上に形成さ
れるベースエピタキシャル層７と、側壁の上に形成され
る絶縁物の側壁６と、層７の上にエミッタポリシリコン
層８とを備え、熱拡散により、自己整合的に、ポリシリ
コン層３及び側壁５に含まれる不純物を基板１内に拡散
してベースコンタクト拡散層１０を形成すると共に、層
８を介して層７内に不純物を拡散してエミッタ層９を形
成する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は半導体装置およびそ
の製造方法に係り、特に、エピタキシャル層を用いるバ
イポーラトランジスタのエミッタ部およびベース部の構
造とその製造方法に関する。

【０００２】

【従来の技術】近年、半導体集積回路は、ますます高密
度化、高性能化する傾向にあり、バイポーラＬＳＩにお
いても、ディジタルＬＳＩを中心に高密度化と高速化の
動きが盛んである。

【０００３】さて、バイポーラトランジスタの高速化を
実現するための技術として、エピタキシャル成長による
ベース領域の形成が注目されている。ベース領域にエピ
タキシャル層を用いることによって、高濃度で非常に薄
いベース層の形成が可能になり、バイポーラトランジス
タの高速化および高ｆＴ化による高機能化が期待でき
る。

【０００４】このエピタキシャルベース構造の特徴を素
子動作に十分に生かすためには、素子の寄生成分の削減
が非常に重要になってくる。この寄生成分は、エピタキ
シャルベース中に形成される真性のエミッタ、ベース、
コレクタの各領域からの電極引き出し構造中にできるも
ので、各層からの引き出し抵抗、各接合間の接合容量な
どである。これらの寄生成分が大きいと、エピタキシャ
ル層を使って薄いベース層を形成してｆＴを向上させて
も、寄生成分によるＲＣ遅延等で高周波の信号は真性の
エミッタ、ベース、コレクタの各領域に入力されなくな
ってしまう。したがって、この点に関する解決策が、今
後のバイポーラトランジスタの高性能化の大きな鍵にな
ってきている。

【０００５】一方、バイポーラＬＳＩにおいては、高密
度化、高速化、低消費電力化のために、自己整合技術を
用いてエミッタ面積を縮小したり、トレンチ素子分離技
術を用いてトランジスタの面積を縮小する等の技術が多
く用いられつつある。

【０００６】このような技術は、例えば、文献「ＩＥＤ
Ｍ」（１９８７、５８６頁）に明らかにされている。ま
た、例えば、特開平２−２９１１３６号公報には、縦型
ＮＰＮトランジスタのベースに同時ドープエピタキシャ
ル技術を用いた高速なトランジスタを製造する方法も明
らかにされている。従来例１．先ず、エピタキシャル層をベースに用いた構
造に関する従来例１を説明する。

【０００７】このような構造としては、図３に示すよう
なベースエピタキシャル層からポリシリコン層で電極を
引き出すものが知られており、このような構造を形成す
るためには図７のような製造方法が適用される。

【０００８】先ず、図７（ａ）に示すように、コレクタ
となるシリコン基板１の表面の素子分離領域２，２には
さまれる領域に、ベースとなるベースエピタキシャル層
７を形成する。

【０００９】次に、図７（ｂ）に示すように、ベースか
らの電極引き出し用のポリシリコンにエミッタ開口を形
成するＲＩＥ工程の保護膜として、ＲＩＥ保護絶縁膜１
８をパターンニングする。

【００１０】そして、図７（ｃ）に示すように、ベース
電極引き出し用のポリシリコン層３および絶縁膜４を、
重ねてデポジットし、更に、図７（ｄ）に示すように、
ポリシリコン層３、絶縁膜４にエミッタ開口を形成す
る。

【００１１】続いて、図７（ｅ）に示すように、ポリシ
リコン層３、絶縁膜４に設けた開口内側に、ベース引き
出し用のポリシリコンとエミッタポリシリコンを分離す
るべく、絶縁物の側壁６を形成する。

【００１２】この後、図７（ｆ）に示すように、エミッ
タポリシリコン８をデポジットし、更に図７（ｇ）に示
すように、エミッタポリシリコン８からエミッタ不純物
をエピタキシャル層中に拡散してエミッタ層９を形成す
る。また、エミッタ層９の両側には、ベースコンタクト
拡散層１０を形成する。

【００１３】その結果、図３に示すような断面構造を有
するバイポーラトランジスタを得ることができる。

【００１４】さて、実際の高速バイポーラ素子の素子構
造は、図２に示すように、高濃度埋め込みコレクタ層１
２を持つシリコン基板１に、各素子間を分離するディー
プトレンチ１１を持つ構造となっている。そして、ベー
ス引き出し用のポリシリコン層３の上にベースメタル電
極１５を配置し、エミッタポリシリコン８上の素子領域
１３にエミッタメタル電極１６を配置し、高濃度埋め込
みコレクタ層１２を通ってコレクタ引き出し領域１４上
にコレクタメタル電極１７を、それぞれ有する構造とな
っている。

【００１５】この構造は、最初に形成したベースエピタ
キシャル層を保護するために、エミッタ開口時のポリシ
リコンのＲＩＥプロセスに対して、エッチング選択性の
あるＲＩＥ保護絶縁膜１８を用いるため、寄生容量の削
減に対して、いくつかの問題点が生じる。

【００１６】この構造において、ベース電極の引き出し
は、ベースと同じ導電型の不純物を含むポリシリコンで
行われるが、図４（ａ）に示すように、真性のエミッタ
層９と、高濃度のベースコンタクト拡散層１０との間
は、ＲＩＥ保護絶縁膜１８の下のベースエピタキシャル
層でつながれている。このベースコンタクト拡散層１０
と、エミッタ層９の間の距離ａは、その上にあるＲＩＥ
保護絶縁膜１８の加工サイズで決まる。この加工サイズ
は、エミッタ開口の端との加工マージンｂと、絶縁物の
側壁６の幅ｃを合わせたものから、各拡散層の横方向へ
の広がりを差し引いたものになる。

【００１７】実際のデバイスでは、マージンｂは、各パ
ターン間の加工用レジスト形成の露光の合わせマージン
と、加工マージンを足した距離が必要である。このエピ
タキシャル層は、薄いベース膜厚を目的としているた
め、横方向の抵抗が高く、大きなベース引き出し抵抗成
分が付いてしまうことになる。

【００１８】また、素子が形成されるシリコン基板１の
領域内に、ＲＩＥ保護絶縁膜１８をパターンニングする
必要があるため、素子サイズが大きくなってしまう。そ
して、図５（ａ）に示すように、エミッタ開口の幅ｄ
は、ほぼプロセス的に穴開け可能な最小サイズで決ま
り、開口部とＲＩＥ保護絶縁膜１８の合わせマージンｂ
と、ＲＩＥ保護絶縁膜１８と素子形成領域の端の合わせ
マージンｅが必要である。つまり、素子の最小サイズ
は、ｆ＝ｄ＋（ｂ＋ｅ）×２（１）となる。この素子サイズが大きくなると、真性ベース、
ベースコンタクト領域と、その下のコレクタ層との接合
面積が大きくなり、この部分の寄生的な接合容量の増加
をもたらす。従来例２．次に、ベース同時ドープエピタキシャル縦型
ＮＰＮトランジスタの従来技術について説明する。

【００１９】図９はかかる従来例２の半導体装置の製造
方法を工程順に示す断面図である。

【００２０】先ず、図９（ａ）に示すように、基板とし
てはｐ型シリコン基板２１が用いられる。次に、ｎ^＋埋
め込み層として、ｎ型高濃度不純物層２２を形成する。
その上に、Ｎ型の比較的低濃度（〜３×１０¹⁶ｃｍ^-3）
の層である、ｎ型エピタキシャル層３６を、気相成長法
で０．７μｍ程度形成する。

【００２１】しかる後に、トレンチ技術および酸化膜埋
め込み技術を用いて、素子分離領域として、トレンチ領
域２３を形成する。合わせて、真性素子領域とコレクタ
コンタクト部を分離する電極間分離領域に絶縁酸化膜と
してのＣＶＤシリコン酸化膜２４を形成する。

【００２２】続いて、図９（ｂ）に示すように、基盤表
面に露出したシリコン表面にのみ選択的にボロンを３×
１０¹⁸ｃｍ^-3程度含んだ単結晶シリコンを５００オング
ストローム程度エピタキシャル成長させ、エピタキシャ
ルシリコン層３７を形成する。

【００２３】次に、基板全面にＣＶＤシリコン酸化膜３
８を１０００オングストローム程度成長させた後、写真
蝕刻法およびエッチング法により、ｎ型エピタキシャル
層３６の上にのみ残存させる。

【００２４】次いで、基板全面に多結晶シリコン膜２５
を、厚さ２０００オングストローム程度成長させ、コレ
クタコンタクト部とエミッタベース形成予定領域上に残
置する。

【００２５】続いて、コレクタコンタクト部に燐をイオ
ン注入し、高濃度コレクタコンタクト領域３９を形成す
る。

【００２６】そして、多結晶シリコン膜２５にボロンを
２０ｋｅＶ、１×１０¹⁶ｃｍ^-2程度の条件でイオン注入
する。

【００２７】引き続き、全面にＣＶＤシリコン酸化膜２
６を５００オングストローム程度堆積し、更にＣＶＤシ
リコン窒化膜２７を１５００オングストローム程度積層
して被着する。

【００２８】次に、トランジスタの内部ベース領域上の
ＣＶＤシリコン窒化膜２７と、ＣＶＤシリコン酸化膜２
６と、多結晶シリコン膜２５を、ＣＶＤシリコン酸化膜
３８が露出するまで写真触刻法とエッチング法により除
去し、開口幅０．５μｍ程度の開口部２８を形成する。

【００２９】続いて、図９（ｃ）に示すように、第４の
絶縁膜として、ＣＶＤシリコン窒化膜２９を１０００オ
ングストローム程度堆積し、これを開口部２８内にサイ
ドウォールとして残置する。

【００３０】そして、開口部２８内にＣＶＤシリコン酸
化膜３８を露出させ、ＮＨ₄Ｆ等の溶液エッチングエッ
チングにより、開口部２８内に露出したＣＶＤシリコン
酸化膜３８をエッチング除去し、エピタキシャルシリコ
ン層３７を露出させ、ここに多結晶シリコン膜３１を厚
さ２０００オングストローム程度全面に被着する。

【００３１】次に、砒素を高濃度に添加し、所望の熱処
理を施して、多結晶シリコン膜３１に添加された砒素を
エピタキシャルシリコン層３７に拡散して、エミッタ領
域３２を形成する。

【００３２】その後、更に基板全面にＣＶＤシリコン酸
化膜３４を被着し、所望のコンタクトホールを形成し、
更に基板全面にアルミニウム３５を被着し、写真触刻法
およびエッチング法を用いて電極配線し、バイポーラト
ランジスタを完成する。

【００３３】

【発明が解決しようとする課題】

課題１．（従来例１に対応する課題）以上述べたように、従来例１の半導体装置の製造方法に
より、エピタキシャル層を使った素子を作ろうとした場
合、図４（ａ）に示すように、真性エミッタ、ベース領
域からのベース引き出し抵抗が大きくなり、更に、図５
（ａ）に示すように、ベース、コレクタ接合容量も増加
する。これらの寄生成分がエピタキシャル層を用いるこ
とによって期待される素子動作の高速化を妨げる要因と
なる。課題２．（従来例２に対応する課題）以上述べたように、従来例２の半導体装置の製造方法に
より、バイポーラトランジスタを製造した場合、エミッ
タと内部ベースシリコンエピタキシャル層は自己整合で
はなく、写真触刻法（ＰＥＰ）により合わせている。

【００３４】更に、エッチングストッパ層として、ＣＶ
Ｄシリコン酸化膜を用いる必要があるが、そのために内
部ベースシリコンエピタキシャル層とエッチングストッ
パ層の合わせ余裕と、エッチングストッパ層とエミッタ
開口の合わせ余裕が必要となってくる。つまり、図９
（ｄ）に示すように、エピタキシャルシリコン層３７と
ＣＶＤシリコン酸化膜３８の合わせ余裕Ａと、ＣＶＤシ
リコン酸化膜３８と開口部２８内壁の合わせ余裕Ｂが必
要となる。

【００３５】以上のような理由から、トランジスタサイ
ズが増大し、結果として寄生容量が増し、トランジスタ
の高速化に不利となってくるという問題点がある。

【００３６】したがって、本発明の目的は、上記のよう
な従来技術の問題点を解消し、エピタキシャル層を用い
るバイポーラトランジスタや、内部ベースシリコンエピ
タキシャル層バイポーラトランジスタにおいて、自己整
合的にベース引き出しコンタクトを形成したり、自己整
合型ベースエピタキシャル層構造とすることによって、
素子の寄生成分を低減し、素子面積を低減することが可
能な半導体装置およびその製造方法を提供することにあ
る。

【００３７】

【課題を解決するための手段】本発明の第１のものは、
表面に第１導電型の不純物層が形成された半導体基板
と、前記不純物層の表面の部分領域に延在する第１の半
導体層と、前記半導体層の側面部に形成され、前記半導
体基板と接する第２導電型の不純物が添加された第１の
側壁絶縁膜と、前記側壁絶縁膜に隣接して前記不純物層
上に形成された、第２導電型の第２の半導体層と、前記
第２導電型の半導体層上に形成された第１の導電型の導
電膜層と、からなるものとして構成される。

【００３８】本発明の第２のものは、前記第１のものに
おいて前記第２の半導体層の表面領域に形成された第１
導電型の第１の不純物領域が備えられたものとして構成
される。

【００３９】本発明の第３のものは、前記第１又は第２
のものにおいて前記第１導電型の不純物層の表面領域の
うち、前記第１の側壁絶縁膜及び前記第１の半導体層の
下の表面領域に形成された第１導電型の第２の不純物領
域とが備えられたものとして構成される。

【００４０】本発明の第４のものは、前記第１又は第２
のものにおいて前記第１の側壁絶縁膜の側面部に形成さ
れた第２の側壁絶縁膜とが備えられたものとして構成さ
れる。

【００４１】本発明の第５のものは、前記第４のものに
おいて前記第２の側壁絶縁膜は前記第２の半導体層の表
面の部分領域上に形成されているものとして構成され
る。

【００４２】本発明の第６のものは、前記第２の半導体
層は前記第１の側壁絶縁膜に自己整合的に形成された半
導体層であるものとして構成される。

【００４３】本発明の第７のものは、半導体基板の表面
領域に素子分離領域を形成する工程と、半導体基板の表
面領域の前記素子分離領域に囲まれた素子領域に第１導
電型の不純物層を形成する工程と、前記素子領域の部分
領域に延在する第１の半導体層及び第１の絶縁膜を形成
する工程と、前記第１の半導体層の側面部に前記半導体
基板と接する第２導電型の不純物を添加した第１の側壁
絶縁膜を形成する工程と、前記第１の側壁絶縁膜に隣接
する第２の半導体層を形成する工程と、前記第２の半導
体層に第１導電型の導電膜層を形成する工程と、からな
るものとして構成される。

【００４４】本発明の第８のものは、前記第７のものに
おいて前記第２の半導体層を形成した後に、前記第１の
側壁絶縁膜の側面部に第２の側壁絶縁膜を形成し、この
第２の側壁絶縁膜に対して自己整合的に第１の不純物領
域を形成するものとして構成される。

【００４５】前記導電膜を形成する工程の後に、第１導
電型の不純物を第２の半導体層の表面領域に拡散させ
て、第１の不純物領域を形成することがより薄いベース
領域を得る為に好ましい。

【００４６】又、前記第１の側壁絶縁膜より第２導電型
の不純物を拡散させて、第２の不純物領域を形成するこ
とが高濃度のベース引き出し領域を制御性よく形成する
為に好ましい。

【００４７】

【発明の実施の形態】以下、図面を参照しながら本発明
の実施例を説明する。実施例１．図１は、本発明の実施例１の半導体装置の断
面図であり、図６は、その製造方法を順を追って示す工
程説明図である。

【００４８】先ず、図６（ａ）に示すように、バイポー
ラトランジスタのコレクタとなる導電型のシリコン基板
１に素子分離領域２，２を形成して、これにはさまれる
領域に素子領域を作る。この上に、ベース引き出し用の
ポリシリコン層３、絶縁膜４の各層を順に形成する。こ
の場合、ポリシリコン層３には、イオン注入やデポジッ
ト時のインサイトドーピング等によって、ベースと同じ
導電型の不純物をドーピングしておく。この時の、不純
物濃度は、引き出し抵抗を低抵抗化するために、なるべ
く高濃度にする。

【００４９】なお、イオン注入による場合は、注入され
る不純物がポリシリコン層をつき抜けてコレクタとなる
シリコン基板１に届かないように、ポリシリコン膜厚
と、イオン注入の不純物加速度を調整しなければならな
い。例えば、ポリシリコン層３を２００ｎｍとした場
合、注入する不純物をＢＦ_２として、数十ＫｅＶ程度で
よい。

【００５０】また、絶縁膜４は、熱酸化膜でもＣＶＤ酸
化膜でもよい。

【００５１】次に、図６（ｂ）に示すように、ポリシリ
コン層３と、その上の絶縁膜４にエミッタ開口を形成す
る。この時、絶縁膜４をＲＩＥし、さらにポリシリコン
層３をＲＩＥする。この場合、ポリシリコン層３とシリ
コン基板１のエッチング選択比は十分にとれないが、シ
リコン基板１が露出するポイント以上のエッチングを行
う必要がある。つまり、ポリシリコン層３が残ってしま
うと、この後のベースエピタキシャル層７形成時に結晶
性が悪化する。

【００５２】続いて、図６（ｃ）に示すように、ベース
と同じ導電型の不純物を含む絶縁膜を、デポジットし、
ＲＩＥによってエッチングバックし、エミッタ開口内に
側壁５，５を形成する。この時、不純物を含む絶縁膜と
しては、ベースがＰ型のＮＰＮトランジスタの場合は、
ボロンを高濃度で含むＢＳＧ（ＢｏｒｏｎＳｉｌｉｃ
ａｔｅｄＧｌａｓｓ）膜を用いればよい。この側壁５
は、ベース引き出しのポリシリコン層３と、後にエピタ
キシャル成長させるシリコン基板１の表面が分離されて
いればよく、できるだけ薄い方が好ましい。

【００５３】次に、図６（ｅ）に示すように、エミッタ
開口内のシリコン基板１の表面に、ベースとなるベース
エピタキシャル層７の成長を行う。この場合、エミッタ
開口と側壁５形成に用いたＲＩＥプロセスのダメージ等
は、エピタキシャル成長の前処理のベーキング工程等で
予め除去しておく。この時成長させるエピタキシャル膜
厚は、数百から千ｎｍ程度でよい。

【００５４】この後、図６（ｆ）に示すように、絶縁膜
をデポジットして、ＲＩＥによるエッチングバックを行
い、側壁５の内側に、更に側壁６を形成する。この膜
は、酸化膜でもＳｉＮ膜でもよい。この側壁６の厚さ
は、ベースエピタキシャル層中において、この後、側壁
５から拡散される不純物の高濃度領域と、エミッタポリ
シリコンから拡散されて形成されるエミッタ領域が直接
に重ならないように調整する。こうすることによって、
ベース引き出しの高濃度層と、エミッタの高濃度層の高
濃度どうしの接合ができて、トンネル電流が発生するの
を防止することができる。

【００５５】次に、図６（ｇ）に示すように、エミッタ
不純物をドーピングしたポリシリコンによりエミッタポ
リシリコン８を形成し、更に、熱工程を加え、図６
（ｈ）に示すように、エミッタ層９とベース引き出し用
のベースコンタクト拡散層１０を形成する。

【００５６】以上のような工程を経て、図１に示すよう
な半導体装置を得る。

【００５７】さて、次に、図１の構造の特長を従来の構
造との比較において説明する。

【００５８】先ず、従来は、図４（ａ）に示すように、
エミッタ層９からベースコンタクト拡散層１０までの距
離ａは、ＲＩＥ保護絶縁膜１８の端とエミッタ開口の合
わせマージンｂと、ベース引き出し用のポリシリコン層
３とエミッタポリシリコン８を分離する側壁６の幅ｃと
を合わせた距離から、各拡散層の横方向への広がりを差
し引いたものになる。

【００５９】この場合の、加工の合わせマージンｂとし
ては、加工のためのフォトレジスト工程のマスク合わせ
のずれに対するマージンが必要で、通常０．２から０．
６μｍ程度は必要で、ベース引き出しにベースエピタキ
シャル層を用いる距離ａも、このオーダーになる。

【００６０】これに対して、実施例１の場合、エミッタ
層９からベース引き出し用のポリシリコン層３までの距
離は、側壁５の厚さで決まる。また、側壁５の拡散層濃
度は、１０¹⁹ｃｍ^-3以上にすることが可能で、十分低抵
抗にできる。従来型の場合が、１０¹⁸ｃｍ^-2程度のベー
ス濃度にしかできないのと比較すると、この値は十分に
小さい値である。

【００６１】したがって、この実施例１の場合、このベ
ース濃度で引き出される距離は、図４（ｂ）の中に示す
ように、ａ＃と、非常に短くすることが可能であり、こ
の距離も側壁６の厚さを調整して側壁５からの高濃度拡
散層とエミッタ拡散層の高濃度接合が形成されないよう
に、熱工程に合わせて任意に調整できる。

【００６２】一方、図５（ａ）に示すように、従来構造
の場合、エピタキシャル層保護のためのＲＩＥ保護絶縁
膜１８の加工のためのフォトレジスト工程があるため、
ベース引き出しポリシリコン層３のシリコン基板１への
コンタクトがつながるためのマージンｅ、ＲＩＥ保護絶
縁膜１８パターン上にエミッタ開口が入るためのマージ
ンｂが必要になり、エミッタ開口幅ｄと合わせて、
（１）式に示す素子領域幅ｆになる。

【００６３】これに対して、実施例１の場合、図５
（ｂ）に示すように、ベース引き出し用のポリシリコン
層３と真性エミッタ層９の距離を、自己整合的に決定す
ることが可能であり、素子領域幅は、素子領域の開口内
にエミッタ開口が入るためのマージンｇとエミッタ開口
幅ｄだけで決まり、ｆ＃＝ｄ＋ｇ×２（２）となる。これによって、素子領域幅が小さくなり、ベー
ス、コレクタ接合面積を減少させ、この部分の寄生容量
を低減することが可能になる。

【００６４】つまり、本実施例のバイポーラトランジス
タのような構造および製造方法により、ベース電極引き
出しポリシリコンから真性のエミッタ−ベース接合まで
の接続を高い不純物能動で自己整合的に形成することが
できるため、ベース引き出しの寄生抵抗を削減すること
が可能になる。また、ベースエピタキシャル層の形成を
ベース引き出しポリシリコンへのエミッタ開口の後に行
うため、エミッタ層保護のための保護絶縁膜のパターン
ニングが不要になり、その分の合わせマージンが不要と
なり、ベース−コレクタ接合面積を縮小することがで
き、ベース−コレクタ間の接合容量を減らすことができ
る。実施例２．図８は、本発明の実施例２の半導体装置の製
造方法を工程順に示す断面図である。

【００６５】先ず、図８（ａ）に示すように、バイポー
ラトランジスタの素子分離としては、ｐ型シリコン基板
２１にＮ型のｎ型高濃度不純物層２２を形成し、次にＮ
型の比較的低濃度のｎ型エピタキシャル層３６を気相成
長法で形成する。

【００６６】次いで、トレンチ技術および酸化膜埋め込
み技術を用いて、素子分離としてトレンチ領域２３，２
３を形成し、真性素子領域と、コレクタコンタクト部を
分離する電極間分離領域に絶縁酸化膜としてのＣＶＤシ
リコン酸化膜２４を形成する。

【００６７】続いて、図８（ｂ）に示すように、第１の
導電体として多結晶シリコン膜２５を基板全面に厚さ２
０００オングストローム程度成長させる。

【００６８】次に、写真触刻法およびエッチング法によ
り多結晶シリコン膜２５をエミッタベース形成予定領域
とコレクタ引き出し電極形成領域にのみ残置する。

【００６９】そして、エミッタ形成予定領域の多結晶シ
リコン膜２５にボロンを２０ｋｅＶ、１×１０¹⁶ｃｍ^-2
程度の条件でイオン注入し、コレクタ引き出し電極形成
予定領域の多結晶シリコン膜２５に燐を高濃度にイオン
注入する。

【００７０】続いて、第２の絶縁膜として、ＣＶＤシリ
コン酸化膜２６を５００オングストローム程度被着し、
更にＣＶＤシリコン窒化膜２７を１５００オングストロ
ーム程度連続して被着する。

【００７１】そして、図８（ｃ）に示すように、エミッ
タ領域に対応する領域上の第２の絶縁膜と、第１の導電
体としての多結晶シリコン膜２５を基板が露出するまで
写真触刻法およびエッチング法により除去し、開口幅
０．５μｍ程度の開口部２８を形成する。

【００７２】続いて、図８（ｄ）に示すように、第３の
絶縁膜として、高濃度にボロンが添加されたＣＶＤ酸化
膜２９を１０００オングストローム程度全面に被着した
後に、反応性イオンエッチングにより除去し、開口部２
８の側面にのみ残置する。

【００７３】次に、開口部２８の底面に露出した基板上
にのみ選択的に、３×１０¹⁸ｃｍ^-2程度にボロンのドー
プされたｎ型エピタキシャル層３０を５００オングスト
ローム程度の厚さにまで成長させる。

【００７４】その後、図８（ｅ）に示すように、第３の
導電体として多結晶シリコン膜３１を厚さ２０００オン
グストローム程度全面に被着する。

【００７５】続いて、砒素を５０ｋｅＶ、１×１０¹⁶ｃ
ｍ^-2程度の条件でイオン注入し、更に所望の熱処理を施
して、第３の導電体となるポリシリコンに添加した砒素
をｎ型エピタキシャル層３０に拡散してＮ型のエミッタ
領域３２を形成すると共に、第３の絶縁膜として高濃度
にボロンが添加されたＣＶＤ酸化膜２９からボロンをシ
リコン基板のｎ型エピタキシャル層３６に拡散して外部
ベース領域３３を形成する。

【００７６】その後、基板全面にＣＶＤシリコン酸化膜
３４を被着し、所望のコンタクトホールを形成し、更に
基板全面にアルミニウム３５を被着し、写真触刻法およ
びエッチング法を用いて、電極配線を形成し、バイポー
ラトランジスタの基本構造を完成する。

【００７７】本実施例では、エミッタ開口と、内部ベー
スシリコンエピタキシャル層も自己整合させるため、従
来サイドウォール形成前に行っていた内部ベース用のシ
リコンエピタキシャル成長をサイドウォール形成後に行
うことになる。これに伴い、外部ベースと内部ベースの
リンクが困難になるため、従来はサイドウォールを窒化
膜や酸化膜、またはノンドープ多結晶ポリシリコンで形
成していたが、本実施例では、ボロンドープ酸化膜で形
成し、外部ベースの拡散源としても用いるように構成し
ている。

【００７８】その結果、エミッタ開口と内部ベースシリ
コンエピタキシャル層は自己整合となり、従来のよう
な、内部ベースシリコンエピタキシャル層とエミッタ開
口の合わせ余裕は不要となる。更に、エッチングストッ
パ層としてのＣＶＤシリコン酸化膜は不要となり、シュ
リンクが可能になる。一方、サイドウォールをボロンド
ープ酸化膜で形成しているので、従来に比較して外部ベ
ースと内部ベースのリンクも容易になる。

【００７９】

【発明の効果】

効果１．（実施例１に対応する効果）以上述べたように、本発明によれば、ベースにエピタキ
シャル層を用いる場合に、真性のエミッタ、ベース領域
から、ベース引き出しポリシリコン層３までの引き出し
層を自己整合的に低抵抗化することが可能となる。ま
た、ベースにエピタキシャル層を用いた場合でも、自己
整合的に素子を形成することが可能で、これによって素
子領域を小さくすることが可能となり、ベース、コレク
タ間の寄生容量の低減を実現できる。

【００８０】以上のように、エピタキシャル層を用いた
場合でも、寄生容量を低減する構造を実現することがで
き、高濃度で非常に薄いベース層の形成が可能というエ
ピタキシャル層の特性を十分に生かすことができ、バイ
ポーラトランジスタの高速化、高ｆＴ化を実現すること
ができる。効果２．（実施例２に対応する効果）以上述べたように、本発明によれば、従来はサイドウォ
ール形成前に行っていた内部ベース用シリコンエピタキ
シャル成長をサイドウォール形成後に行うようにしたの
で、エミッタ開口と内部ベースシリコンエピタキシャル
層は自己整合となり、従来のように内部ベースシリコン
エピタキシャル層とエミッタ開口の合わせ余裕が必要な
くなるので、トランジスタサイズのサイズ縮小が可能と
なる。

【００８１】更に、従来必要だったエッチングストッパ
層としてのＣＶＤ酸化膜が不要となるので、当然、エミ
ッタ開口とＣＶＤ酸化膜との間の合わせ余裕も必要な
く、この分のサイズ縮小も可能になるので、トランジス
タサイズの大幅な低減が可能になる。

【００８２】また、従来、エミッタ開口内サイドウォー
ルは窒化膜や酸化膜、またはノンドープ多結晶ポリシリ
コンで形成していたが、本発明では、ボロンドープ酸化
膜で形成しているので、従来に比較して外部ベースと内
部ベースのリンクも容易になるという特長もある。

【００８３】以上のような理由から、本発明によれば、
小型で、低寄生容量の、高速動作が可能なバイポーラト
ランジスタを得ることが可能になる。

【図面の簡単な説明】

【図１】本発明の実施例１の半導体装置の断面図であ
る。

【図２】一般的な高速バイポーラトランジスタの素子構
造を示す断面図である。

【図３】従来例１の半導体装置の断面図である。

【図４】図１と図３のベース引き出し部の構造の違いを
示す拡大断面図である。

【図５】図１と図３の素子サイズの違いを示す説明図で
ある。

【図６】図１の構成の製造方法を工程順に示す断面図で
ある。

【図７】図３の構成の製造方法を工程順に示す断面図で
ある。

【図８】本発明の実施例２の半導体装置の製造方法を工
程順に示す断面図である。

【図９】従来例２の半導体装置の製造方法を工程順に示
す断面図である。

【符号の説明】

１シリコン基板２素子分離領域３ポリシリコン層４絶縁膜５、６側壁７ベースエピタキシャル層８エミッタポリシリコン９エミッタ層１０ベースコンタクト拡散層１１ディープトレンチ１２高濃度埋め込みコレクタ層１３素子領域１４コレクタ引き出し領域１５ベースメタル電極１６エミッタメタル電極１７コレクタメタル電極１８ＲＩＥ保護絶縁膜２１ｐ型シリコン基板２２ｎ型高濃度不純物層２３トレンチ領域２４ＣＶＤシリコン酸化膜２５多結晶シリコン膜２６ＣＶＤシリコン酸化膜２７ＣＶＤシリコン窒化膜２８開口部２９ＣＶＤ酸化膜３０ｎ型エピタキシャル層３１多結晶シリコン膜３２エミッタ領域３３外部ベース領域３４ＣＶＤシリコン酸化膜３５アルミニウム３６ｎ型エピタキシャル層３７エピタキシャルシリコン層３８ＣＶＤシリコン酸化膜３９高濃度コレクタコンタクト領域

Claims

【特許請求の範囲】

【請求項１】表面に第１導電型の不純物層が形成された
半導体基板と、前記不純物層の表面の部分領域に延在する第１の半導体
層と、前記半導体層の側面部に形成され、前記半導体基板と接
する第２導電型の不純物が添加された第１の側壁絶縁膜
と、前記側壁絶縁膜に隣接して前記不純物層上に形成され
た、第２導電型の第２の半導体層と、前記第２導電型の半導体層上に形成された第１の導電型
の導電膜層と、からなることを特徴とする半導体装置。
【請求項２】前記第２の半導体層の表面領域に形成され
た第１導電型の第１の不純物領域が備えられたことを特
徴とする請求項１記載の半導体装置。
【請求項３】前記第１導電型の不純物層の表面領域のう
ち、前記第１の側壁絶縁膜及び前記第１の半導体層の下
の表面領域に形成された第１導電型の第２の不純物領域
とが備えられたことを特徴とする請求項１又は２記載の
半導体装置。
【請求項４】前記第１の側壁絶縁膜の側面部に形成され
た第２の側壁絶縁膜とが備えられたことを特徴とする請
求項１又は２記載の半導体装置。
【請求項５】前記第２の側壁絶縁膜は前記第２の半導体
層の表面の部分領域上に形成されていることを特徴とす
る請求項４記載の半導体装置。
【請求項６】前記第２の半導体層は前記第１の側壁絶縁
膜に自己整合的に形成された半導体層であることを特徴
とする請求項１記載の半導体装置。
【請求項７】半導体基板の表面領域に素子分離領域を形
成する工程と、半導体基板の表面領域の前記素子分離領域に囲まれた素
子領域に第１導電型の不純物層を形成する工程と、前記素子領域の部分領域に延在する第１の半導体層及び
第１の絶縁膜を形成する工程と、前記第１の半導体層の側面部に前記半導体基板と接する
第２導電型の不純物を添加した第１の側壁絶縁膜を形成
する工程と、前記第１の側壁絶縁膜に隣接する第２の半導体層を形成
する工程と、前記第２の半導体層に第１導電型の導電膜層を形成する
工程と、からなることを特徴とする半導体装置の製造方法。
【請求項８】前記第２の半導体層を形成した後に、前記
第１の側壁絶縁膜の側面部に第２の側壁絶縁膜を形成
し、この第２の側壁絶縁膜に対して自己整合的に第１の
不純物領域を形成することを特徴とする請求項７記載の
半導体装置の製造方法。