JPH09251999A - 半導体装置及びその製造方法 - Google Patents
半導体装置及びその製造方法Info
- Publication number
- JPH09251999A JPH09251999A JP5801596A JP5801596A JPH09251999A JP H09251999 A JPH09251999 A JP H09251999A JP 5801596 A JP5801596 A JP 5801596A JP 5801596 A JP5801596 A JP 5801596A JP H09251999 A JPH09251999 A JP H09251999A
- Authority
- JP
- Japan
- Prior art keywords
- film
- metal
- semiconductor device
- metal film
- resist
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Landscapes
- Electrodes Of Semiconductors (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
Abstract
(57)【要約】
【課題】 高周波領域においても可及的に低抵抗な金属
配線を実現する。 【解決手段】 半導体基板１と、側壁に周期的な凹凸が
形成された金属配線８と、が備えられていることを特徴
とする。
配線を実現する。 【解決手段】 半導体基板１と、側壁に周期的な凹凸が
形成された金属配線８と、が備えられていることを特徴
とする。
Description
【０００１】
【発明の属する技術分野】本発明は鍍金によって金属配
線が形成される半導体装置及びその製造方法に関する。
線が形成される半導体装置及びその製造方法に関する。
【０００２】
【従来の技術】受動素子を形成する金属配線において
は、より損失の少ないインダクタやキャパシタを形成す
るために低抵抗化が強く要求される。しかしながら、一
般的なリフトオフ法やエッチング法においては、形成で
きる膜厚は１μｍ程度が限度である。このため、まず通
常の方法で金属配線を形成した後、その上部に、例えば
鍍金により必要な部分に更に金属を積み増す方式が採ら
れている。
は、より損失の少ないインダクタやキャパシタを形成す
るために低抵抗化が強く要求される。しかしながら、一
般的なリフトオフ法やエッチング法においては、形成で
きる膜厚は１μｍ程度が限度である。このため、まず通
常の方法で金属配線を形成した後、その上部に、例えば
鍍金により必要な部分に更に金属を積み増す方式が採ら
れている。
【０００３】この方式を用いた従来の半導体装置の製造
方法を図３（ａ）乃至（ｅ）を用いて説明する。
方法を図３（ａ）乃至（ｅ）を用いて説明する。
【０００４】まず、半導体基板２１上に絶縁膜２２を形
成し、この絶縁膜２２の所定領域に、例えばリフトオフ
法を用いて金からなる金属配線２３を形成する（図３
（ａ）参照）。全面に鍍金時の下地電極となるタングス
テン等の金属膜２４とこの金属膜２４の表面に成長核と
なる金の膜を形成する（図３（ｂ）参照）。続いて鍍金
金属を形成する部分に開口部２７を有するレジストパタ
ーン２５を形成し（図３（ｂ）参照）、これをマスクと
して鍍金を行うことにより所望の部分にのみ選択的に、
抵抗低減のために充分な膜厚を持つ金属膜２９を形成す
る（図３（ｃ）参照）。鍍金マスク用レジストパターン
２５、下地電極金属２４を順次除去した後（図３（ｄ）
参照）、引き続き全面にパッシベーション膜となる絶縁
膜３０を形成し（図３（ｅ）参照）、他の素子や外部と
の接続のためのパッド部分に開口（図示せず）を形成し
てＩＣが完成する。
成し、この絶縁膜２２の所定領域に、例えばリフトオフ
法を用いて金からなる金属配線２３を形成する（図３
（ａ）参照）。全面に鍍金時の下地電極となるタングス
テン等の金属膜２４とこの金属膜２４の表面に成長核と
なる金の膜を形成する（図３（ｂ）参照）。続いて鍍金
金属を形成する部分に開口部２７を有するレジストパタ
ーン２５を形成し（図３（ｂ）参照）、これをマスクと
して鍍金を行うことにより所望の部分にのみ選択的に、
抵抗低減のために充分な膜厚を持つ金属膜２９を形成す
る（図３（ｃ）参照）。鍍金マスク用レジストパターン
２５、下地電極金属２４を順次除去した後（図３（ｄ）
参照）、引き続き全面にパッシベーション膜となる絶縁
膜３０を形成し（図３（ｅ）参照）、他の素子や外部と
の接続のためのパッド部分に開口（図示せず）を形成し
てＩＣが完成する。
【０００５】なお、図３に示す半導体装置の断面は図４
に示す配線２３が２本形成された半導体装置のＡ−Ａ′
断面である。
に示す配線２３が２本形成された半導体装置のＡ−Ａ′
断面である。
【０００６】
【発明が解決しようとする課題】このように配線の低損
失化のために鍍金によって金属を積み増すことによって
抵抗の低減化を図っている。ＤＣ的には金属を積み増し
ただけ抵抗が低減されるが、ＡＣ的には準マイクロ波以
上の高周波領域では、表皮効果が顕著となり実効的な抵
抗低減効果は少ないという問題がある。
失化のために鍍金によって金属を積み増すことによって
抵抗の低減化を図っている。ＤＣ的には金属を積み増し
ただけ抵抗が低減されるが、ＡＣ的には準マイクロ波以
上の高周波領域では、表皮効果が顕著となり実効的な抵
抗低減効果は少ないという問題がある。
【０００７】表皮効果は、高周波電流が金属内部をほと
んど通らず表面側を通る現象であり、その周波数と表皮
厚さの関係は次式で示される。ここで、表皮厚さとは、
電磁波の振幅が表面の１／ｅになる距離であり、表皮効
果が発生するとこの厚さをもつ、円筒状の導体と高周波
抵抗が等しくなる程抵抗が上昇する。
んど通らず表面側を通る現象であり、その周波数と表皮
厚さの関係は次式で示される。ここで、表皮厚さとは、
電磁波の振幅が表面の１／ｅになる距離であり、表皮効
果が発生するとこの厚さをもつ、円筒状の導体と高周波
抵抗が等しくなる程抵抗が上昇する。
【０００８】δ＝［２／ωμσ）］1/2 ここで、 δ：表皮厚さ（電磁波の振幅が表面の１／ｅになる厚
さ）［ｃｍ］ ω：角振動数［Ｈｚ］ μ：導体の透磁率μ＝μ0 ＝４π×１０-7 σ：導電率［ｍｈｏ／ｍ］ この式に金の導電率４．１６×１０7 ［ｍｈｏ／ｍ］を
代入して、周波数と表皮効果の関係を計算した結果を図
５に示す。周波数が１０ＧＨｚの場合、表皮厚さは７．
８ｎｍとなる。つまり、７．８ｎｍの厚さの円筒状導体
と等しくなり、高周波的に高抵抗となる。
さ）［ｃｍ］ ω：角振動数［Ｈｚ］ μ：導体の透磁率μ＝μ0 ＝４π×１０-7 σ：導電率［ｍｈｏ／ｍ］ この式に金の導電率４．１６×１０7 ［ｍｈｏ／ｍ］を
代入して、周波数と表皮効果の関係を計算した結果を図
５に示す。周波数が１０ＧＨｚの場合、表皮厚さは７．
８ｎｍとなる。つまり、７．８ｎｍの厚さの円筒状導体
と等しくなり、高周波的に高抵抗となる。
【０００９】本発明は上記事情を考慮してなされたもの
であって、高周波領域においても可及的に低抵抗な金属
配線を有する半導体装置及びその製造方法を提供するこ
とを目的とする。
であって、高周波領域においても可及的に低抵抗な金属
配線を有する半導体装置及びその製造方法を提供するこ
とを目的とする。
【００１０】
［概 要］本発明による半導体装置の第１の態様は、半
導体基板と、側壁に周期的な凹凸が形成された金属配線
と、が備えられたことを特徴とする。
導体基板と、側壁に周期的な凹凸が形成された金属配線
と、が備えられたことを特徴とする。
【００１１】また本発明による半導体装置の第２の態様
は、第１の態様の半導体装置において、前記金属配線の
凹凸の周期はｇ線或いはｉ線或いはＡｒＦ線の照射によ
り生成される波長の半分の長さであることを特徴とす
る。又、これらの他ＫｒＦ，ＸｅＣｌ，Ｆ２等のエキシ
マレーザーの照射により生成される定在波によっても、
上記形状は得られる。この場合も凹凸の周期は、波長の
半分である。
は、第１の態様の半導体装置において、前記金属配線の
凹凸の周期はｇ線或いはｉ線或いはＡｒＦ線の照射によ
り生成される波長の半分の長さであることを特徴とす
る。又、これらの他ＫｒＦ，ＸｅＣｌ，Ｆ２等のエキシ
マレーザーの照射により生成される定在波によっても、
上記形状は得られる。この場合も凹凸の周期は、波長の
半分である。
【００１２】また本発明による半導体装置の第３の態様
は、第１の態様の半導体装置において、前記金属配線は
半導体基板上の絶縁膜上に形成された受動素子であるこ
とを特徴とする。
は、第１の態様の半導体装置において、前記金属配線は
半導体基板上の絶縁膜上に形成された受動素子であるこ
とを特徴とする。
【００１３】また本発明による半導体装置の製造方法は
半導体基板上に下地金属となる第１の金属膜を形成する
工程と、前記第１の金属膜上に側面に周期的な凹凸が形
成された開口部を有するレジストパターンを形成する工
程と、前記レジストパターンの開口部に鍍金法により金
属膜を形成する工程と、を備えていることを特徴とす
る。 ［作 用］上述のように構成された本発明の半導体装置
の第１の態様によれば、金属配線の側壁に周期的な凹凸
が形成されている。これにより金属配線の表面積が増
し、高周波電流が通る、金属配線の表面側の実質的な断
面積が増える。これにより高周波電流が流れる場合に低
抵抗となる。
半導体基板上に下地金属となる第１の金属膜を形成する
工程と、前記第１の金属膜上に側面に周期的な凹凸が形
成された開口部を有するレジストパターンを形成する工
程と、前記レジストパターンの開口部に鍍金法により金
属膜を形成する工程と、を備えていることを特徴とす
る。 ［作 用］上述のように構成された本発明の半導体装置
の第１の態様によれば、金属配線の側壁に周期的な凹凸
が形成されている。これにより金属配線の表面積が増
し、高周波電流が通る、金属配線の表面側の実質的な断
面積が増える。これにより高周波電流が流れる場合に低
抵抗となる。
【００１４】そして上記周期的な凹凸は、金属配線を形
成する際に用いられるレジストの開口部の側面の凹凸に
一致する。このレジストの開口部の側面の凹凸は、レジ
ストを露光する際にレジストに入射する入射光と、半導
体基板からの反射光とが重なり合って形成されるもので
あり、露光光の波長λの半分の周期を有する。
成する際に用いられるレジストの開口部の側面の凹凸に
一致する。このレジストの開口部の側面の凹凸は、レジ
ストを露光する際にレジストに入射する入射光と、半導
体基板からの反射光とが重なり合って形成されるもので
あり、露光光の波長λの半分の周期を有する。
【００１５】
【発明の実施の形態】本発明による半導体装置の一実施
の形態は、半導体基板上に形成される金属配線の側壁に
周期的な凹凸を有するものである。これにより金属配線
の表面積が増し、高周波電流が通る、金属配線の表面側
の実質的な断面積が増える。このため高周波電流が流れ
る場合には低抵抗となる。
の形態は、半導体基板上に形成される金属配線の側壁に
周期的な凹凸を有するものである。これにより金属配線
の表面積が増し、高周波電流が通る、金属配線の表面側
の実質的な断面積が増える。このため高周波電流が流れ
る場合には低抵抗となる。
【００１６】次に本発明による半導体装置の製造方法の
一実施の形態を図１を参照して説明する。
一実施の形態を図１を参照して説明する。
【００１７】まず図１（ａ）に示すように半絶縁性Ｇａ
Ａｓ基板１上に例えばＬＰＣＶＤ法（Low Pressure Che
mical Vapour Deposition 法）を用いてＳｉＯ2 からな
る絶縁膜２を形成する。続いてリフトオフ法によりＴ
ｉ、Ｍｏ、Ａｕの積層金属配線膜３を形成する（図１
（ａ）参照）。ここでＴｉ層はＳｉＯ2 からなる絶縁膜
２との密着性が良いために用いられ、Ｍｏ層は熱処理時
にＴｉがＡｕ層へ拡散するのを防止するためのバリアメ
タルとして用いられている。そしてＴｉ層、Ｍｏ層、Ａ
ｕ層の厚さは各々約５０ｎｍ、５０ｎｍ、１μｍとし
た。
Ａｓ基板１上に例えばＬＰＣＶＤ法（Low Pressure Che
mical Vapour Deposition 法）を用いてＳｉＯ2 からな
る絶縁膜２を形成する。続いてリフトオフ法によりＴ
ｉ、Ｍｏ、Ａｕの積層金属配線膜３を形成する（図１
（ａ）参照）。ここでＴｉ層はＳｉＯ2 からなる絶縁膜
２との密着性が良いために用いられ、Ｍｏ層は熱処理時
にＴｉがＡｕ層へ拡散するのを防止するためのバリアメ
タルとして用いられている。そしてＴｉ層、Ｍｏ層、Ａ
ｕ層の厚さは各々約５０ｎｍ、５０ｎｍ、１μｍとし
た。
【００１８】その後、基板１の面に、鍍金時に下地電極
となるＴｉ、Ｗの積層膜４を各々約１０ｎｍ、１００ｎ
ｍの膜厚で形成する（図１（ｂ）参照）。続いて基板全
面にレジスト膜５を塗布し、鍍金を行うべき金属配線膜
３上に開口部６を有するようにレジスト膜５をパターニ
ングする。この時に照射するのはｇ線を用いた。但し、
ｇ線に限らずｉ線やＫｒＦ、ＸｅＣｌ、ＡｒＦ、Ｆ２等
のエキシマレーザを用いてもよい。このときこの開口部
６のレジスト膜５の側壁は従来の場合と異なり、凹凸を
有している（図１（ｂ）参照）。なお、レジストはシプ
レー社のマイクロポジット１４００−２７を用い、現像
液はメタル含有の高コントラスト現像液としてヘキスト
社のＡＺデバロッパを水で５０％稀釈して用いた。これ
らの線の半波長（λ／２）の周期性をもつ凹凸がレジス
ト膜５の側壁に形成される。
となるＴｉ、Ｗの積層膜４を各々約１０ｎｍ、１００ｎ
ｍの膜厚で形成する（図１（ｂ）参照）。続いて基板全
面にレジスト膜５を塗布し、鍍金を行うべき金属配線膜
３上に開口部６を有するようにレジスト膜５をパターニ
ングする。この時に照射するのはｇ線を用いた。但し、
ｇ線に限らずｉ線やＫｒＦ、ＸｅＣｌ、ＡｒＦ、Ｆ２等
のエキシマレーザを用いてもよい。このときこの開口部
６のレジスト膜５の側壁は従来の場合と異なり、凹凸を
有している（図１（ｂ）参照）。なお、レジストはシプ
レー社のマイクロポジット１４００−２７を用い、現像
液はメタル含有の高コントラスト現像液としてヘキスト
社のＡＺデバロッパを水で５０％稀釈して用いた。これ
らの線の半波長（λ／２）の周期性をもつ凹凸がレジス
ト膜５の側壁に形成される。
【００１９】レジストパターン５を形成後、鍍金を行
い、開口部６の下地金属膜４上にＡｕからなる厚い金属
膜８を形成する（図１（ｃ）参照）。このとき金属膜８
の側壁には凹凸が形成されている。続いてレジストパタ
ーン５を剥離液を用いて除去し、金属膜８下の領域以外
の下地金属膜４をＲＩＥ（Reactive Ion Etching）法を
用いてエッチング除去し（図１（ｄ）参照）、配線パタ
ーンを形成する。その後、図１（ｅ）に示すように全面
にＣＶＤ法等によりパッシベーション膜１０を形成し、
他の素子や外部との接続を行うためのパッド部分に開口
（図示せず）を形成して半導体装置を完成する。
い、開口部６の下地金属膜４上にＡｕからなる厚い金属
膜８を形成する（図１（ｃ）参照）。このとき金属膜８
の側壁には凹凸が形成されている。続いてレジストパタ
ーン５を剥離液を用いて除去し、金属膜８下の領域以外
の下地金属膜４をＲＩＥ（Reactive Ion Etching）法を
用いてエッチング除去し（図１（ｄ）参照）、配線パタ
ーンを形成する。その後、図１（ｅ）に示すように全面
にＣＶＤ法等によりパッシベーション膜１０を形成し、
他の素子や外部との接続を行うためのパッド部分に開口
（図示せず）を形成して半導体装置を完成する。
【００２０】次に本実施の形態の製造方法によって製造
された半導体装置の側壁に凹凸のある金属膜８の表皮厚
さ面積と、従来の方法によって製造された半導体装置
の、凹凸の無い金属膜９の表皮厚さ面積を求めてみる。
金属膜８，９の膜厚は２１４４ｎｍで幅は４μｍ、表皮
厚さは１０６ＧＨｚ時の７．８ｎｍとした（図２（ａ）
（ｂ）参照）。
された半導体装置の側壁に凹凸のある金属膜８の表皮厚
さ面積と、従来の方法によって製造された半導体装置
の、凹凸の無い金属膜９の表皮厚さ面積を求めてみる。
金属膜８，９の膜厚は２１４４ｎｍで幅は４μｍ、表皮
厚さは１０６ＧＨｚ時の７．８ｎｍとした（図２（ａ）
（ｂ）参照）。
【００２１】なお、本実施の形態のレジストパターンの
凹凸の形成にはｇ線ステッパが用いられた。このｇ線ス
テッパを用いると、このｇ線の波長の半分である２６８
ｎｍの凹凸が金属膜８の側壁に形成されることになる。
凹凸が有る場合の金属膜８の表皮厚さ面積Ｓ（ｂ）は図
２（ｂ）に示すように、 Ｓ（ｂ）＝２×（１３４π×７．８×８＋（４０００−
（１３４＋７．８）×７．８）＝１１２７２２μｍ2 となる。なお、凹凸は直径が２６８ｎｍの半円が８個
（＝２１４４÷２６８）縦方向にならんでいるものとし
て計算した。
凹凸の形成にはｇ線ステッパが用いられた。このｇ線ス
テッパを用いると、このｇ線の波長の半分である２６８
ｎｍの凹凸が金属膜８の側壁に形成されることになる。
凹凸が有る場合の金属膜８の表皮厚さ面積Ｓ（ｂ）は図
２（ｂ）に示すように、 Ｓ（ｂ）＝２×（１３４π×７．８×８＋（４０００−
（１３４＋７．８）×７．８）＝１１２７２２μｍ2 となる。なお、凹凸は直径が２６８ｎｍの半円が８個
（＝２１４４÷２６８）縦方向にならんでいるものとし
て計算した。
【００２２】凹凸がない場合の金属膜９の表皮厚さ面積
Ｓ（ａ）は図２（ａ）に示すように Ｓ（ａ）＝２×（２１４４×７．８＋（４０００−１
５．６）×７．８）＝９３３５７μｍ2 したがってＳ（ａ）／Ｓ（ｂ）＝０．８２となり本実施
の形態の製造方法によって製造された半導体装置の方が
従来のものに比べて約１８％の抵抗の低減となる。な
お、この値は、用いるステッパと線の波長に対応して可
変である。
Ｓ（ａ）は図２（ａ）に示すように Ｓ（ａ）＝２×（２１４４×７．８＋（４０００−１
５．６）×７．８）＝９３３５７μｍ2 したがってＳ（ａ）／Ｓ（ｂ）＝０．８２となり本実施
の形態の製造方法によって製造された半導体装置の方が
従来のものに比べて約１８％の抵抗の低減となる。な
お、この値は、用いるステッパと線の波長に対応して可
変である。
【００２３】なお上記実施の形態においては、鍍金を行
うのに電界メッキ法を用いたが、無電界メッキを用いて
も良い。この場合、下地金属膜４は不用となる。
うのに電界メッキ法を用いたが、無電界メッキを用いて
も良い。この場合、下地金属膜４は不用となる。
【００２４】
【発明の効果】以上述べたように本発明によれば、鍍金
によって形成される金属膜の側壁に凹凸が形成されてい
ることにより、高周波領域においても低抵抗な金属配線
を得ることができる。
によって形成される金属膜の側壁に凹凸が形成されてい
ることにより、高周波領域においても低抵抗な金属配線
を得ることができる。
【図１】本発明による半導体装置の製造方法の一実施の
形態の製造工程断面図。
形態の製造工程断面図。
【図２】本発明の効果を説明する説明図。
【図３】従来の製造方法による半導体装置の製造工程断
面図。
面図。
【図４】図３に示す半導体装置の平面図。
【図５】表皮厚さの周波数特性を示すグラフ。
１ ＧａＡｓ基板 ２ 絶縁膜（ＳｉＯ2 膜） ３ 積層金属膜 ４ 下地金属膜 ５ レジスト膜（レジストパターン） ６ 開口部 ７ 開口部 ８ 金属膜 ９ 金属膜 １０ パッシベーション膜 ２１ ＧａＡｓ基板 ２２ 絶縁膜 ２３ 積層金属膜 ２４ 下地金属膜 ２５ レジストパターン ２７ 開口部 ２９ 金属膜 ３０ パッシベーション
───────────────────────────────────────────────────── フロントページの続き (72)発明者 北 浦 義 昭 神奈川県川崎市幸区小向東芝町１ 株式会 社東芝研究開発センター内
Claims (4)
- 【請求項１】半導体基板と、 側壁に周期的な凹凸が形成された金属配線と、が備えら
れたことを特徴とする半導体装置。 - 【請求項２】前記金属配線の凹凸の周期はｇ線或いはｉ
線或いはＡｒＦ線の照射により生成される波長の半分の
長さの周期であることを特徴とする半導体装置。 - 【請求項３】前記金属配線は半導体基板上の絶縁膜上に
形成された受動素子であることを特徴とする請求項２記
載の製造方法。 - 【請求項４】半導体基板上に下地金属となる第１の金属
膜を形成する工程と、 前記第１の金属膜上に側面に周期的な凹凸が形成された
開口部を有するレジストパターンを形成する工程と、 前記レジストパターンの開口部に金属膜を形成する工程
と、を備えていることを特徴とする半導体装置の製造方
法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5801596A JPH09251999A (ja) | 1996-03-14 | 1996-03-14 | 半導体装置及びその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5801596A JPH09251999A (ja) | 1996-03-14 | 1996-03-14 | 半導体装置及びその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH09251999A true JPH09251999A (ja) | 1997-09-22 |
Family
ID=13072151
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5801596A Pending JPH09251999A (ja) | 1996-03-14 | 1996-03-14 | 半導体装置及びその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH09251999A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7791165B2 (en) | 2004-05-13 | 2010-09-07 | Seiko Epson Corporation | Planar inductor and method of manufacturing it |
| JP2016521457A (ja) * | 2013-04-18 | 2016-07-21 | フォルシュングスツェントルム・ユーリッヒ・ゲゼルシャフト・ミット・ベシュレンクテル・ハフツング | 改善された導電率を有する高周波数導電体 |
-
1996
- 1996-03-14 JP JP5801596A patent/JPH09251999A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7791165B2 (en) | 2004-05-13 | 2010-09-07 | Seiko Epson Corporation | Planar inductor and method of manufacturing it |
| JP2016521457A (ja) * | 2013-04-18 | 2016-07-21 | フォルシュングスツェントルム・ユーリッヒ・ゲゼルシャフト・ミット・ベシュレンクテル・ハフツング | 改善された導電率を有する高周波数導電体 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JPS6125227B2 (ja) | ||
| KR910006673B1 (ko) | 반도체 장치의 제조방법 | |
| US5378310A (en) | Method of producing conductive pattern layer structure | |
| US5215866A (en) | Broadband printed spiral | |
| JPH09251999A (ja) | 半導体装置及びその製造方法 | |
| US4266333A (en) | Method of making a Schottky barrier field effect transistor | |
| JPH05275373A (ja) | 化合物半導体装置の製造方法 | |
| US5970328A (en) | Fabrication method of T-shaped gate electrode in semiconductor device | |
| JPS5961074A (ja) | 電界効果トランジスタの製造方法 | |
| JPH08288463A (ja) | ストリップ線路、インダクタ素子、およびモノリシックマイクロ波集積回路、ならびにこれらの製造方法 | |
| JP2796068B2 (ja) | 感光膜パターンの形成方法 | |
| JP3071481B2 (ja) | ＧａＡｓデバイス及びＴ字型ゲート電極の作成方法 | |
| JPH07297590A (ja) | 同軸構造の配線の形成方法 | |
| KR100203296B1 (ko) | 모스 트랜지스터 제조 방법 | |
| JPH065785A (ja) | スパイラルインダクタの製造方法 | |
| JPS5681955A (en) | Manufacture of semiconductor integrated circuit | |
| JP3029681B2 (ja) | 配線形成方法 | |
| KR0135142B1 (ko) | 반도체소자의 금속배선 형성방법 | |
| JPH02301154A (ja) | 半導体装置における中空配線構造 | |
| JPH0555211A (ja) | 配線形成方法 | |
| JPS59175772A (ja) | 半導体装置の製造方法 | |
| JPS6362275A (ja) | 半導体装置の製造方法 | |
| JPS60263445A (ja) | 半導体装置のバンブ製造方法 | |
| JPS6074111A (ja) | 薄膜磁気ヘッドとその製造方法 | |
| JPH0638431B2 (ja) | 半導体装置の製造方法 |