JPH09251781A - 半導体集積回路装置 - Google Patents

Abstract

(57)【要約】 【課題】 ＭＯＳＦＥＴのプロセスバラツキに対応して
ノイズ低減と動作速度の向上とを可能にした出力回路を
備えた半導体集積回路装置を提供する。 【解決手段】 １つの出力端子に対してＭＯＳＦＥＴに
より構成されてなる第１の出力回路と第２の出力回路と
を設け、出力すべき内部信号の遷移時間をＭＯＳＦＥＴ
により構成された遷移検出回路で検出し、かかる遷移検
出回路の出力信号により上記遷移時間に対応して上記第
２の出力回路を動作状態にする制御信号を形成する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】この発明は、半導体集積回路
装置に関し、ＭＯＳＦＥＴ（絶縁ゲート型電界効果トラ
ンジスタ）により構成され、主として複数ビットの単位
でのデータの出力を行う機能を持つＲＡＭ（ランダム・
アクセス・メモリ）の出力ノイズ対策技術に利用して有
効な技術に関するものである。

【０００２】

【従来の技術】ＭＯＳＦＥＴで構成されたスタティック
型ＲＡＭやダイナミック型ＲＡＭ等のようなＭＯＳメモ
リの出力回路は、比較的大きな負荷容量を駆動するため
に比較的大きな駆動電流を流すようにする必要がある。
特に、複数ビットの単位で読み出しデータを出力させる
出力回路では、上記負荷を駆動するために大きな駆動電
流が流れ、無視できないノイズを半導体集積回路装置内
部の電源線や回路の接地線に発生させる。そこで、複数
ビットからなるデータを出力させるときには、遅延回路
を用いて順次に遅延させ、各出力回路での出力電流を時
間的に分散させることにより上記ノイズの発生を低減さ
せるものがある。

【０００３】

【発明が解決しようとする課題】上記のように時間的に
分散させて出力信号を出力させるものでは、メモリアク
セスを開始してから最後に読み出されるデータを待って
データの取り込みを行う必要があるために、実質的なメ
モリアクセスタイムが遅くなってしまうという問題があ
る。また、１ビットの単位でのデータを出力する出力回
路においても、ＭＯＳＦＥＴの比較的大きなプロセスバ
ラツキを考慮し、そのノイズ発生の観点からの最もコン
ダクタンスが大きくされたワーストケースを想定してＭ
ＯＳＦＥＴの設計値を決めるこめに、プロセスバラツキ
によりコンダクタンスが小さくされたものでは動作速度
が遅くなってしまう。

【０００４】この発明の目的は、ＭＯＳＦＥＴのプロセ
スバラツキに対応してノイズ低減と動作速度の向上とを
可能にした出力回路を備えた半導体集積回路装置を提供
することにある。この発明の前記ならびにそのほかの目
的と新規な特徴は、本明細書の記述および添付図面から
明らかになるであろう。

【０００５】

【課題を解決するための手段】本願において開示される
発明のうち代表的なものの概要を簡単に説明すれば、下
記の通りである。すなわち、１つの出力端子に対してＭ
ＯＳＦＥＴにより構成されてなる第１の出力回路と第２
の出力回路とを設け、出力すべき内部信号の遷移時間を
ＭＯＳＦＥＴにより構成された遷移検出回路で検出し、
かかる遷移検出回路の出力信号により上記遷移時間に対
応して上記第２の出力回路を動作状態にする制御信号を
形成する。

【０００６】本願において開示される発明のうち他の代
表的なものの概要を簡単に説明すれば、下記の通りであ
る。複数からなる内部信号をそれぞれに対応した複数か
らなる出力端子へ送出する複数の出力回路と、上記複数
からなる内部信号をそれぞれ時間差を持って対応する上
記出力回路の入力に伝える第１の信号伝達回路と、上記
複数からなる内部信号を同時に対応する上記出力回路の
入力に伝える第２の信号伝達回路と、ＭＯＳＦＥＴによ
り構成され、上記内部信号の遷移時間を検出する遷移検
出回路とを備え、かかる遷移検出回路により検出された
遷移時間に対応させて第２の信号伝達回路により信号伝
達を行い、かかる遷移時間経過後には上記第１の信号伝
達回路により信号伝達を行う。

【０００７】

【発明の実施の形態】図１には、この発明に係る出力回
路の一実施例の回路図が示されている。同図の各回路素
子は、公知の半導体集積回路の製造技術により、図示し
ない他の内部回路とともに１個の半導体基板上において
形成される。同図において、Ｐチャンネル型ＭＯＳＦＥ
Ｔは、そのゲート部分に矢印を付すことによりＮチャン
ネル型ＭＯＳＦＥＴと区別される。このことは、以下の
図面においても同様である。

【０００８】この実施例では、出力端子５に対して第１
と第２からなる２つの出力回路３と４が設けられる。第
１の出力回路３は、Ｐチャンネル型ＭＯＳＦＥＴＱ１と
Ｎチャンネル型ＭＯＳＦＥＴＱ２からなる出力ＭＯＳＦ
ＥＴからなるＣＭＯＳ出力回路から構成される。第２の
出力回路４も上記同様にＰチャンネル型ＭＯＳＦＥＴＱ
３とＮチャンネル型ＭＯＳＦＥＴＱ４からなるＣＭＯＳ
出力回路から構成される。

【０００９】上記第１の出力回路３は、定常的に動作さ
せられる第１の出力回路を構成し、その入力部には、ナ
ンドゲート回路Ｇ１とノアゲート回路Ｇ２及びインバー
タ回路Ｎ３からなる駆動回路が設けられる。上記ナンド
ゲート回路Ｇ１の一方の入力とインバータ回路Ｎ３の入
力には、出力制御信号８が供給される。上記インバータ
回路Ｎ３の出力信号は、上記ノアゲート回路Ｇ２の一方
の入力に供給される。上記出力回路３は、上記出力制御
信号８がハイレベルにされたとき上記ゲート回路Ｇ１と
Ｇ２がゲートを開いて、インバータ回路Ｎ１とＮ２を通
した内部信号１が対応した出力信号を形成する。上記出
力制御信号８がロウレベルのときには、上記ゲート回路
Ｇ１とＧ２が共にゲートを閉じて、出力ＭＯＳＦＥＴＱ
１とＱ２が共にオフ状態にされ、出力端子５はハイイン
ピーダンス状態にされる。

【００１０】上記出力回路３は、ＭＯＳＦＥＴのプロセ
スバラツキによって最もコンダクタンスが大きくされた
ときでも、電源線や接地線に発生するノイズが問題にな
らない程度のコンダクタンスを持つように設計される。
第２の出力回路４は、上記ＭＯＳＦＥＴのプロセスバラ
ツキによって最もコンダクタンスが小さくされたとき、
それが動作状態にされ、上記出力回路３の動作状態とが
合わさったときでも電源線や接地線に発生するノイズが
問題にならない程度の比較的小さなコンダクタンスを持
つように設計される。

【００１１】上記第１の出力回路３は、ＭＯＳＦＥＴの
プロセスバラツキによりコンダクタンスが小さくなった
とき、当然のように電源線や接地線に発生するノイズは
問題にならない反面、出力端子５に流れる駆動電流がそ
の分小さくなって出力信号の変化速度が遅くなってしま
うという問題がある。このような動作速度の低下を補う
ように上記第２の出力回路４の動作が制御される。つま
り、上記のようにプロセスバラツキによりＭＯＳＦＥＴ
のコンダクタンスが小さくなったときには、上記第２の
出力回路４が動作して、その低下を補うように動作して
上記動作速度の低下を補う。

【００１２】遷移検出回路４は、ＭＯＳＦＥＴにより構
成された縦列形態に接続されたインバータ回路Ｎ４〜Ｎ
６及びノアゲート回路Ｇ３とナンドゲート回路Ｇ４によ
り、上記内部信号１の信号変化時間を検出する。つま
り、インバータ回路Ｎ４〜Ｎ６は、内部信号１の反転遅
延信号を形成する。この遅延信号と上記内部信号とは上
記ノアゲート回路Ｇ３とナンドゲート回路Ｇ４に供給さ
れる。これにより、上記ゲート回路Ｇ３とＧ４の出力か
らは、上記インバータ回路Ｎ４〜Ｎ６を構成するＭＯＳ
ＦＥＴのプロセスバラツキの遅延時間に対応されたパル
ス幅を持つパルスが形成され、そのパルス幅に相当する
時間だけゲート回路Ｇ３とＧ４がゲートを開いて上記内
部信号１を上記第２の出力回路４に伝える。これによ
り、上記第２の出力回路４は実質的に上記パルス幅に相
当する時間だけ動作して内部信号を出力させる。

【００１３】この構成では、プロセスバラツキによりＭ
ＯＳＦＥＴのコンダクタンスが大きくなったときには、
上記インバータ回路Ｎ４〜Ｎ６での遅延時間が短くな
る。プロセスバラツキによるＭＯＳＦＥＴのコンダクタ
ンスが最も大きく変動したときには、上記遅延時間に相
当するパルス幅による出力回路４の動作が実効的に無視
できるように設計するか、あるいはかかる最小動作時間
を考慮して、上記出力回路３の回路定数を設計すること
により、前記のようなノイズの発生を防止する。このよ
うに設計しておけば、ＭＯＳＦＥＴのコンダクタンスが
プロセスバラツキにより小さくなる方向に変動するに従
い、定常的に動作する第１の出力回路３に加えて第２の
出力回路４が共に動作する時間が長くなり、電源等のノ
イズと動作速度の低下を防止することができる。

【００１４】図２には、この発明に係る出力回路の他の
一実施例の回路図が示されている。この実施例では、複
数ビットの単位でのデータ出力を行う出力回路に向けら
れている。同図には、複数ビットからなる出力回路のう
ち、３つの出力回路が代表として例示的に示され、上記
３つの出力回路のうち１つの出力回路について、代表と
して回路記号が付されている。

【００１５】この実施例では、複数のビットの単位でデ
ータ出力を行うために、内部信号１１〜１３は、遅延回
路６１〜６３によって、出力すべき信号が順次に遅延さ
せられる第１の信号伝達経路が設けられる。上記遅延回
路６１の出力信号は、Ｐチャンネル型ＭＯＳＦＥＴＱ５
とＮチャンネル型ＭＯＳＦＥＴＱ６からなるＣＭＯＳス
イッチを介して、前記同様なゲート回路Ｇ１，Ｇ２及び
インバータ回路Ｎ３かならる出力駆動制御回路を介して
出力ＭＯＳＦＥＴＱ１とＱ２のゲートに供給される。こ
の出力ＭＯＳＦＥＴＱ１とＱ２は、出力端子５１に接続
された外部負荷を駆動する。

【００１６】内部信号１２は、遅延回路６２により上記
内部信号１１よりも遅延された遅延信号が形成され、前
記同様なＣＭＯＳスイッチを介して出力端子５２に設け
られた出力回路の入力部に伝えられる。内部信号１３
は、遅延回路６３により上記内部信号１２よりも遅延さ
れた遅延信号が形成され、前記同様なＣＭＯＳスイッチ
を介して出力端子５３に設けられた出力回路の入力部に
伝えられる。つまり、上記のような第１の信号伝達経路
は、複数からなるデータを順次に遅延させ、時間的に分
散させて複数の出力回路を動作させるようにして、各出
力回路の動作により発生する電源ノイズを分散させる。

【００１７】上記のような第１の信号伝達経路のみで
は、プロセスバラツキによりＭＯＳＦＥＴのコンダクタ
ンスが小さくなったときには、上記遅延時間がさらに大
きくなるとともに、出力回路での駆動電流も減少してし
まうことから、全ビットのデータが出力されるまでの時
間が長くなってしまう。そこで、前記同様な遷移検出回
路２１が利用して第２の信号伝達経路が追加される。

【００１８】インバータ回路Ｎ１を通した内部信号１１
は、前記同様なインバータ回路Ｎ４〜Ｎ６とゲート回路
Ｇ３，Ｇ４からなる遷移検出回路２１に供給される。こ
の遷移検出回路２１の出力信号は、ＣＭＯＳスイッチの
切り換え信号として用いられる。つまり、上記内部信号
１１は、インバータ回路Ｎ９を通してＰチャンネル型Ｍ
ＯＳＦＥＴＱ７とＮチャンネル型ＭＯＳＦＥＴＱ８から
なるＣＭＯＳスイッチを通して上記出力回路の入力に伝
えられる。

【００１９】出力端子５１のように、実質的に内部信号
１１に対して動作遅延を行わないものでは、上記２つの
ＣＭＯＳスイッチの切り換えによる変化は少ないが、出
力端子５２や５３のように第１の信号伝達経路での遅延
時間の大きいものでは、ＣＭＯＳスイッチの切り換えに
よる出力回路の動作が異なるようにされる。つまり、前
記遷移検出回路２２や２３では、プロセスバラツキによ
りＭＯＳＦＥＴのコンダクタンスが小さい方向に変動し
たとき、かかる遷移検出回路２２や２３の出力パルス幅
が大きくなる。この出力パルス幅が大きくされることに
対応して、上記遅延回路６２や６３を通さないで、ＣＭ
ＯＳスイッチ回路７２と７３では内部信号１２や１３が
上記実質的な遅延動作を行わない第２の信号伝達経路を
通して出力回路に伝えられる。これにより、出力端子５
２や５３に対応した出力回路の動作開始のタイミングが
早くなり、動作速度の低下が防止できる。

【００２０】上記遷移検出回路２１〜２３等で形成され
る検出パルスによる第２と第１の信号伝達経路の切り換
えにより、各出力回路の実効的な駆動能力は上記第２の
信号伝達経路での信号出力動作と第１の信号伝達経路で
の信号出力動作とを合成したものとなり、ＭＯＳＦＥＴ
のプロセスバラツキに対応して電源ノイズ発生を防止し
つつ、動作速度を改善することができる。

【００２１】図３には、この発明に係る出力回路の他の
一実施例の回路図が示されている。この実施例では、図
１の実施例のような遷移検出回路２に供給される信号と
して、出力制御信号８が利用される。つまり、出力回路
４は、出力制御信号８の信号変化の遷移時間に対応して
動作させられる。

【００２２】図４には、この発明に係る出力回路の他の
一実施例の回路図が示されている。この実施例では、図
２の実施例のような各遷移検出回路２１〜２３に供給さ
れる信号として、出力制御信号８が利用される。つま
り、各出力回路の入力部に設けられたＣＭＯＳスイッチ
は、出力制御信号８の信号変化の遷移時間に対応して切
り換えられる。

【００２３】図５には、この発明が適用されるスタティ
ック型ＲＡＭの一実施例のブロック図が示されている。
図６には、上記図５のスタティック型ＲＡＭに含まれる
メモリアレイ及び周辺部の一実施例の接続図が示され、
図７には、一実施例の部分的な回路図が示されている。
これらの図をもとに、この実施例のスタティック型ＲＡ
Ｍの構成及び動作ならびにその特徴について説明する。
上記図５の各ブロックを構成する回路素子、図６及び図
７の各回路素子は、特に制限されないが、公知のＣＭＯ
Ｓ（相補型ＭＯＳ）集積回路の製造技術により、単結晶
シリコンのような１個の半導体基板上に形成される。

【００２４】図５において、この実施例のスタティック
型ＲＡＭは、半導体基板面の大半を占めて配置されるメ
モリアレイＭＡＲＹをその基本構成要素とする。メモリ
アレイＭＡＲＹは、図６に示されるように、図の水平方
向に平行して配置されるｍ＋１本のワード線Ｗ０〜Ｗｍ
と、垂直方向に平行して配置されるｎ＋１組の相補ビッ
ト線Ｂ０＊〜Ｂｎ＊（ここで、例えば非反転ビット線Ｂ
０Ｔ及び反転ビット線Ｂ０Ｂをあわせて相補ビット線Ｂ
０＊のように＊を付して表す。それが有効とされるとき
選択的にハイレベルとされるいわゆる非反転信号線等に
ついてはその名称の末尾にＴを付して表し、それが有効
とされるとき選択的にロウレベルとされるいわゆる反転
信号線等についてはその名称の末尾にＢを付して表
す。）とを含む。

【００２５】これらのワード線及び相補ビット線の交点
には、（ｍ＋１）×（ｎ＋１）個のスタティック型メモ
リセルＭＣが格子状に配置される。なお、図６には、第
１６番目の相補ビット線ＢＦ＊（ここで、Ｆは１６進数
の１５を意味する。以下同様）と第ｑ＋１番目の相補ビ
ット線Ｂｑ＊とが、中間追番の相補ビット線の代表例と
して示されている。また、この相補ビット線Ｂｑ＊の追
番ｑは、末尾の相補ビット線Ｂｎ＊の追番ｎに対して、 ｑ＝ｎ−１５ なる関係にある。

【００２６】メモリアレイＭＡＲＹを構成するメモリセ
ルＭＣのそれぞれは、図７に例示されるように、そのゲ
ート及びドレインが互いに交差結合されるＮチャンネル
型の一対の駆動ＭＯＳＦＥＴＮ１及びＮ２を含む。これ
らの駆動ＭＯＳＦＥＴＮ１とＮ２のドレインは、高抵抗
Ｒ１及びＲ２を介して回路の電源電圧（第１の電源電
圧）に結合されるとともに、Ｎチャンネル型の選択ＭＯ
ＳＦＥＴＮ３及びＮ４を介して対応する相補ビット線Ｂ
０＊〜Ｂｎ＊の非反転及び反転信号線にそれぞれ結合さ
れる。駆動ＭＯＳＦＥＴＮ１及びＮ２のソースは、対応
する接地電位供給線ＧＬ０〜ＧＬｍにそれぞれ共通結合
され、これらの接地電位供給線ＧＬ０〜ＧＬｍは、接地
電位供給線ＧＬを介して回路の接地電位に共通結合され
る。メモリアレイＭＡＲＹの同一行に配置されるｎ＋１
個のメモリセルＭＣの選択ＭＯＳＦＥＴＮ３及びＮ４の
ゲートは、対応するワード線Ｗ０〜Ｗｍにそれぞれ共通
結合される。

【００２７】上記駆動ＭＯＳＦＥＴＮ１及びＮ２は、高
抵抗Ｒ１及びＲ２とともにメモリセルＭＣの中心となる
ラッチ回路を構成し、そのドレインを非反転又は反転入
出力ノードとして論理“０”又は“１”のデータを保持
する。上記選択ＭＯＳＦＥＴＮ３及びＮ４は、対応する
ワード線Ｗ０〜Ｗｍがハイレベルとされることで選択的
にオン状態となり、ラッチ回路の非反転及び反転入出力
ノードと対応する相補ビット線Ｂ０＊〜Ｂｎ＊の非反転
及び反転信号線との間を選択的に接続状態とする。駆動
ＭＯＳＦＥＴＮ１及びＮ２を含むラッチ回路は、回路の
電源電圧と接地電位供給線ＧＬ０〜ＧＬｍを介して供給
される回路の接地電位をその動作電源とする。上記対応
する選択ＭＯＳＦＥＴＮ３及びＮ４がオン状態とされる
とき、駆動ＭＯＳＦＥＴＮ１及びＮ２には対応する相補
ビット線Ｂ０＊〜Ｂｎ＊の非反転又は反転信号線を介し
て読み出し電流が流される。

【００２８】上記メモリアレイＭＡＲＹを構成するワー
ド線Ｗ０〜Ｗｍは、その左方においてＸアドレスデコー
ダＸＤに結合され、択一的に選択状態とされる。Ｘアド
レスデコーダＸＤには、ＸアドレスバッファＸＢからｉ
＋１ビットの内部アドレス信号Ｘ０〜Ｘｉが供給され、
タイミング発生回路ＴＧから図示されない内部制御信号
ＣＳが供給される。また、ＸアドレスバッファＸＢに
は、アドレス入力端子ＡＸ０〜ＡＸｉを介してＸアドレ
ス信号ＡＸ０〜ＡＸｉが供給され、タイミング発生回路
ＴＧから図示されない内部制御信号ＡＬが供給される。

【００２９】ＸアドレスバッファＸＢは、スタティック
型ＲＡＭが選択状態とされるとき、アドレス入力端子Ａ
Ｘ０〜ＡＸｉを介して供給されるＸアドレス信号ＡＸ０
〜ＡＸｉを内部制御信号ＡＬに従って取り込み、保持す
るとともに、これらのＸアドレス信号をもとに内部アド
レス信号Ｘ０〜Ｘｉを形成して、ＸアドレスデコーダＸ
Ｄに供給する。また、ＸアドレスデコーダＸＤは、内部
制御信号ＣＳのハイレベルを受けて選択的に動作状態と
され、ＸアドレスバッファＸＢから供給される内部アド
レス信号Ｘ０〜Ｘｉをデコードして、メモリアレイＭＡ
ＲＹのワード線Ｗ０〜Ｗｍの対応する１本を択一的にハ
イレベルの選択状態とする。

【００３０】上記メモリアレイＭＡＲＹを構成する相補
ビット線Ｂ０＊〜Ｂｎ＊は、その上方においてビット線
制御回路ＢＣに結合され、その下方においてＹスイッチ
ＹＳに結合される。上記ビット線制御回路ＢＣには、Ｙ
アドレスデコーダＹＤからｐ＋１ビットの反転ビット線
選択信号ＹＳ０Ｂ〜ＹＳｐＢが供給されるとともに、タ
イミング発生回路ＴＧから反転内部制御信号ＥＱＢが供
給される。上記ＹスイッチＹＳには、Ｙアドレスデコー
ダＹＤから上記反転ビット線選択信号ＹＳ０Ｂ〜ＹＳｐ
Ｂが供給される。

【００３１】上記ＹアドレスデコーダＹＤには、Ｙアド
レスバッファＹＢからｊ＋１ビットの内部アドレス信号
Ｙ０〜Ｙｊが供給されるとともに、タイミング発生回路
ＴＧから内部制御信号ＣＳが供給される。上記Ｙアドレ
スバッファＹＢには、アドレス入力端子ＡＹ０〜ＡＹｊ
を介してＹアドレス信号ＡＹ０〜ＡＹｊが供給され、タ
イミング発生回路ＴＧから内部制御信号ＡＬが供給され
る。上記反転ビット線選択信号ＹＳ０Ｂ〜ＹＳｐＢのビ
ット数ｐ＋１は、相補ビット線Ｂ０＊〜Ｂｎ＊のビット
数ｎ＋１に対して、 ｐ＋１＝（ｎ＋１）／１６ なる関係にある。上記反転内部制御信号ＥＱＢは、スタ
ティック型ＲＡＭが選択状態とされる当初、所定のタイ
ミングで一時的にロウレベルとされる。

【００３２】上記ＹアドレスバッファＹＢは、スタティ
ック型ＲＡＭが選択状態とされるとき、アドレス入力端
子ＡＹ０〜ＡＹｊを介して供給されるＹアドレス信号Ａ
Ｙ０〜ＡＹｊを内部制御信号ＡＬに従って取り込み、保
持するとともに、これらのＹアドレス信号をもとに内部
アドレス信号Ｙ０〜Ｙｊを形成して、Ｙアドレスデコー
ダＹＤに供給する。上記ＹアドレスデコーダＹＤは、内
部制御信号ＣＳのハイレベルを受けて選択的に動作状態
とされ、ＹアドレスバッファＹＢから供給される内部ア
ドレス信号Ｙ０〜Ｙｊをデコードして、反転ビット線選
択信号ＹＳ０Ｂ〜ＹＳｐＢの対応するビットを択一的に
ロウレベルとする。

【００３３】ビット線制御回路ＢＣは、図６に示される
ように、そのゲート及びドレインが互いに交差結合され
るｎ＋１対のＰチャンネルＭＯＳＦＥＴＰ３及びＰ４
と、相補ビット線Ｂ０＊〜Ｂｎ＊の非反転及び反転信号
線間にそれぞれ設けられるｎ＋１個のビット線イコライ
ズ回路ＢＥとを含む。このうち、ＭＯＳＦＥＴＰ３及び
Ｐ４のドレインは、対応する相補ビット線Ｂ０＊〜Ｂｎ
＊の非反転及び反転信号線にそれぞれ結合される。上記
ＭＯＳＦＥＴＰ３とＰ４のソースは、対応するＰチャン
ネル型のスイッチＭＯＳＦＥＴＰ１及びＰ２を介して回
路の電源電圧に結合される。

【００３４】上記スイッチＭＯＳＦＥＴＰ１及びＰ２の
ゲートは、特に制限されないが、順次１６個ずつ共通結
合され、ＹアドレスデコーダＹＤから対応する反転ビッ
ト線選択信号ＹＳ０Ｂ〜ＹＳｐＢがそれぞれ共通に供給
される。上記ビット線イコライズ回路ＢＥのそれぞれ
は、図７に例示されるように、回路の電源電圧と相補ビ
ット線Ｂ０＊〜Ｂｎ＊の非反転及び反転信号線との間に
それぞれ設けられる２個のＰチャンネルＭＯＳＦＥＴＰ
５及びＰ６と、相補ビット線Ｂ０＊〜Ｂｎ＊の非反転及
び反転信号線間にそれぞれ設けられるもう１個のＰチャ
ンネルＭＯＳＦＥＴＰ７とを含む。これらのＭＯＳＦＥ
ＴＰ５〜Ｐ７のゲートはそれぞれ共通結合され、タイミ
ング発生回路ＴＧから上記反転内部制御信号ＥＱＢが共
通に供給される。

【００３５】上記ビット線制御回路ＢＣのビット線イコ
ライズ回路ＢＥを構成するＭＯＳＦＥＴＰ５〜Ｐ６は、
スタティック型ＲＡＭが選択状態とされる当初、反転内
部制御信号ＥＱＢのロウレベルを受けて一斉にかつ一時
的にオン状態となり、対応する相補ビット線Ｂ０＊〜Ｂ
ｎ＊の非反転及び反転信号線の電位を回路の電源電圧の
ようなハイレベルにイコライズする。上記スイッチＭＯ
ＳＦＥＴＰ１及びＰ２は、対応する反転ビット線選択信
号ＹＳ０Ｂ〜ＹＳｐＢのロウレベルを受けて１６対ずつ
選択的にオン状態となり、ＭＯＳＦＥＴＰ３及びＰ４つ
まりは実質的な相補ビット線Ｂ０＊〜Ｂｎ＊に対してそ
の動作電源となる回路の電源電圧を選択的に供給する。

【００３６】このとき、選択ワード線に結合される１６
個のメモリセルＭＣには、対応するスイッチＭＯＳＦＥ
ＴＰ１及びＰ２ならびにＭＯＳＦＥＴＰ３及びＰ４から
選択ＭＯＳＦＥＴＮ３及びＮ４ならびに駆動ＭＯＳＦＥ
ＴＮ１及びＮ２を介して読み出し電流が選択的に流され
るため、選択された１６組の相補ビット線の非反転及び
反転信号線の電位は、各メモリセルＭＣの保持データに
従って選択的にその一方が低下する。スタティック型Ｒ
ＡＭが書き込みモードとされる場合、後述するライトア
ンプＷＡからＹスイッチＹＳを介して所定の書き込み信
号が伝達され、その論理レベルに応じて選択された１６
個のメモリセルＭＣの保持データが選択的に書き換えら
れる。

【００３７】ビット線制御回路ＢＣのＭＯＳＦＥＴＰ３
及びＰ４は、対応するメモリセルＭＣの保持データに従
ってあるいはライトアンプＷＡから伝達される書き込み
信号に従って変化し始めた１６組の相補ビット線の非反
転及び反転信号線間の電位差を増幅し、所定レベルまで
拡大する。この実施例では、上記スイッチＭＯＳＦＥＴ
Ｐ１及びＰ２が設けられることで、非選択状態にある相
補ビット線の非反転及び反転信号線はいわゆるフローテ
ィング状態となるが、ＭＯＳＦＥＴＰ５〜Ｐ７からなる
ビット線イコライズ回路ＢＥが設けられることで、その
選択当初におけるレベルは回路の電源電圧のようなハイ
レベルにイコライズされる。

【００３８】上記ＹスイッチＹＳは、図６に示されるよ
うに、メモリアレイＭＡＲＹの相補ビット線Ｂ０＊〜Ｂ
ｎ＊に対応して設けられるｎ＋１組の相補ゲートＧ１及
びＧ２を含み、これらの相補ゲートのそれぞれは、図７
に例示されるように、並列結合される一対のＰチャンネ
ル及びＮチャンネルＭＯＳＦＥＴからなる。このうち、
各相補ゲートを構成するＰチャンネルＭＯＳＦＥＴのゲ
ートは順次１６組ずつ共通結合され、対応する反転ビッ
ト線選択信号ＹＳ０Ｂ〜ＹＳｐＢがそれぞれ共通に供給
される。同様に、各相補ゲートを構成するＮチャンネル
ＭＯＳＦＥＴのゲートは順次１６組ずつ共通結合され、
対応する反転ビット線選択信号ＹＳ０Ｂ〜ＹＳｐＢのイ
ンバータＶ１による反転信号がそれぞれ共通に供給され
る。

【００３９】これにより、ＹスイッチＹＳの相補ゲート
Ｇ１及びＧ２は、対応する反転ビット線選択信号ＹＳ０
Ｂ〜ＹＳｐＢのロウレベルを受けて１６組ずつ選択的に
オン状態となり、メモリアレイＭＡＲＹの相補ビット線
Ｂ０＊〜Ｂｎ＊の対応する１６組と相補共通データ線Ｃ
Ｄ０＊〜ＣＤＦ＊つまりはライトアンプＷＡ及びセンス
アンプＳＡの対応する単位回路との間を選択的に接続状
態とする。

【００４０】この実施例のスタティック型ＲＡＭでは、
回路の電源電圧とメモリアレイＭＡＲＹの相補ビット線
Ｂ０＊〜Ｂｎ＊との間に設けられるＭＯＳＦＥＴＰ１及
びＰ２が、反転ビット線選択信号ＹＳ０Ｂ〜ＹＳｐＢに
従って、言い換えるならばＹスイッチＹＳによる相補ビ
ット線Ｂ０＊〜Ｂｎ＊の列選択動作に合わせて１６組ず
つ選択的にオン状態とされるため、メモリアレイＭＡＲ
Ｙにおいて選択ワード線に結合されるｎ＋１個のメモリ
セルＭＣが同時に選択状態とされるにもかかわらず、こ
の選択ワード線と列選択の対象となる相補ビット線との
交点に配置される１６個のメモリセルＭＣに対してのみ
駆動ＭＯＳＦＥＴＮ１及びＮ２を介した読み出し電流が
流される。

【００４１】この結果、メモリアレイＭＡＲＹの選択時
における動作電流を大幅に削減し、スタティック型ＲＡ
Ｍの低消費電力化を図ることができるとともに、読み出
し電流の経路となる接地電位供給線ＧＬ０〜ＧＬｍの電
位上昇を抑制し、スタティック型ＲＡＭの特に電源電圧
最小値に対する動作マージンを高めることができるもの
である。

【００４２】上記ライトアンプＷＡとセンスアンプＳＡ
は、相補共通データ線ＣＤ０＊〜ＣＤＦ＊に対応して設
けられる１６個の単位回路をそれぞれ含む。上記ライト
アンプＷＡの各単位回路の入力端子は、相補入力データ
バスＤＩ０＊〜ＤＩ７＊を介してデータ入力バッファＩ
Ｂの対応する単位回路の出力端子に結合され、その出力
端子は、対応する相補共通データ線ＣＤ０＊〜ＣＤＦ＊
に結合される。

【００４３】上記センスアンプＳＡの各単位回路の入力
端子は、対応する相補共通データ線ＣＤ０＊〜ＣＤＦ＊
に結合され、その出力端子は、データ出力バッファＯＢ
の対応する単位回路の入力端子に結合される。データ出
力バッファＯＢは、前記図２又は図４に示したような回
路が用いられる。データ入力バッファＩＢの各単位回路
の入力端子及びデータ出力バッファＯＢの各単位回路の
出力端子は、対応するデータ入出力端子ＩＯ０〜ＩＯＦ
にそれぞれ共通結合される。ライトアンプＷＡの各単位
回路には、タイミング発生回路ＴＧから内部制御信号Ｗ
ＡＥが共通に供給され、センスアンプＳＡの各単位回路
には内部制御信号ＳＡＥが共通に供給される。データ出
力バッファＯＢの各単位回路には、タイミング発生回路
ＴＧから図示されない内部制御信号ＤＯＣが共通に供給
される。１ビットの単位で出力されるものでは、図１又
は図３に示したような出力回路を用いることができる。

【００４４】上記のような出力回路を用いることによ
り、スタティック型ＲＡＭの内部電源線や接地線に発生
するノイズを抑えつつ、メモリアクセス開始から所望の
読み出しデータが得られるまでの時間を短くすること、
言い換えるならば、メモリのアクセスタイムを高速にす
ることができる。

【００４５】データ入力バッファＩＢの各単位回路は、
スタティック型ＲＡＭがライトモードで選択状態とされ
るとき、外部装置からデータ入出力端子ＩＯ０〜ＩＯＦ
を介して供給される書き込みデータを取り込み、保持す
るとともに、相補入力データバスＤＩ０＊〜ＤＩＦ＊を
介してライトアンプＷＡの対応する単位回路に伝達す
る。このとき、ライトアンプＷＡの各単位回路は、内部
制御信号ＷＡＥのハイレベルを受けて選択的に動作状態
となり、データ入力バッファＩＢの対応する単位回路か
ら相補入力データバスＤＩ０＊〜ＤＩＦ＊を介して供給
される書き込みデータを所定の相補書き込み信号とし
て、ＹスイッチＹＳを介してメモリアレイＭＡＲＹの選
択された１６個のメモリセルＭＣに書き込む。

【００４６】センスアンプＳＡの各単位回路は、スタテ
ィック型ＲＡＭがリードモードで選択状態とされると
き、内部制御信号ＳＡＥのハイレベルを受けて選択的に
動作状態とされ、メモリアレイＭＡＲＹの選択された１
６個のメモリセルからＹスイッチＹＳを介して出力され
る読み出し信号を増幅した後、相補出力データバスＤＯ
０＊〜ＤＯＦ＊を介してデータ出力バッファＯＢの対応
する単位回路に供給する。このとき、データ出力バッフ
ァＯＢの各単位回路は、出力制御信号ＤＯＣのハイレベ
ルを受けて選択的に動作状態となり、センスアンプＳＡ
から相補出力データバスＤＯ０＊〜ＤＯＦ＊を介して出
力される読み出しデータを対応するデータ入出力端子Ｉ
Ｏ０〜ＩＯＦを介して外部に送出する。

【００４７】タイミング発生回路ＴＧは、外部から起動
制御信号として供給されるチップ選択信号ＣＳＢ，ライ
トイネーブル信号ＷＥＢならびに出力イネーブル信号Ｏ
ＥＢをもとに上記各種内部制御信号を選択的に形成し、
各部に供給する。

【００４８】上記の実施例から得られる作用効果は、下
記の通りである。 （１） １つの出力端子に対してＭＯＳＦＥＴにより構
成されてなる第１の出力回路と第２の出力回路とを設
け、出力すべき内部信号の遷移時間をＭＯＳＦＥＴによ
り構成された遷移検出回路で検出し、かかる遷移検出回
路の出力信号により上記遷移時間に対応して上記第２の
出力回路を動作状態にする制御信号を形成することによ
り、ＭＯＳＦＥＴのコンダクタンスがプロセスバラツキ
により小さくなる方向に変動するに従い、定常的に動作
する出力回路３に加えて出力回路４が共に動作する時間
が長くなり、電源等のノイズの発生を抑えつつ、動作速
度を高速にすることができるという効果が得られる。

【００４９】（２） 複数からなる内部信号をそれぞれ
に対応した複数からなる出力端子へ送出する複数の出力
回路と、上記複数からなる内部信号をそれぞれ時間差を
持って対応する上記出力回路の入力に伝える第１の信号
伝達回路と、上記複数からなる内部信号を同時に対応す
る上記出力回路の入力に伝える第２の信号伝達回路と、
ＭＯＳＦＥＴにより構成され、上記内部信号の遷移時間
を検出する遷移検出回路とを備え、かかる遷移検出回路
により検出された遷移時間に対応させて第２の信号伝達
回路により信号伝達を行い、かかる遷移時間経過後には
上記第１の信号伝達回路により信号伝達を行ようにする
ことにより、ＭＯＳＦＥＴのコンダクタンスがプロセス
バラツキにより小さくなる方向に変動するに従い、複数
の出力回路３の実質的な動作開始タイミングが早くな
り、電源等のノイズの発生を抑えつつ、動作速度を高速
にすることができるという効果が得られる。

【００５０】以上本発明者よりなされた発明を実施例に
基づき具体的に説明したが、本願発明は前記実施例に限
定されるものではなく、その要旨を逸脱しない範囲で種
々変更可能であることはいうまでもない。例えば、図１
の実施例と図２の実施例とを組み合わせてもよい。つま
り、図２の実施例において、出力回路を２つ設けておい
て、一方を前記同様に定常的に動作させ、他方の出力回
路を遷移検出回路により形成された制御信号により動作
状態させるようにすればよい。この発明は、前記のよう
なスタティック型ＲＡＭの他、ダイナミック型ＲＡＭ、
読み出し専用メモリのような半導体記憶装置、複数ビッ
トの単位でのデータの出力を行う各種マイクロプロセッ
サ等の各種ディジタル集積回路装置に広く利用できる。

【００５１】

【発明の効果】本願において開示される発明のうち代表
的なものによって得られる効果を簡単に説明すれば、下
記の通りである。すなわち、１つの出力端子に対してＭ
ＯＳＦＥＴにより構成されてなる第１の出力回路と第２
の出力回路とを設け、出力すべき内部信号の遷移時間を
ＭＯＳＦＥＴにより構成された遷移検出回路で検出し、
かかる遷移検出回路の出力信号により上記遷移時間に対
応して上記第２の出力回路を動作状態にする制御信号を
形成することにより、ＭＯＳＦＥＴのコンダクタンスが
プロセスバラツキにより小さくなる方向に変動するに従
い、定常的に動作する出力回路３に加えて出力回路４が
共に動作する時間が長くなり、電源等のノイズの発生を
抑えつつ、動作速度を高速にすることができる。

【００５２】複数からなる内部信号をそれぞれに対応し
た複数からなる出力端子へ送出する複数の出力回路と、
上記複数からなる内部信号をそれぞれ時間差を持って対
応する上記出力回路の入力に伝える第１の信号伝達回路
と、上記複数からなる内部信号を同時に対応する上記出
力回路の入力に伝える第２の信号伝達回路と、ＭＯＳＦ
ＥＴにより構成され、上記内部信号の遷移時間を検出す
る遷移検出回路とを備え、かかる遷移検出回路により検
出された遷移時間に対応させて第２の信号伝達回路によ
り信号伝達を行い、かかる遷移時間経過後には上記第１
の信号伝達回路により信号伝達を行ようにすることによ
り、ＭＯＳＦＥＴのコンダクタンスがプロセスバラツキ
により小さくなる方向に変動するに従い、複数の出力回
路３の実質的な動作開始タイミングが早くなり、電源等
のノイズの発生を抑えつつ、動作速度を高速にすること
ができる。

【図面の簡単な説明】

【図１】この発明に係る出力回路の一実施例を示す回路
図である。

【図２】この発明に係る出力回路の他の一実施例を示す
回路図である。

【図３】この発明に係る出力回路の他の一実施例を示す
回路図である。

【図４】この発明に係る出力回路の他の一実施例を示す
回路図である。

【図５】この発明が適用されるスタティック型ＲＡＭの
一実施例を示すブロック図である。

【図６】上記図５のスタティック型ＲＡＭに含まれるメ
モリアレイ及び周辺部の一実施例を示す接続図である。

【図７】上記図５のスタティック型ＲＡＭに含まれるメ
モリアレイ及び周辺部の一実施例を示す部分的な回路図
である。

【符号の説明】

１，１１〜１３…内部信号、２，２１〜２３…遷移検出
回路、３…第１の出力回路、４…第２の出力回路、５，
５１〜５３…出力端子、７１〜７３…ＣＭＯＳスイッチ
回路、ＭＡＲＹ…メモリアレイ、ＸＤ…Ｘアドレスデコ
ーダ、ＸＢ…Ｘアドレスバッファ、ＢＣ…ビット線制御
回路、ＹＳ…Ｙスイッチ、ＹＳ０Ｂ〜ＹＳｐＢ…反転ビ
ット線選択信号、ＥＱＢ…イコライズ制御用反転内部制
御信号、ＹＤ…Ｙアドレスデコーダ、ＹＢ…Ｙアドレス
バッファ、ＷＡ…ライトアンプ、ＳＡ…センスアンプ、
ＩＢ…データ入力バッファ、ＯＢ…データ出力バッフ
ァ、ＴＧ…タイミング発生回路。

フロントページの続き (72)発明者 三浦 純 埼玉県入間郡毛呂山町大字旭台15番地 日 立東部セミコンダクタ株式会社内 (72)発明者 川畑 諭 埼玉県入間郡毛呂山町大字旭台15番地 日 立東部セミコンダクタ株式会社内

Claims (4)

【特許請求の範囲】
1. 【請求項１】 ＭＯＳＦＥＴにより構成されてなり、内
   部信号を出力端子へ送出する第１の出力回路と、ＭＯＳ
   ＦＥＴにより構成されてなり、制御信号により選択的に
   上記内部信号を上記第１の出力回路と共に動作して出力
   端子へ送出する第２の出力回路と、ＭＯＳＦＥＴにより
   構成されてなり、上記内部信号の遷移時間を検出する遷
   移検出回路とを備え、かかる遷移検出回路の出力信号に
   より上記遷移時間に対応して上記第２の出力回路を動作
   状態にする制御信号を形成してなることを特徴とする半
   導体集積回路装置。
2. 【請求項２】 ＭＯＳＦＥＴにより構成されてなり、複
   数からなる内部信号をそれぞれに対応した複数からなる
   出力端子へ送出する複数の出力回路と、上記複数からな
   る内部信号をそれぞれ時間差を持って対応する上記出力
   回路の入力に伝える第１の信号伝達回路と、上記複数か
   らなる内部信号を同時に対応する上記出力回路の入力に
   伝える第２の信号伝達回路と、ＭＯＳＦＥＴにより構成
   されてなり、上記内部信号の遷移時間を検出する遷移検
   出回路とを備え、かかる遷移検出回路により検出された
   遷移時間に対応させて第２の信号伝達回路により信号伝
   達を行い、かかる遷移時間経過後には上記第１の信号伝
   達回路により信号伝達を行うようにしてなることを特徴
   とする半導体集積回路装置。
3. 【請求項３】 上記遷移検出回路は、１ないし複数のイ
   ンバータ回路を備えた遅延回路により形成された上記内
   部信号の遅延信号と上記内部信号との時間差に応じてパ
   ルス信号を形成し、かかるパルス信号を上記制御信号と
   して用いるものであることを特徴とする請求項１又は請
   求項２の半導体集積回路装置。
4. 【請求項４】 上記出力回路は、複数ビットの単位でデ
   ータの読み出しを行う半導体記憶装置に設けられるもの
   であることを特徴とする請求項３の半導体集積回路装
   置。