JPH09247959A - 電力変換装置 - Google Patents
電力変換装置Info
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- JPH09247959A JPH09247959A JP8053242A JP5324296A JPH09247959A JP H09247959 A JPH09247959 A JP H09247959A JP 8053242 A JP8053242 A JP 8053242A JP 5324296 A JP5324296 A JP 5324296A JP H09247959 A JPH09247959 A JP H09247959A
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Abstract
(57)【要約】
【課題】レベルシフト回路に有する高電位側スイッチン
グ素子及び電力変換器を駆動する駆動回路の電位が変動
しても、該駆動回路の入力抵抗に誤った電位差が発生し
ない電力変換装置を得ることにある。 【解決手段】インバータを構成するスイッチング素子2u
を駆動するとともに回路の一部に入力抵抗R412を有する
駆動回路4uと、該駆動回路4uを動作させるためのもので
あって、スイッチング素子2uと駆動回路4uはモータM よ
り高い電位でかつ、駆動回路4uを制御する信号は低圧側
に設けられた高耐圧素子Q411からなるレベルシフタト回
路5uを備えものにおいて、入力抵抗R412に並列にＰＮＰ
トランジスタQ413に接続し、このトランジスタQ413は高
耐圧素子Q411と駆動回路4uの電位が変動した時、入力抵
抗R412を短絡するように構成したもの。
グ素子及び電力変換器を駆動する駆動回路の電位が変動
しても、該駆動回路の入力抵抗に誤った電位差が発生し
ない電力変換装置を得ることにある。 【解決手段】インバータを構成するスイッチング素子2u
を駆動するとともに回路の一部に入力抵抗R412を有する
駆動回路4uと、該駆動回路4uを動作させるためのもので
あって、スイッチング素子2uと駆動回路4uはモータM よ
り高い電位でかつ、駆動回路4uを制御する信号は低圧側
に設けられた高耐圧素子Q411からなるレベルシフタト回
路5uを備えものにおいて、入力抵抗R412に並列にＰＮＰ
トランジスタQ413に接続し、このトランジスタQ413は高
耐圧素子Q411と駆動回路4uの電位が変動した時、入力抵
抗R412を短絡するように構成したもの。
Description
【０００１】
【発明の属する技術分野】本発明は、インバータ装置等
の誤動作防止を目的とした電力変換装置に関する。
の誤動作防止を目的とした電力変換装置に関する。
【０００２】
【従来の技術】従来、電力変換装置の一例として、図６
に示すように、ブラシレス直流モータに使用するＩＧＢ
Ｔ（絶縁ゲートバイポーラトランジスタ）からなるイン
バータ装置がある。
に示すように、ブラシレス直流モータに使用するＩＧＢ
Ｔ（絶縁ゲートバイポーラトランジスタ）からなるイン
バータ装置がある。
【０００３】図６は、具体的には直流電源１、６個のＩ
ＧＢＴの半導体スイッチング素子からなる出力素子２ｕ
〜２ｚとダイオード３ｕ〜３ｚからなるインバータ、前
記出力素子２ｕ〜２ｚのうちの上段出力素子２ｕ〜２ｗ
を駆動する第１の駆動回路４ｕ〜４ｗ、前記出力素子２
ｕ〜２ｚの下段出力素子２ｘ〜２ｚを駆動する第２の駆
動回路４ｘ〜４ｚ、第１の駆動回路４ｕ〜４ｗに制御信
号を供給するレベルシフト回路５ｕ〜５ｗ、第２の駆動
回路４ｘ〜４ｚ及びレベルシフト回路５ｕ〜５ｗに制御
信号を供給する制御回路６を備えている。
ＧＢＴの半導体スイッチング素子からなる出力素子２ｕ
〜２ｚとダイオード３ｕ〜３ｚからなるインバータ、前
記出力素子２ｕ〜２ｚのうちの上段出力素子２ｕ〜２ｗ
を駆動する第１の駆動回路４ｕ〜４ｗ、前記出力素子２
ｕ〜２ｚの下段出力素子２ｘ〜２ｚを駆動する第２の駆
動回路４ｘ〜４ｚ、第１の駆動回路４ｕ〜４ｗに制御信
号を供給するレベルシフト回路５ｕ〜５ｗ、第２の駆動
回路４ｘ〜４ｚ及びレベルシフト回路５ｕ〜５ｗに制御
信号を供給する制御回路６を備えている。
【０００４】また、モータＭの回転子の位置を検出する
位置検出器（図示せず）がロータ位置信号線を介して接
続され、該信号線からの位置検出信号を入力し、該第２
の駆動回路４ｘ〜４ｚ及びレベルシフト回路５ｕ〜５ｗ
に制御信号を供給する制御回路６、ダイオード７ｄｕ，
７ｄｖ，７ｄｗとコンデンサ７ｃｕ，７ｃｖ，７ｃｗか
らなり第１の駆動回路４ｕ〜４ｗに電力を供給する電力
供給回路７ｕ〜７ｗを備えている。
位置検出器（図示せず）がロータ位置信号線を介して接
続され、該信号線からの位置検出信号を入力し、該第２
の駆動回路４ｘ〜４ｚ及びレベルシフト回路５ｕ〜５ｗ
に制御信号を供給する制御回路６、ダイオード７ｄｕ，
７ｄｖ，７ｄｗとコンデンサ７ｃｕ，７ｃｖ，７ｃｗか
らなり第１の駆動回路４ｕ〜４ｗに電力を供給する電力
供給回路７ｕ〜７ｗを備えている。
【０００５】さらに、該インバータに流れる電流を検出
する電流検出用抵抗８、該抵抗８により検出された電流
の過電流を検出し駆動信号を停止させる過電流保護回路
９、該インバータに設けられた温度検出器Ｔによりイン
バータの過熱を検出したときインバータの駆動信号を停
止させる過熱保護回路１０、電力変換装置の入力電圧を
検出する電圧検出回路１１、該電圧検出回路１１の検出
電圧により過電圧を検出し駆動信号を停止させる過電圧
保護回路１２、駆動回路４ｕ〜４ｗ，４ｘ〜４ｚ、保護
回路９，１０，１２、制御回路６に直流電力を供給する
直流電源１３、外部信号よりパルス幅が可変でき、一定
の周波数のパルスを発生するパルス幅変調発生回路（Ｐ
ＷＭ発生回路）１４から構成されている。
する電流検出用抵抗８、該抵抗８により検出された電流
の過電流を検出し駆動信号を停止させる過電流保護回路
９、該インバータに設けられた温度検出器Ｔによりイン
バータの過熱を検出したときインバータの駆動信号を停
止させる過熱保護回路１０、電力変換装置の入力電圧を
検出する電圧検出回路１１、該電圧検出回路１１の検出
電圧により過電圧を検出し駆動信号を停止させる過電圧
保護回路１２、駆動回路４ｕ〜４ｗ，４ｘ〜４ｚ、保護
回路９，１０，１２、制御回路６に直流電力を供給する
直流電源１３、外部信号よりパルス幅が可変でき、一定
の周波数のパルスを発生するパルス幅変調発生回路（Ｐ
ＷＭ発生回路）１４から構成されている。
【０００６】この回路では、モータＭ内に設けたロータ
位置検出器でロータの位置を検出し、この信号が制御回
路６に入る。制御回路６に位置検出信号が入ると、制御
回路６はロータ位置に対応した上段及び下段の出力素子
２ｕ〜２ｗ，２ｘ〜２ｚの駆動回路４ｕ〜４ｗ，４ｘ〜
４ｚに制御信号を出す。
位置検出器でロータの位置を検出し、この信号が制御回
路６に入る。制御回路６に位置検出信号が入ると、制御
回路６はロータ位置に対応した上段及び下段の出力素子
２ｕ〜２ｗ，２ｘ〜２ｚの駆動回路４ｕ〜４ｗ，４ｘ〜
４ｚに制御信号を出す。
【０００７】第１の駆動回路４ｕ〜４ｗには、レベルシ
フト回路５ｕ〜５ｗを通して制御信号が与えられる。駆
動回路４ｕ〜４ｚに制御信号が入ると、これに対応した
出力素子２ｕ〜２ｗがターンオンし、モータＭの巻線に
電流が流れて、ロータが回転する。ロータの回転速度
は、ＰＷＭ発生回路１４の入力端子に速度制御信号を入
れ出力パルス幅を変えモータＭに流れる平均電流をコン
トロールすることにより行われる。
フト回路５ｕ〜５ｗを通して制御信号が与えられる。駆
動回路４ｕ〜４ｚに制御信号が入ると、これに対応した
出力素子２ｕ〜２ｗがターンオンし、モータＭの巻線に
電流が流れて、ロータが回転する。ロータの回転速度
は、ＰＷＭ発生回路１４の入力端子に速度制御信号を入
れ出力パルス幅を変えモータＭに流れる平均電流をコン
トロールすることにより行われる。
【０００８】ここで、該第１の駆動回路４ｕ〜４ｗ及び
レベルシフト回路５ｕ〜５ｗからなる駆動制御回路の詳
細について、図７を参照して説明するが、図７は出力素
子２ｕに対応する駆動回路４ｕとレベルシフト回路５ｕ
のみを示している。レベルシフト回路５ｕは、第１およ
び第２の高耐圧ＭＯＳＦＥＴＱ４１１，Ｑ４２１から構
成されている。
レベルシフト回路５ｕ〜５ｗからなる駆動制御回路の詳
細について、図７を参照して説明するが、図７は出力素
子２ｕに対応する駆動回路４ｕとレベルシフト回路５ｕ
のみを示している。レベルシフト回路５ｕは、第１およ
び第２の高耐圧ＭＯＳＦＥＴＱ４１１，Ｑ４２１から構
成されている。
【０００９】駆動回路４ｕは、抵抗Ｒ４１１，Ｒ４２
１、第１の入力抵抗Ｒ４１２，第２の入力抵抗Ｒ４２
２、ＭＯＳＦＥＴＱ４１２，Ｑ４２２およびラッチ回路
ＬＨから構成されている。
１、第１の入力抵抗Ｒ４１２，第２の入力抵抗Ｒ４２
２、ＭＯＳＦＥＴＱ４１２，Ｑ４２２およびラッチ回路
ＬＨから構成されている。
【００１０】このような構成の従来の回路の動作は次の
ようである。第１のレベルシフト回路の高耐圧ΜＯＳＦ
ＥＴＱ４１１のゲートに、図示しない信号供給回路によ
り定電流駆動の信号を与えると、高耐圧ＭＯＳＦＥＴＱ
４１１には抵抗Ｒ４１１を通して一定の電流が流れ、抵
抗Ｒ４１１に電位差を発生する。この電位差が発生する
と、ΜＯＳＦＥＴＱ４１２が導通し、第１の入力抵抗Ｒ
４１２に電流が流れこの入力抵抗Ｒ４１２に電位差が発
生し、図８に示すようにラッチ回路ＬＨをオンする信号
ＩＮＯＮが入力される。すると、ラッチ回路ＬＨの出力
ＯＵＴはｌｏｗ「０」からＨｉ「１」に切り替わり、出
力素子２ｕはオンする。
ようである。第１のレベルシフト回路の高耐圧ΜＯＳＦ
ＥＴＱ４１１のゲートに、図示しない信号供給回路によ
り定電流駆動の信号を与えると、高耐圧ＭＯＳＦＥＴＱ
４１１には抵抗Ｒ４１１を通して一定の電流が流れ、抵
抗Ｒ４１１に電位差を発生する。この電位差が発生する
と、ΜＯＳＦＥＴＱ４１２が導通し、第１の入力抵抗Ｒ
４１２に電流が流れこの入力抵抗Ｒ４１２に電位差が発
生し、図８に示すようにラッチ回路ＬＨをオンする信号
ＩＮＯＮが入力される。すると、ラッチ回路ＬＨの出力
ＯＵＴはｌｏｗ「０」からＨｉ「１」に切り替わり、出
力素子２ｕはオンする。
【００１１】次に、ある時間経過後、図示しない信号供
給回路により第２の高耐圧ΜＯＳＦＥＴＱ４２１のゲー
トに定電流駆動の信号を与えると、高耐圧ＭＯＳＦＥＴ
Ｑ４２１には抵抗Ｒ４２１を通して一定の電流が流れ、
抵抗Ｒ４２１に電位差を発生する。この電位差が発生す
ると、ＭＯＳＦＥＴＱ４２２が導通し、第２の入力抵抗
Ｒ４２２に電流が流れて、抵抗Ｒ４２２に電位差が発生
し、図８に示すようにラッチ回路ＬＨをオフする信号が
入力される。ラッチ回路ＬＨの出力はＨｉからＬｏｗに
切り替わり、出力素子２ｕはオフする。
給回路により第２の高耐圧ΜＯＳＦＥＴＱ４２１のゲー
トに定電流駆動の信号を与えると、高耐圧ＭＯＳＦＥＴ
Ｑ４２１には抵抗Ｒ４２１を通して一定の電流が流れ、
抵抗Ｒ４２１に電位差を発生する。この電位差が発生す
ると、ＭＯＳＦＥＴＱ４２２が導通し、第２の入力抵抗
Ｒ４２２に電流が流れて、抵抗Ｒ４２２に電位差が発生
し、図８に示すようにラッチ回路ＬＨをオフする信号が
入力される。ラッチ回路ＬＨの出力はＨｉからＬｏｗに
切り替わり、出力素子２ｕはオフする。
【００１２】このように図８の回路は２つの高耐圧ＭＯ
ＳＦＥＴＱ４１１，Ｑ４２１で１つの出力素子２ｕを駆
動している。以上述べた構成は、出力素子２ｕに対応す
る構成であるが、これは他の出力素子２ｖ，２ｗ，２
ｘ，２ｙ，２ｚも同様な構成となっている。
ＳＦＥＴＱ４１１，Ｑ４２１で１つの出力素子２ｕを駆
動している。以上述べた構成は、出力素子２ｕに対応す
る構成であるが、これは他の出力素子２ｖ，２ｗ，２
ｘ，２ｙ，２ｚも同様な構成となっている。
【００１３】
【発明が解決しようとする課題】しかし、このような駆
動制御回路では次のような問題が発生するおそれがあっ
た。第１の高耐圧ＭＯＳＦＥＴＱ４１１に制御信号が与
えられてから、第２の高耐圧ＭＯＳＦＥＴＱ４２１に制
御信号が与えられるまでの期間に出力素子２ｕのソース
電位が高電位に変動した場台、それぞれのレベルシフト
回路には変位電流が流れ、入力抵抗Ｒ４１２，Ｒ４２２
に電位差を発生させる。この時、ラッチ回路ＬＨはオン
状態にあるため、レベルシフト回路５ｕの第２の高耐圧
ＭＯＳＦＥＴＱ４２１の信号が優先され、ラッチ回路Ｌ
Ｈはオフ状態に移行し、出力素子２ｕはオフの誤動作を
してしまう。レベルシフト回路５ｕの第２の高耐圧ＭＯ
ＳＦＥＴＱ４２１に制御信号が与えられてから、レベル
シフト回路５ｕに第１の高耐圧ＭＯＳＦＥＴＱ４１１に
制御信号が与えられるまでの期間に出力素子２ｕのソー
ス電位か高電位に変動した場合、それそれのレベルシフ
ト回路には変位電流が流れ、入力抵抗Ｒ４１２，Ｒ４２
２に電位差を発生させる。この時、ラッチ回路ＬＨはオ
フ状態にあるため、高耐圧ＭＯＳＦＥＴＱ４１１の信号
が優先され、ラッチ回路ＬＨはオン状態に移行し、出力
素子２ｕはオンの誤動作をしてしまう。
動制御回路では次のような問題が発生するおそれがあっ
た。第１の高耐圧ＭＯＳＦＥＴＱ４１１に制御信号が与
えられてから、第２の高耐圧ＭＯＳＦＥＴＱ４２１に制
御信号が与えられるまでの期間に出力素子２ｕのソース
電位が高電位に変動した場台、それぞれのレベルシフト
回路には変位電流が流れ、入力抵抗Ｒ４１２，Ｒ４２２
に電位差を発生させる。この時、ラッチ回路ＬＨはオン
状態にあるため、レベルシフト回路５ｕの第２の高耐圧
ＭＯＳＦＥＴＱ４２１の信号が優先され、ラッチ回路Ｌ
Ｈはオフ状態に移行し、出力素子２ｕはオフの誤動作を
してしまう。レベルシフト回路５ｕの第２の高耐圧ＭＯ
ＳＦＥＴＱ４２１に制御信号が与えられてから、レベル
シフト回路５ｕに第１の高耐圧ＭＯＳＦＥＴＱ４１１に
制御信号が与えられるまでの期間に出力素子２ｕのソー
ス電位か高電位に変動した場合、それそれのレベルシフ
ト回路には変位電流が流れ、入力抵抗Ｒ４１２，Ｒ４２
２に電位差を発生させる。この時、ラッチ回路ＬＨはオ
フ状態にあるため、高耐圧ＭＯＳＦＥＴＱ４１１の信号
が優先され、ラッチ回路ＬＨはオン状態に移行し、出力
素子２ｕはオンの誤動作をしてしまう。
【００１４】このようにインバータ装置に代表される電
力変換装置では、高電位側スイッチング素子及ぴ駆動回
路の電位が変動すると、レベルシフト回路５ｕに変位電
流が流れ、この変位電流によって駆動回路の入力抵抗に
誤った電位差が発生し、電力変換装置の誤動作の原因に
なっていた。
力変換装置では、高電位側スイッチング素子及ぴ駆動回
路の電位が変動すると、レベルシフト回路５ｕに変位電
流が流れ、この変位電流によって駆動回路の入力抵抗に
誤った電位差が発生し、電力変換装置の誤動作の原因に
なっていた。
【００１５】本発明はこの様な事情を考慮してなされた
もので、レベルシフト回路に有する高電位側スイッチン
グ素子及び電力変換器を駆動する駆動回路の電位が変動
しても、該駆動回路の入力抵抗に誤った電位差が発生し
ないようにして、誤動作防止を図った電力変換装置を提
供することを目的とする。
もので、レベルシフト回路に有する高電位側スイッチン
グ素子及び電力変換器を駆動する駆動回路の電位が変動
しても、該駆動回路の入力抵抗に誤った電位差が発生し
ないようにして、誤動作防止を図った電力変換装置を提
供することを目的とする。
【００１６】
【課題を解決するための手段】前記目的を達成するた
め、請求項１に対応する発明は、主電源と、複数の半導
体スイッチング素子からなる出力素子により構成され、
前記主電源からの電力を電力変換して負荷に供給する電
力変換器と、半導体スイッチング素子と入力抵抗からな
り、前記電力変換器の出力素子の制御端子に駆動信号を
与える駆動回路と、前記駆動回路と前記電力変換器の出
力素子より高電位であって前記駆動回路の半導体スイッ
チング素子の制御端子に制御信号を供給するものであっ
て高耐圧半導体スイッチング素子からなるレベルシフト
回路と、前記入力抵抗に並列に短絡用半導体スイッチン
グが接続され、前記駆動回路と前記電力変換器の出力素
子の電位が変動した時、流れる変位電流が前記レベルシ
フト回路を介して前記短絡用半導体スイッチングの制御
端子に流れるようにすると共に、前記入力抵抗を短絡す
る短絡手段とを具備した電力変換装置である。
め、請求項１に対応する発明は、主電源と、複数の半導
体スイッチング素子からなる出力素子により構成され、
前記主電源からの電力を電力変換して負荷に供給する電
力変換器と、半導体スイッチング素子と入力抵抗からな
り、前記電力変換器の出力素子の制御端子に駆動信号を
与える駆動回路と、前記駆動回路と前記電力変換器の出
力素子より高電位であって前記駆動回路の半導体スイッ
チング素子の制御端子に制御信号を供給するものであっ
て高耐圧半導体スイッチング素子からなるレベルシフト
回路と、前記入力抵抗に並列に短絡用半導体スイッチン
グが接続され、前記駆動回路と前記電力変換器の出力素
子の電位が変動した時、流れる変位電流が前記レベルシ
フト回路を介して前記短絡用半導体スイッチングの制御
端子に流れるようにすると共に、前記入力抵抗を短絡す
る短絡手段とを具備した電力変換装置である。
【００１７】前記目的を達成するため、請求項２に対応
する発明は、主電源と、複数の半導体スイッチング素子
からなる出力素子により構成され、前記主電源からの電
力を電力変換して負荷に供給する電力変換器と、前記出
力素子をオン状態にするための第１回路と、前記出力素
子をオフ状態にするための第２回路からなり、第１およ
び第２回路はそれぞれ半導体スイッチング素子と入力抵
抗から構成された駆動回路と、２個の高耐圧半導体スイ
ッチング素子を備え、各々は前記駆動回路と前記電力変
換器の出力素子より高電位であって前記駆動回路の半導
体スイッチング素子の制御端子にそれぞれ制御信号を供
給するレベルシフト回路と、前記各入力抵抗に並列に短
絡用半導体スイッチングがそれぞれ接続され、該各短絡
用半導体スイッチングの制御端子がそれぞれを前記駆動
回路の相手側の回路に接続され、前記電力変換器の出力
素子の電位が変動した時、流れる変位電流が前記レベル
シフト回路を介して前記短絡用半導体スイッチングの制
御端子に流れるようにすると共に、前記入力抵抗を短絡
する短絡手段とを具備した電力変換装置である。
する発明は、主電源と、複数の半導体スイッチング素子
からなる出力素子により構成され、前記主電源からの電
力を電力変換して負荷に供給する電力変換器と、前記出
力素子をオン状態にするための第１回路と、前記出力素
子をオフ状態にするための第２回路からなり、第１およ
び第２回路はそれぞれ半導体スイッチング素子と入力抵
抗から構成された駆動回路と、２個の高耐圧半導体スイ
ッチング素子を備え、各々は前記駆動回路と前記電力変
換器の出力素子より高電位であって前記駆動回路の半導
体スイッチング素子の制御端子にそれぞれ制御信号を供
給するレベルシフト回路と、前記各入力抵抗に並列に短
絡用半導体スイッチングがそれぞれ接続され、該各短絡
用半導体スイッチングの制御端子がそれぞれを前記駆動
回路の相手側の回路に接続され、前記電力変換器の出力
素子の電位が変動した時、流れる変位電流が前記レベル
シフト回路を介して前記短絡用半導体スイッチングの制
御端子に流れるようにすると共に、前記入力抵抗を短絡
する短絡手段とを具備した電力変換装置である。
【００１８】前記目的を達成するため、請求項３に対応
する発明は、前記短絡手段は、ＰＮＰトランジスタまた
はＰチャネルＭＯＳＦＥＴであることを特徴とする請求
項１または請求項２記載の電力変換装置である。
する発明は、前記短絡手段は、ＰＮＰトランジスタまた
はＰチャネルＭＯＳＦＥＴであることを特徴とする請求
項１または請求項２記載の電力変換装置である。
【００１９】前記目的を達成するため、請求項４に対応
する発明は、前記短絡手段は、ＰＮＰトランジスタのベ
ースと接地電位の間に接続したコンデンサで構成したし
たことを特徴とする請求項１または請求項２記載の電力
変換装置である。
する発明は、前記短絡手段は、ＰＮＰトランジスタのベ
ースと接地電位の間に接続したコンデンサで構成したし
たことを特徴とする請求項１または請求項２記載の電力
変換装置である。
【００２０】前記目的を達成するため、請求項５に対応
する発明は、前記ＰＮＰトランジスタと前記コンデンサ
は、誘電体分離基板で構成し、活性層と他の領域をトレ
ンチ溝により分離されていることを特徴とする請求項４
記載の電力変換装置である。
する発明は、前記ＰＮＰトランジスタと前記コンデンサ
は、誘電体分離基板で構成し、活性層と他の領域をトレ
ンチ溝により分離されていることを特徴とする請求項４
記載の電力変換装置である。
【００２１】請求項１〜４に対応する発明によれば、電
力変換器を構成するスイッチング素子と該スイッチング
素子を駆動するための駆動回路の電位が変動した時、該
駆動回路の入力抵抗を並列に接続した抵抗短絡用スイッ
チング素子の制御端子に変位電流が流れ、この抵抗短絡
用スイッチング素子がオン状態となり、該入力抵抗を短
絡するため、誤動作が防止され信頼性の高い電力変換装
置を得ることができる。請求項５に対応する発明によれ
ば、高耐圧のコンデンサＣを容易に製作可能となる。
力変換器を構成するスイッチング素子と該スイッチング
素子を駆動するための駆動回路の電位が変動した時、該
駆動回路の入力抵抗を並列に接続した抵抗短絡用スイッ
チング素子の制御端子に変位電流が流れ、この抵抗短絡
用スイッチング素子がオン状態となり、該入力抵抗を短
絡するため、誤動作が防止され信頼性の高い電力変換装
置を得ることができる。請求項５に対応する発明によれ
ば、高耐圧のコンデンサＣを容易に製作可能となる。
【００２２】
【発明の実施の形態】以下、図面を参照しながら本発明
の実施形態を説明するが、図７，図８と同一部分には同
一符号を付してその説明を省略する。 ＜第１の実施形態＞図１は、駆動回路の入力抵抗Ｒ４１
２と並列にスイッチング素子の一例であるＰＮＰトラン
ジスタＱ４１３のエミッタとコレクタを接続し、このト
ランジスタＱ４１３の制御端子であるベースをレベルシ
フト回路の第２の高耐圧ＭＯＳＦＥＴＱ４２１のソース
と抵抗Ｒ４２１の接続点に接続し、また駆動回路の入力
抵抗Ｒ４２２と並列にスイッチング素子の一例であるＰ
ＮＰトランジスタＱ４２３のエミッタとコレクタを接続
し、このトランジスタＱ４２３の制御端子であるベース
をレベルシフト回路の第１の高耐圧ＭＯＳＦＥＴＱ４１
１のソースと抵抗Ｒ４１１の接続点に接続した点が、新
たに追加されたものである。以上述べた駆動制御回路
は、出力素子２ｕに対応する回路のみを示すもので、こ
れ以外に出力素子２ｖ，２ｗ，２ｘ，２ｙ，２ｚも同一
構成となっている。
の実施形態を説明するが、図７，図８と同一部分には同
一符号を付してその説明を省略する。 ＜第１の実施形態＞図１は、駆動回路の入力抵抗Ｒ４１
２と並列にスイッチング素子の一例であるＰＮＰトラン
ジスタＱ４１３のエミッタとコレクタを接続し、このト
ランジスタＱ４１３の制御端子であるベースをレベルシ
フト回路の第２の高耐圧ＭＯＳＦＥＴＱ４２１のソース
と抵抗Ｒ４２１の接続点に接続し、また駆動回路の入力
抵抗Ｒ４２２と並列にスイッチング素子の一例であるＰ
ＮＰトランジスタＱ４２３のエミッタとコレクタを接続
し、このトランジスタＱ４２３の制御端子であるベース
をレベルシフト回路の第１の高耐圧ＭＯＳＦＥＴＱ４１
１のソースと抵抗Ｒ４１１の接続点に接続した点が、新
たに追加されたものである。以上述べた駆動制御回路
は、出力素子２ｕに対応する回路のみを示すもので、こ
れ以外に出力素子２ｖ，２ｗ，２ｘ，２ｙ，２ｚも同一
構成となっている。
【００２３】このように構成された駆動制御回路の正常
時の動作は従来のものと変わらない。次に、レベルシフ
ト回路５ｕの第１の高耐圧ＭＯＳＦＥＴＱ４１１に制御
信号が与えられてから、第２の高耐圧ＭＯＳＦＥＴＱ４
２１に制御信号が与えられるまでの期間に出力素子２ｕ
のソース電位が高電位に変動した場合について説明す
る。この場合には、高耐圧ＭＯＳＦＥＴＱ４１１，Ｑ４
２１にはそれぞれ変位電流が流れるが、この時、入力抵
抗Ｒ４１２，Ｒ４２２にそれぞれ並列に接続したΡＮΡ
トランジスタＱ４２３，Ｑ４１３のベースにもレベルシ
フト回路の高耐圧ＭＯＳＦＥＴＱ４１１，Ｑ４２１を介
して変位電流が流れ、トランジスタＱ４２３，Ｑ４１３
はオン状態になり入力抵抗Ｒ４１２，Ｒ４２２を短絡す
る。この結果、入力抵抗Ｒ４１２，Ｒ４２２には電位差
が発生せず、この結果ラッチ回路ＬＨも誤動作しない。
時の動作は従来のものと変わらない。次に、レベルシフ
ト回路５ｕの第１の高耐圧ＭＯＳＦＥＴＱ４１１に制御
信号が与えられてから、第２の高耐圧ＭＯＳＦＥＴＱ４
２１に制御信号が与えられるまでの期間に出力素子２ｕ
のソース電位が高電位に変動した場合について説明す
る。この場合には、高耐圧ＭＯＳＦＥＴＱ４１１，Ｑ４
２１にはそれぞれ変位電流が流れるが、この時、入力抵
抗Ｒ４１２，Ｒ４２２にそれぞれ並列に接続したΡＮΡ
トランジスタＱ４２３，Ｑ４１３のベースにもレベルシ
フト回路の高耐圧ＭＯＳＦＥＴＱ４１１，Ｑ４２１を介
して変位電流が流れ、トランジスタＱ４２３，Ｑ４１３
はオン状態になり入力抵抗Ｒ４１２，Ｒ４２２を短絡す
る。この結果、入力抵抗Ｒ４１２，Ｒ４２２には電位差
が発生せず、この結果ラッチ回路ＬＨも誤動作しない。
【００２４】また、レベルシフト回路の第２の高耐圧Ｍ
ＯＳＦＥＴＱ４２１に制御信号が与えられてから、第１
の高耐圧ＭＯＳＦＥＴＱ４１１に制御信号か与えられる
までの期間に出力素子２ｕのソース電位が高電位に変動
した場台も同様の作用効果が得られる。
ＯＳＦＥＴＱ４２１に制御信号が与えられてから、第１
の高耐圧ＭＯＳＦＥＴＱ４１１に制御信号か与えられる
までの期間に出力素子２ｕのソース電位が高電位に変動
した場台も同様の作用効果が得られる。
【００２５】＜第２の実施形態＞図２は本発明の第２の
実施形態に係る駆動制御回路を示すもので、前述の第１
の実施形態とは異なる点は、入力抵抗Ｒ４１２，Ｒ４２
２と並列に接続するΡＮΡトランジスタＱ４２３，Ｑ４
１３に代りに、ＰチャネルＭＯＳＦＥＴＱ４１４，Ｑ４
２４を設けたものである。具体的には、ＰチャネルＭＯ
ＳＦＥＴＱ４１４のソースとドレンを入力抵抗Ｒ４１２
に並列に接続し、かつＱ４１４のゲートを第２の高耐圧
ＭＯＳＦＥＴＱ４２１のソースと抵抗Ｒ４２１の接続点
に接続し、ＰチャネルＭＯＳＦＥＴＱ４２４のソースと
ドレンを入力抵抗Ｒ４２２に並列に接続し、かつＱ４２
４のゲートを第１の高耐圧ＭＯＳＦＥＴＱ４１１のソー
スと抵抗Ｒ４１１の接続点に接続したものである。
実施形態に係る駆動制御回路を示すもので、前述の第１
の実施形態とは異なる点は、入力抵抗Ｒ４１２，Ｒ４２
２と並列に接続するΡＮΡトランジスタＱ４２３，Ｑ４
１３に代りに、ＰチャネルＭＯＳＦＥＴＱ４１４，Ｑ４
２４を設けたものである。具体的には、ＰチャネルＭＯ
ＳＦＥＴＱ４１４のソースとドレンを入力抵抗Ｒ４１２
に並列に接続し、かつＱ４１４のゲートを第２の高耐圧
ＭＯＳＦＥＴＱ４２１のソースと抵抗Ｒ４２１の接続点
に接続し、ＰチャネルＭＯＳＦＥＴＱ４２４のソースと
ドレンを入力抵抗Ｒ４２２に並列に接続し、かつＱ４２
４のゲートを第１の高耐圧ＭＯＳＦＥＴＱ４１１のソー
スと抵抗Ｒ４１１の接続点に接続したものである。
【００２６】このように構成した場合でも、レベルシフ
ト回路５ｕに変位電流が流れると、それぞれのＰチャネ
ルΜＯＳＦＥＴＱ４１４，Ｑ４２４のゲートを、ソース
に対して負にバイアスするためＰチャネルＭＯＳＦＥＴ
Ｑ４１４，Ｑ４２４はオン状態になり入力抵抗Ｒ４１
２，Ｒ４２２を短絡する。この結果、第１の実施形態と
と同様の作用効果が得られる。
ト回路５ｕに変位電流が流れると、それぞれのＰチャネ
ルΜＯＳＦＥＴＱ４１４，Ｑ４２４のゲートを、ソース
に対して負にバイアスするためＰチャネルＭＯＳＦＥＴ
Ｑ４１４，Ｑ４２４はオン状態になり入力抵抗Ｒ４１
２，Ｒ４２２を短絡する。この結果、第１の実施形態と
と同様の作用効果が得られる。
【００２７】＜第３の実施形態＞図３は本発明の第３の
実施形態に係る駆動制御回路を示すもので、前述の第１
の実施形態とは異なる点は、入力抵抗Ｒ４１２，Ｒ４２
２にはΡＮΡトランジスタＱ４２３，Ｑ４１３を並列に
接続せず、新たにΡＮΡトランジスタＱ４１５，Ｑ４２
５を抵抗Ｒ４１１，Ｒ４２１にそれぞれ並列に接続した
ものである。具体的には、ΡＮΡトランジスタＱ４１５
のエミッタとコレクタを抵抗Ｒ４１１に並列に接続し、
このトランジスタＱ４１５の制御端子であるベースをレ
ベルシフト回路の第２の高耐圧ＭＯＳＦＥＴＱ４２１の
ソースと抵抗Ｒ４２１の接続点に接続し、また入力抵抗
Ｒ４２１にスイッチング素子の一例であるＰＮＰトラン
ジスタＱ４２５のエミッタとコレクタを並列に接続し、
このトランジスタＱ４２５の制御端子であるベースをレ
ベルシフト回路の第１の高耐圧ＭＯＳＦＥＴＱ４１１の
ソースと抵抗Ｒ４１１の接続点に接続した点である。
実施形態に係る駆動制御回路を示すもので、前述の第１
の実施形態とは異なる点は、入力抵抗Ｒ４１２，Ｒ４２
２にはΡＮΡトランジスタＱ４２３，Ｑ４１３を並列に
接続せず、新たにΡＮΡトランジスタＱ４１５，Ｑ４２
５を抵抗Ｒ４１１，Ｒ４２１にそれぞれ並列に接続した
ものである。具体的には、ΡＮΡトランジスタＱ４１５
のエミッタとコレクタを抵抗Ｒ４１１に並列に接続し、
このトランジスタＱ４１５の制御端子であるベースをレ
ベルシフト回路の第２の高耐圧ＭＯＳＦＥＴＱ４２１の
ソースと抵抗Ｒ４２１の接続点に接続し、また入力抵抗
Ｒ４２１にスイッチング素子の一例であるＰＮＰトラン
ジスタＱ４２５のエミッタとコレクタを並列に接続し、
このトランジスタＱ４２５の制御端子であるベースをレ
ベルシフト回路の第１の高耐圧ＭＯＳＦＥＴＱ４１１の
ソースと抵抗Ｒ４１１の接続点に接続した点である。
【００２８】以上述べた第３の実施形態によれば、レベ
ルシフト回路５ｕの高耐圧ＭＯＳＦＥＴＱ４１１，Ｑ４
１１、に変位電流が流れた時、抵抗Ｒ４１１、Ｒ４２１
を短絡し、ＰＭＯＳＦＥＴＱ４１２、Ｑ４２２を働かな
いようにしたものであり、前述の実施形態と同様な作用
効果が得られる。
ルシフト回路５ｕの高耐圧ＭＯＳＦＥＴＱ４１１，Ｑ４
１１、に変位電流が流れた時、抵抗Ｒ４１１、Ｒ４２１
を短絡し、ＰＭＯＳＦＥＴＱ４１２、Ｑ４２２を働かな
いようにしたものであり、前述の実施形態と同様な作用
効果が得られる。
【００２９】＜第４の実施形態＞図４は本発明の第４の
実施形態に係る駆動制御回路を示すもので、前述の第１
の実施形態とは異なる点は、入力抵抗Ｒ４１２，４２２
に並列に接続されているＰＮＰトランジスタＱ４１３，
Ｑ４２３のベースの接続位置を、図１のようにせず次の
ように変更したものである。すなわち、ＰＮＰトランジ
スタＱ４１３のベースにコンデンサＣを直列に介して高
耐圧ＭＯＳＦＥＴＱ４１１のドレン（接地電位）に接続
し、またＰＮＰトランジスタＱ４２３のベースにコンデ
ンサＣを直列に高耐圧ＭＯＳＦＥＴＱ４２１のドレン
（接地電位）に接続したものである。
実施形態に係る駆動制御回路を示すもので、前述の第１
の実施形態とは異なる点は、入力抵抗Ｒ４１２，４２２
に並列に接続されているＰＮＰトランジスタＱ４１３，
Ｑ４２３のベースの接続位置を、図１のようにせず次の
ように変更したものである。すなわち、ＰＮＰトランジ
スタＱ４１３のベースにコンデンサＣを直列に介して高
耐圧ＭＯＳＦＥＴＱ４１１のドレン（接地電位）に接続
し、またＰＮＰトランジスタＱ４２３のベースにコンデ
ンサＣを直列に高耐圧ＭＯＳＦＥＴＱ４２１のドレン
（接地電位）に接続したものである。
【００３０】以上述べた第４の実施形態のＰＮＰトラン
ジスタＱ４１３，Ｑ４２３のベース電流（変位電流）は
コンデンサＣをそれぞれ通して流れ、第１の実施形態と
同様の作用効果が得られる。
ジスタＱ４１３，Ｑ４２３のベース電流（変位電流）は
コンデンサＣをそれぞれ通して流れ、第１の実施形態と
同様の作用効果が得られる。
【００３１】図５は図４のＰＮＰトランジスタＱ４１３
とコンデンサＣ、ＰＮＰトランジスタＱ４２３とコンデ
ンサＣの構成を、誘電体分離基板で形成した場合であ
る。具体的には、Ｓｉ基板の上にＳｉＯ2 を形成し、こ
のＳｉＯ2 の上にＰ形領域を有するＳｉ層を形成すると
共に、Ｓｉ層の所望の位置にトレンチ溝を形成し、トレ
ンチ溝にＳｉＯ2 を充填し、該Ｓｉ層の一部に該トレン
チ溝と異なる領域にコレクタ端子を形成すると共に、Ｐ
形領域およびＮ形領域を選択的に形成し、かつこの選択
的に形成されたＮ形領域およびＰ形領域にベース端子お
よびエミッタ端子をそれぞれ形成する。
とコンデンサＣ、ＰＮＰトランジスタＱ４２３とコンデ
ンサＣの構成を、誘電体分離基板で形成した場合であ
る。具体的には、Ｓｉ基板の上にＳｉＯ2 を形成し、こ
のＳｉＯ2 の上にＰ形領域を有するＳｉ層を形成すると
共に、Ｓｉ層の所望の位置にトレンチ溝を形成し、トレ
ンチ溝にＳｉＯ2 を充填し、該Ｓｉ層の一部に該トレン
チ溝と異なる領域にコレクタ端子を形成すると共に、Ｐ
形領域およびＮ形領域を選択的に形成し、かつこの選択
的に形成されたＮ形領域およびＰ形領域にベース端子お
よびエミッタ端子をそれぞれ形成する。
【００３２】以上のようにＳｉ基板とＳｉ層の間および
活性層と異なる領域にあるトレンチ溝によって図５のコ
ンデンサＣを形成することにより、高耐圧のコンデンサ
Ｃを容易に製作可能となる。
活性層と異なる領域にあるトレンチ溝によって図５のコ
ンデンサＣを形成することにより、高耐圧のコンデンサ
Ｃを容易に製作可能となる。
【００３３】
【発明の効果】以上述べた本発明によれば、インバータ
等の電力変換器を構成するスイッチング素子と該スイッ
チング素子を駆動するための駆動回路の電位が変動した
時、該駆動回路の入力抵抗を並列に接続した抵抗短絡用
スイッチング素子の制御端子に変位電流が流れ、この抵
抗短絡用スイッチング素子がオン状態となり、該入力抵
抗を短絡するため、誤動作が防止され信頼性の高い電力
変換装置を提供することができる。
等の電力変換器を構成するスイッチング素子と該スイッ
チング素子を駆動するための駆動回路の電位が変動した
時、該駆動回路の入力抵抗を並列に接続した抵抗短絡用
スイッチング素子の制御端子に変位電流が流れ、この抵
抗短絡用スイッチング素子がオン状態となり、該入力抵
抗を短絡するため、誤動作が防止され信頼性の高い電力
変換装置を提供することができる。
【図１】本発明の電力変換装置の第１の実施形態の一部
を示す回路図。
を示す回路図。
【図２】本発明の電力変換装置の第２の実施形態の一部
を示す回路図。
を示す回路図。
【図３】本発明の電力変換装置の第３の実施形態の一部
を示す回路図。
を示す回路図。
【図４】本発明の電力変換装置の第４の実施形態の一部
を示す回路図。
を示す回路図。
【図５】本発明の第４の実施形態に使用するＰＮＰトラ
ンジスタとコンデンサの断面図。
ンジスタとコンデンサの断面図。
【図６】従来の３相インバータを使用したブラシレス直
流モータの駆動制御回路を示す回路図。
流モータの駆動制御回路を示す回路図。
【図７】従来の電力変換装置の課題を説明するためのブ
ラシレス直流モータの駆動制御回路の一部を示す回路
図。
ラシレス直流モータの駆動制御回路の一部を示す回路
図。
【図８】従来および本発明の実施形態に使用するラッチ
回路の動作を説明するためのタイムチャート。
回路の動作を説明するためのタイムチャート。
１…直流電源、 ２ｕ〜２ｚ…ＩＧＢＴからなる出力素子、 ３ｕ〜３ｚ…ダイオード、 ４ｕ〜４ｗ…第１の駆動回路、 ４ｘ〜４ｚ…第２の駆動回路、 ５ｕ〜５ｗ…レベルシフト回路、 ６…制御回路、 ７ｕ〜７ｗ…ダイオード７ｄｕ〜７ｄｗとコンデンサ７
ｃｕ〜７ｃｗからなる電力供給回路、 ８…電流検出用抵抗、 Ｒ４１１，Ｒ４２１…抵抗、 Ｒ４１２，Ｒ４２…入力抵抗、 Ｑ４１１，Ｑ４２１…高耐圧ＭＯＳＦＥＴ、 Ｑ４１２，Ｑ４２２…ＭＯＳＦＥＴ、 ＬＨ…ラッチ回路、 Ｑ４１３，Ｑ４２３…ＮＰＮトランジスタ、 Ｑ４１４，Ｑ４２４…ＰチャンネルＭＯＳＦＥＴ、 Ｑ４１５，Ｑ４２５…ＮＰＮトランジスタ、 Ｃ…コンデンサ。
ｃｕ〜７ｃｗからなる電力供給回路、 ８…電流検出用抵抗、 Ｒ４１１，Ｒ４２１…抵抗、 Ｒ４１２，Ｒ４２…入力抵抗、 Ｑ４１１，Ｑ４２１…高耐圧ＭＯＳＦＥＴ、 Ｑ４１２，Ｑ４２２…ＭＯＳＦＥＴ、 ＬＨ…ラッチ回路、 Ｑ４１３，Ｑ４２３…ＮＰＮトランジスタ、 Ｑ４１４，Ｑ４２４…ＰチャンネルＭＯＳＦＥＴ、 Ｑ４１５，Ｑ４２５…ＮＰＮトランジスタ、 Ｃ…コンデンサ。
Claims (5)
- 【請求項１】 主電源と、 複数の半導体スイッチング素子からなる出力素子により
構成され、前記主電源からの電力を電力変換して負荷に
供給する電力変換器と、 半導体スイッチング素子と入力抵抗からなり、前記電力
変換器の出力素子の制御端子に駆動信号を与える駆動回
路と、 前記駆動回路と前記電力変換器の出力素子より高電位で
あって前記駆動回路の半導体スイッチング素子の制御端
子に制御信号を供給するものであって高耐圧半導体スイ
ッチング素子からなるレベルシフト回路と、 前記入力抵抗に並列に短絡用半導体スイッチングが接続
され、前記駆動回路と前記電力変換器の出力素子の電位
が変動した時、流れる変位電流が前記レベルシフト回路
を介して前記短絡用半導体スイッチングの制御端子に流
れるようにすると共に、前記入力抵抗を短絡する短絡手
段と、 を具備した電力変換装置。 - 【請求項２】 主電源と、 複数の半導体スイッチング素子からなる出力素子により
構成され、前記主電源からの電力を電力変換して負荷に
供給する電力変換器と、 前記出力素子をオン状態にするための第１回路と、前記
出力素子をオフ状態にするための第２回路からなり、第
１および第２回路はそれぞれ半導体スイッチング素子と
入力抵抗から構成された駆動回路と、 ２個の高耐圧半導体スイッチング素子を備え、各々は前
記駆動回路と前記電力変換器の出力素子より高電位であ
って前記駆動回路の半導体スイッチング素子の制御端子
にそれぞれ制御信号を供給するレベルシフト回路と、 前記各入力抵抗に並列に短絡用半導体スイッチングがそ
れぞれ接続され、該各短絡用半導体スイッチングの制御
端子がそれぞれを前記駆動回路の相手側の回路に接続さ
れ、前記電力変換器の出力素子の電位が変動した時、流
れる変位電流が前記レベルシフト回路を介して前記短絡
用半導体スイッチングの制御端子に流れるようにすると
共に、前記入力抵抗を短絡する短絡手段と、 を具備した電力変換装置。 - 【請求項３】 前記短絡手段は、ＰＮＰトランジスタま
たはＰチャネルＭＯＳＦＥＴであることを特徴とする請
求項１または請求項２記載の電力変換装置。 - 【請求項４】 前記短絡手段は、ＰＮＰトランジスタの
ベースと接地電位の間に接続したコンデンサで構成した
したことを特徴とする請求項１または請求項２記載の電
力変換装置。 - 【請求項５】 前記ＰＮＰトランジスタと前記コンデン
サは、誘電体分離基板で構成し、活性層と他の領域をト
レンチ溝により分離されていることを特徴とする請求項
４記載の電力変換装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8053242A JPH09247959A (ja) | 1996-03-11 | 1996-03-11 | 電力変換装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8053242A JPH09247959A (ja) | 1996-03-11 | 1996-03-11 | 電力変換装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH09247959A true JPH09247959A (ja) | 1997-09-19 |
Family
ID=12937335
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8053242A Pending JPH09247959A (ja) | 1996-03-11 | 1996-03-11 | 電力変換装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH09247959A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR101225023B1 (ko) * | 2006-05-22 | 2013-01-22 | 주식회사 동서전자 | 단상 ｂｌｄｃ 모터 구동장치 |
-
1996
- 1996-03-11 JP JP8053242A patent/JPH09247959A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR101225023B1 (ko) * | 2006-05-22 | 2013-01-22 | 주식회사 동서전자 | 단상 ｂｌｄｃ 모터 구동장치 |
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